JP2008172727A - 制御装置および画像処理システム - Google Patents

Abstract

【課題】低コスト化と帯域確保との両立を実現することができる制御装置および画像処理システムを提供する。
【解決手段】ルートデバイスであるコントローラ４に対して高速シリアルバス９により接続されていて、スキャナユニット２から入力される画像データに対して画像処理を施す第１の画像処理デバイス３と、コントローラ４に対して高速シリアルバス１０により接続されていて、プリンタユニット６へ出力する画像データに対して画像処理を施す第２の画像処理デバイス５と、コントローラ４にのみ接続されていて、第１の画像処理デバイス３または第２の画像処理デバイス５で画像処理が施される画像データを扱うメモリデバイス８と、を備える。
【選択図】 図１６

Description

本発明は、制御装置および画像処理システムに関する。

一般に、画像データやその他のデータを扱うデジタル複写機、複合機（ＭＦＰ）等の画像処理システムでは、デバイス間のインタフェースにＰＣＩバス等のパラレル方式のバスが使用されている（特許文献１参照）。

ここで、図１７は従来の画像処理システムのコントローラ構成の一例を示すブロック図である。図１７に示すように、画像処理システムのコントローラ１００は、各デバイス間の画像データの入出力系の相互接続に関して、各デバイス間を同時に流れる大量のデータを絶え間なく管理するとともに、スキャナやプリンタなどの画像入出力装置２００の機能を果たすように各デバイスを制御する。

そして、このような構成において高速処理が要求される場合、すなわちＣＰＵ（Central Processing Unit）１０１やメインメモリ１０２などの高速化、大量の計算を必要とするアプリケーション、コネクティビティ（接続性）の向上などが要求される場合には、画像データや制御コマンドなどの種々のデータの流れの速度（内部バンド幅）も高速化していく必要がある。

特開２００５−０９２７７０号公報

しかしながら、パラレル方式のＰＣＩバスでは、スキャナやプリンタなどの画像入出力装置２００とコントローラ１００を接続するインタフェースにはスキャンデータやプリンタデータ等の大量のデータが高速に流れるため、より性能向上を目指すには大きな制約となるという問題がある。

例えば、スキャナやプリンタなどの画像入出力装置２００とコントローラ１００を接続するインタフェースでは、ＰＣＩ６４ｂｉｔバス３３ＭＨｚを採用しているものがある。本バスの実質的な帯域は理論値の約５０％程度であり、
６４ｂｉｔ×３３．３ＭＨｚ×０．５＝約１３０ＭＢ／ｓ
程度である。ここにスキャンデータとして
ＲＧＢ８ｂｉｔ−Ａ４サイズ−６００ｄｐｉ−圧縮率１
を１秒間に１枚（紙間なし）で通そうとした場合、これだけで１００ＭＢ／ｓを消費してしまう（ＲＧＢ８ｂｉｔ−Ａ４サイズ−６００ｄｐｉが約１００ＭＢ）。同時に、プリンタデータとして
ＣＭＹＫ４ｂｉｔ−Ａ４サイズ−６００ｄｐｉ−圧縮率１
を１秒間に１枚（紙間なし）で通そうとした場合、６６．７ＭＢ／ｓを消費する（ＣＭＹＫ４ｂｉｔ−Ａ４サイズ−６００ｄｐｉが約６６．７ＭＢ）。したがって、この画像フォーマットを１秒間に１枚（６０枚機相当)通すことは不可能であり、本アーキテクチャを継続する限りではデータフォーマットをより軽くするか、処理速度を落とす必要がある。

一方、レーザ方式のＭＦＰの場合、スキャンデータやプリンタデータは、スキャナやプリンタなどの画像入出力装置２００の動作に同期してデータ転送を行わなければならない。そして、システムコストを下げるためには、コントローラ１００内のＡＳＩＣであるデバイス１０４に接続されるメモリ１０７を削除して、コントローラ１００内のメモリコントロールハブであるデバイス１０３に接続される外部メモリ１０２でのみ構成されるのが望ましい。

しかしながら、スキャンデータやプリンタデータをスキャナやプリンタなどの画像入出力装置２００の動作に同期してデータ転送して行うためには、コントローラ１００内のデバイス１０４とデバイス１０３とのインタフェース間(ＡＧＰバス)の帯域を非常に高くする必要が生じてしまう。すなわち、従来においては、外部メモリ１０２の他にメモリ１０７を追加することで、ＡＧＰバスにコピー処理関係のデータを流さずに済むようになるので、当該帯域による制約から解放されていた。

例えば、コントローラ１００内のデバイス１０４とデバイス１０３とのインタフェース間はＡＧＰ×４バスを採用しているものがある。本バスの実質的な帯域は、理論値の約５０％程度であり、
３２ｂｉｔ×６６．６ＭＨｚ×４×０．５＝約５００ＭＢ／ｓ
となる。仮にメモリ１０７を削除して外部メモリ１０２のみで構成した場合、この帯域が制約となるが、ここにスキャンデータとして“ＲＧＢ８ｂｉｔ−Ａ４サイズ−６００ｄｐｉ−圧縮率１”を１秒間に１枚（紙間なし）で通そうとした場合、１００ＭＢ／ｓを消費する（ＲＧＢ８ｂｉｔ−Ａ４サイズ−６００ｄｐｉが約１００ＭＢ）。さらに、一旦外部メモリ１０２に入ったスキャンデータをデバイス１０３を介してデバイス１０４経由でハードディスク１０６に蓄積する必要があるので、デバイス１０４から外部メモリ１０２をリードするのに、１００ＭＢ／ｓを消費する。一方、プリンタデータとして“ＣＭＹＫ４ｂｉｔ−Ａ４サイズ−６００ｄｐｉ”を外部メモリ１０２よりデバイス１０４がリードして、回転処理を行ってから、外部メモリ１０２へ書き戻すのに、
６６．７ＭＢ／ｓ ＋ ６６．７ＭＢ／ｓ ＝ １３３．３ＭＢ／ｓ
を消費する（ＣＭＹＫ４ｂｉｔ−Ａ４サイズ−６００ｄｐｉが約６６．７ＭＢ）。これを外部メモリ１０２よりデバイス１０４が再度リードして、圧縮処理（圧縮率２）を行ってから、外部メモリ１０２へ書き戻すのに、
６６．７ＭＢ／ｓ ＋ ６６．７ＭＢ／ｓ÷２ ＝ １００ＭＢ／ｓ
を消費する（ＣＭＹＫ４ｂｉｔ−Ａ４サイズ−６００ｄｐｉが約６６．７ＭＢ）。圧縮されたデータ（圧縮率２）をデバイス１０４が外部メモリ１０２からリードしてハードディスク１０６へ蓄積するのに、
６６．７ＭＢ／ｓ÷２ ＝ ３３．３ＭＢ／ｓ
を消費する。また、この圧縮データをプリンタなどの画像入出力装置２００へ１秒間に１枚（紙間なし）で通そうとした場合、デバイス１０４が外部メモリ１０２より圧縮されたデータをリードしてから伸長処理するので、３３．３ＭＢ／ｓを消費する。これらを合計すると、
１００ＭＢ／ｓ＋１００ＭＢ／ｓ＋１３３．３ＭＢ／ｓ＋１００ＭＢ／ｓ＋３３．３ＭＢ／ｓ＝４６６．６ＭＢ／ｓ
となり、ＡＧＰ×４の実効帯域を９０％以上を使用する計算となる。したがって、この画像フォーマットを１秒間に１枚（６０枚機相当)通すことはほぼ限界であり、本アーキテクチャを継続する限りではこれ以上の速度（生産性）が必要な場合はデータフォーマットをより軽くするか、処理速度を落とす必要がある。

本発明は、上記に鑑みてなされたものであって、低コスト化と帯域確保との両立を実現することができる制御装置および画像処理システムを提供することを目的とする。

上述した課題を解決し、目的を達成するために、請求項１にかかる発明の制御装置は、木構造によるデータ通信網としてポイントツーポイントで送受信独立の通信チャネルが確立される高速シリアルバスにより各種デバイスを接続し、木構造のルート機能を有するルートデバイスであるコントローラと、前記コントローラに対して前記高速シリアルバスにより接続されていて、スキャナユニットから入力される画像データに対して画像処理を施す第１の画像処理デバイスと、前記コントローラに対して前記高速シリアルバスにより接続されていて、プリンタユニットへ出力する画像データに対して画像処理を施す第２の画像処理デバイスと、前記コントローラにのみ接続されていて、前記第１の画像処理デバイスまたは前記第２の画像処理デバイスで画像処理が施される前記画像データを扱うメモリデバイスと、を備える。

また、請求項２にかかる発明は、請求項１記載の制御装置において、前記コントローラは、前記第１の画像処理デバイスならびに前記第２の画像処理デバイスの前記メモリデバイスに対するアクセスリクエストを最優先に処理する手段を備える。

また、請求項３にかかる発明は、請求項１または２記載の制御装置において、前記コントローラは、ハードウェアオプションのインタフェースとして、前記第１の画像処理デバイスならびに前記第２の画像処理デバイスとは別パスの前記高速シリアルバスを備える。

また、請求項４にかかる発明は、請求項１ないし３のいずれか一記載の制御装置において、前記コントローラは、ハードウェアオプションのインタフェースとして、前記第１の画像処理デバイスならびに前記第２の画像処理デバイスとは別パスのパラレルバスを備える。

また、請求項５にかかる発明は、請求項４記載の制御装置において、前記コントローラは、ユーザの操作を受け付ける操作部ユニットを接続する前記ハードウェアオプションであるインタフェース変換デバイスを前記パラレルバスを介して接続する。

また、請求項６にかかる発明は、請求項１ないし５のいずれか一記載の制御装置において、前記コントローラは、ハードウェアオプションのインタフェースとして、前記第１の画像処理デバイスならびに前記第２の画像処理デバイスとは別パスのネットワークインタフェースを備える。

また、請求項７にかかる発明は、請求項１ないし６のいずれか一記載の制御装置において、前記スキャナユニットから入力された画像データを蓄積するハードディスクドライブを、前記第１の画像処理デバイスに接続する。

また、請求項８にかかる発明の画像処理システムは、原稿画像を読み取って画像データを出力するスキャナユニットと、前記画像データに基づいて用紙上に画像を形成するプリンタユニットと、木構造によるデータ通信網としてポイントツーポイントで送受信独立の通信チャネルが確立される高速シリアルバスにより各種デバイスを接続し、木構造のルート機能を有するルートデバイスであるコントローラと、前記コントローラに対して前記高速シリアルバスにより接続されていて、前記スキャナユニットから入力される前記画像データに対して画像処理を施す第１の画像処理デバイスと、前記コントローラに対して前記高速シリアルバスにより接続されていて、前記プリンタユニットへ出力する前記画像データに対して画像処理を施す第２の画像処理デバイスと、前記コントローラにのみ接続されていて、前記第１の画像処理デバイスまたは前記第２の画像処理デバイスで画像処理が施される前記画像データを扱うメモリデバイスと、を備える。

また、請求項９にかかる発明は、請求項８記載の画像処理システムにおいて、前記コントローラは、前記第１の画像処理デバイスならびに前記第２の画像処理デバイスの前記メモリデバイスに対するアクセスリクエストを最優先に処理する手段を備える。

また、請求項１０にかかる発明は、請求項８または９記載の画像処理システムにおいて、前記コントローラは、ハードウェアオプションのインタフェースとして、前記第１の画像処理デバイスならびに前記第２の画像処理デバイスとは別パスの前記高速シリアルバスを備える。

また、請求項１１にかかる発明は、請求項８ないし１０のいずれか一記載の画像処理システムにおいて、前記コントローラは、ハードウェアオプションのインタフェースとして、前記第１の画像処理デバイスならびに前記第２の画像処理デバイスとは別パスのパラレルバスを備える。

また、請求項１２にかかる発明は、請求項１１記載の画像処理システムにおいて、前記コントローラは、ユーザの操作を受け付ける操作部ユニットを接続する前記ハードウェアオプションであるインタフェース変換デバイスを前記パラレルバスを介して接続する。

また、請求項１３にかかる発明は、請求項８ないし１２のいずれか一記載の画像処理システムにおいて、前記コントローラは、ハードウェアオプションのインタフェースとして、前記第１の画像処理デバイスならびに前記第２の画像処理デバイスとは別パスのネットワークインタフェースを備える。

また、請求項１４にかかる発明は、請求項８ないし１３のいずれか一記載の画像処理システムにおいて、前記スキャナユニットから入力された画像データを蓄積するハードディスクドライブを、前記第１の画像処理デバイスに接続する。

請求項１，８にかかる発明によれば、スキャナユニットから入力される画像データに対して画像処理を施す第１の画像処理デバイスと、プリンタユニットへ出力する画像データに対して画像処理を施す第２の画像処理デバイスとをルートデバイスであるコントローラに対して高速シリアルバスにより接続するとともに、第１の画像処理デバイスまたは第２の画像処理デバイスで画像処理が施される画像データを扱うメモリデバイスをコントローラにより集中的に管理するようにしたことにより、従来のように分散していた複数のメモリが必要なくなるので、低コスト化を図ることができるとともに、第１の画像処理デバイスおよび第２の画像処理デバイスをルートデバイスであるコントローラに対して高速シリアルバスにより接続するため、従来のＰＣＩバスに比べて帯域確保が可能となる。すなわち、低コスト化と帯域確保との両立を実現することができる、という効果を奏する。

また、請求項２，９にかかる発明によれば、コントローラがメモリアクセスの優先度を第１の画像処理デバイスや第２の画像処理デバイスに与えることにより、第１の画像処理デバイスや第２の画像処理デバイスからのメモリデバイスに対するアクセスリクエストを最優先することで、第１の画像処理デバイスや第２の画像処理デバイス内のデータ転送の等時性を確保することができる、という効果を奏する。

また、請求項３，１０にかかる発明によれば、コントローラが第１の画像処理デバイスや第２の画像処理デバイスとは別パスにて高速シリアルバスを備えるようにしたことにより、第１の画像処理デバイスや第２の画像処理デバイスを接続する高速シリアルバスとは別の高速シリアルバスにてハードウェアオプションを接続するので、従来のＰＣＩバスに比べて帯域確保が可能となる、という効果を奏する。

また、請求項４，１１にかかる発明によれば、コントローラが第１の画像処理デバイスや第２の画像処理デバイスとは別パスにてパラレルバスを備えるようにしたことにより、第１の画像処理デバイスや第２の画像処理デバイスを接続する高速シリアルバスとは別のパラレルバスにてハードウェアオプションを接続するので、帯域確保が可能となるとともに、オプション拡張性も向上する、という効果を奏する。

また、請求項５，１２にかかる発明によれば、コントローラは操作部ユニットを接続するインタフェース変換デバイスとパラレルバスを介して接続するようにしたので、操作部ユニットに対するデータ転送負荷が増えた場合でも、スキャン及びプリンタパスへ悪影響を与えることがなくなるので、高い生産性及び拡張性の実現と、低コスト化の実現とを両立することができる、という効果を奏する。

また、請求項６，１３にかかる発明によれば、コントローラ自身がさらにネットワークインタフェースを備えることにより、第１の画像処理デバイスや第２の画像処理デバイスを接続する高速シリアルバスとは別のネットワークインタフェース（例えば、イーサネット）にてハードウェアオプションを接続するので、オプション拡張性が向上するとともに、画像処理生産性が向上する、という効果を奏する。

また、請求項７，１４にかかる発明によれば、第１の画像処理デバイス側にハードディスクドライブのインタフェースを用意した場合には、第２の画像処理デバイス側にそのインタフェースを用意した場合よりもレイテンシの少ない構成となるので、高い生産性及び拡張性の実現と、低コスト化の実現とを両立することができる、という効果を奏する。

以下に添付図面を参照して、この発明にかかる制御装置および画像処理システムの最良な実施の形態を詳細に説明する。

本発明の実施の一形態を図１ないし図１６に基づいて説明する。以下では、PCI Expressの詳細について、［PCI Express規格の概要］〜［PCI Express のアーキテクチャの詳細］の欄で説明し、その後、本実施の形態の画像処理システムについて、［画像処理システム］の欄で説明する。

［PCI Express規格の概要］
まず、本実施の形態は高速シリアルバスの一つであるPCI Express（登録商標）を利用するものであり、本実施の形態の前提として当該PCI Express規格の概要について、「“PCI Express 規格の概要”Interface誌、July’2003 里見尚志」の一部抜粋により説明する。ここに、高速シリアルバスとは、１本の伝送路を用いてシリアル（直列）伝送により高速（１００Ｍｂｐｓ程度以上）にデータをやり取りすることができるインタフェースを意味する。

PCI Expressは、PCIの後継規格としてコンピュータ全般に通用する標準拡張バスとして規格化されたバスであり、概略的には、低電圧差動信号伝送、ポイントツーポイントで送受信独立の通信チャネル、パケット化されたスプリットトランザクション、リンク構成の違いによる高いスケーラビリティなどの特徴を持つ。

図１に既存のPCIシステム、図２にPCI Expressシステムの各々の構成例を示す。既存のPCIシステムにあっては、ＣＰＵ１００やＡＧＰグラフィックス１０１やメモリ１０２が接続されたホストブリッジ１０３に対して、PCI-X（PCIの上位互換規格）デバイス１０４ａ，１０４ｂがPCI-Xブリッジ１０５ａを介して接続されたり、PCIデバイス１０４ｃ，１０４ｄが接続されたPCIブリッジ１０５ｂやPCIバススロット１０６が接続されたPCIブリッジ１０７がPCIブリッジ１０５ｃを介して接続されたりしたツリー構造（木構造）とされている。

これに対して、PCI Expressシステムにあっては、ＣＰＵ１１０やメモリ１１１が接続されたルートコンプレックス１１２に対して、PCI Expressグラフィックス１１３がPCI Express１１４ａにより接続され、また、エンドポイント１１５ａやレガシーエンドポイント１１６ａがPCI Express１１４ｂにより接続されたスイッチ１１７ａがPCI Express１１４ｃにより接続され、さらには、エンドポイント１１５ｂやレガシーエンドポイント１１６ｂがPCI Express１１４ｄにより接続されたスイッチ１１７ｂやPCIバススロット１１８が接続されたPCIブリッジ１１９がPCI Express１１４ｅにより接続されたスイッチ１１７ｃがPCI Express１１４ｆにより接続されたツリー構造（木構造）とされている。

実際に想定されるPCI Expressプラットホーム例を図３に示す。図示例は、デスクトップ／モバイルへの適用例を示し、ＣＰＵ１２１がＣＰＵホストバス１２２により接続され、メモリ１２３が接続されたメモリハブ１２４（ルートコンプレックスに相当する）に対して、例えば、グラフィックス１２５がｘ１６のPCI Express１２６ａにより接続され、また、変換機能を有するＩ／Ｏハブ１２７がPCI Express１２６ｂにより接続されている。このＩ／Ｏハブ１２７には、例えば、Serial ATA１２８によりストレージ１２９が接続され、LPC１３０によりローカルＩ／Ｏ１３１が接続され、USB 2.0１３２やPCIバススロット１３３が接続されている。さらには、Ｉ／Ｏハブ１２７には、PCI Express１２６ｃによりスイッチ１３４が接続され、このスイッチ１３４には、各々、PCI Express１２６ｄ，１２６ｅ，１２６ｆによりモバイルドック１３５、ギガビットイーサネット１３６（イーサネットは登録商標）、アドインカード１３７が接続されている。

即ち、PCI Expressシステムでは、従来のPCI，PCI-X，AGPといったバスがPCI Expressで置き換わり、既存のPCI／PCI-Xデバイスを接続するためにブリッジが使用される。チップセット間の接続もPCI Express接続となり、IEEE1394，Serial ATA，USB 2.0などの既存のバスはＩ／ＯハブによりPCI Expressに接続される。

［PCI Expressの構成要素］
Ａ．ポート（Port）／レーン（Lane）／リンク（Link）
図４に物理層の構造を示す。ポートは、物理的には同一半導体内にあり、リンクを形成するトランスミッタ／レシーバの集合で、論理的にはコンポーネント・リンク間を１対１で接続（ポイント・ツー・ポイント）するインタフェースを意味する。転送レートは、例えば片方向２．５Ｇｂｐｓとされている。レーンは、例えば０．８Ｖの差動信号ペアのセットで、送信側の信号ペア（２本）、受信側の信号ペア（２本）からなる。リンクは、２つのポートとその間を結ぶレーンの集まりであり、コンポーネント間のデュアルシンプレックス通信バスである。「ｘＮリンク」はＮ本のレーンから構成され、現在の規格では、Ｎ＝１，２，４，８，１６，３２が定義されている。図示例は、ｘ４リンク例である。例えば、図５に示すように、デバイスＡ，Ｂ間を結ぶこのレーン幅Ｎを可変することにより、スケーラブルなバンド幅を構成することが可能となる。

Ｂ．ルートコンプレックス（Root Complex）
ルートコンプレックス１１２は、Ｉ／Ｏ構造の最上位に位置し、ＣＰＵやメモリサブシステムをＩ／Ｏに接続する。ブロック図などでは、図３に示すように、「メモリハブ」と記述されることが多い。ルートコンプレックス１１２（又は、１２４）は、１つ以上のPCI Expressポート（ルートポート）（図２中では、ルートコンプレックス１１２中の四角で示す）を持ち、各々のポートは独立したＩ／Ｏ階層ドメインを形成する。Ｉ／Ｏ階層ドメインは、単純なエンドポイントである場合（例えば、図２中のエンドポイント１１５ａ側の例）や、多数のスイッチやエンドポイントから形成される場合（例えば、図２中のエンドポイント１１５ｂやスイッチ１１７ｂ，１１５ｃ側の例）がある。

Ｃ．エンドポイント（End Point）
エンドポイント１１５は、タイプ００ｈのコンフィグレーション空間ヘッダを持つデバイス（具体的には、ブリッジ以外のデバイス）で、レガシーエンドポイントとPCI Expressエンドポイントとに分けられる。両者の大きな違いは、PCI ExpressエンドポイントはＢＡＲ（ベースアドレスレジスタ）でＩ／Ｏリソースを要求せず、このためＩ／Ｏリクエストを要求しない。また、PCI Expressエンドポイントは、ロックリクエストもサポートしていない。

Ｄ．スイッチ（Switch）
スイッチ１１７（又は、１３４）は、２つ以上のポートを結合し、ポート間でのパケットルーティングを行う。コンフィグレーションソフトウェアからは、当該スイッチは、図６に示すように、仮想PCI-PCIブリッジ１４１の集合体として認識される。図中、両矢印はPCI Expressリンク１１４（又は、１２６）を示し、１４２ａ〜１４２ｄはポートを示す。このうち、ポート１４２ａはルートコンプレックスに近い方のアップストリームポートであり、ポート１４２ｂ〜１４２ｄはルートコンプレックスから遠い方のダウンストリームポートである。

Ｅ．PCI Express１１４ｅ−PCIブリッジ１１９
PCI ExpressからPCI／PCI-Xへの接続を提供する。これにより、既存のPCI／PCI-XデバイスをPCI Expressシステム上で使用することができる。

［階層アーキテクチャ］
従来のＰＣＩのアーキテクチャは、図７−１に示すように、プロトコルとシグナリングが密接に関連する構造であり階層という考え方はなかったが、PCI Expressでは、図７−２に示すように、一般的な通信プロトコルやInfiniBandのように、独立した階層構造とされ、各層に分けて仕様が定義されている。即ち、最上位のソフトウェア１５１、最下位の機構（メカニカル）部１５２間に、トランザクション層１５３、データリンク層１５４、物理層１５５を持つ構造とされている。これにより、各層のモジュール性が確保され、スケーラビリティを持たせることやモジュールの再利用が可能となる。例えば、新たな信号コーディング方式や伝送媒体を採用する場合、物理層を変更するだけでデータリンク層やトランザクション層は変更せずに対応できる。

PCI Expressのアーキテクチャの中心となるのは、トランザクション層１５３、データリンク層１５４、物理層１５５であり、各々図８を参照して説明する以下のような役割を持つ。

Ａ．トランザクション層１５３
トランザクション層１５３は、最上位に位置し、トランザクションレイヤパケット（ＴＬＰ）の組み立て、分解機能を持つ。トランザクションレイヤパケット（ＴＬＰ）は、リード／ライト、各種イベントといったトランザクションの伝達に用いられる。また、トランザクション層１５３は、トランザクションレイヤパケット（ＴＬＰ）のためのクレジットを用いたフロー制御を行う。各層１５３〜１５５におけるトランザクションレイヤパケット（ＴＬＰ）の概要を図９に示す（詳細は、後述する）。

Ｂ．データリンク層１５４
データリンク層１５４の主な役割は、エラー検出／訂正（再送）によりトランザクションレイヤパケット（ＴＬＰ）のデータ完全性を保証することと、リンク管理である。データリンク層１５４間では、リンク管理やフロー制御のためのパケットのやり取りを行う。このパケットは、トランザクションレイヤパケット（ＴＬＰ）と区別するために、データリンクレイヤパケット（ＤＬＬＰ）と呼ばれる。

Ｃ．物理層１５５
物理層１５５は、ドライバ、入力バッファ、パラレル−シリアル／シリアル−パラレル変換器、ＰＬＬ、インピーダンス整合回路といったインタフェース動作に必要な回路を含んでいる。また、論理的な機能としてインタフェースの初期化・保守の機能を持つ。物理層１５５は、データリンク層１５４／トランザクション層１５３を実際のリンクで使用される信号技術から独立させる役目も持っている。

なお、PCI Expressのハードウェア構成上、エンベデッド・クロックという技術を採用しており、クロック信号はなく、クロックのタイミングはデータ信号中に埋め込まれており、受信側でデータ信号のクロス・ポイントを基にクロックを抽出する方式とされている。

［コンフィグレーション空間］
PCI Expressは、従来のPCIと同様にコンフィグレーション空間を持つが、その大きさは従来のPCIが２５６バイトであるのに対して、図１０に示すように、４０９６バイトへと拡張されている。これにより、多数のデバイス固有レジスタセットを必要とするデバイス（ホストブリッジなど）に対しても、将来的に十分な空間が確保されている。PCI Expressでは、コンフィグレーション空間へのアクセスは、フラットなメモリ空間へのアクセス（コンフィグレーションリード／ライト）で行われ、バス／デバイス／機能／レジスタ番号はメモリアドレスにマップされている。

当該空間の先頭２５６バイトは、PCIコンフィグレーション空間として、ＢＩＯＳや従来のＯＳからＩ／Ｏポートを使用した方法でもアクセスできる。従来のアクセスをPCI Expressでのアクセスに変換する機能は、ホストブリッジ上に実装される。００ｈから３ＦｈまではPCI2.3互換のコンフィグレーションヘッダとなっている。これにより、PCI Expressで拡張された機能以外であれば、従来のＯＳやソフトウェアをそのまま使用することができる。即ち、PCI Expressにおけるソフトウェア層は、既存のPCIと互換性を保ったロード・ストア・アーキテクチャ（プロセッサが直接Ｉ／Ｏレジスタをアクセスする方式）を継承している。しかし、PCI Expressで拡張された機能（例えば、同期転送やＲＡＳ（Reliability,Availability and Serviceability）などの機能）を使用するには、４ＫバイトのPCI Express拡張空間にアクセスできるようにする必要がある。

なお、PCI Expressとしては様々なフォームファクタ（形状）が考えられるが、具体化している例としては、アドインカード、プラグインカード（Express Card）、Mini PCI Expressなどがある。

［PCI Express のアーキテクチャの詳細］
PCI Express のアーキテクチャの中心となっているトランザクション層１５３、データリンク層１５４、物理層１５５について、各々詳細に説明する。

Ａ．トランザクション層１５３
トランザクション層１５３の主な役割は、前述したように、上位のソフトウェア層１５１と下位のデータリンク層１５４との間でトランザクションレイヤパケット（ＴＬＰ）の組み立てと分解を行うことである。

ａ．アドレス空間とトランザクションタイプ
PCI Expressでは、従来のPCIでサポートされていたメモリ空間（メモリ空間とのデータ転送用）、Ｉ／Ｏ空間（Ｉ／Ｏ空間とのデータ転送用）、コンフィグレーション空間（デバイスのコンフィグレーションとセットアップ用）に加えて、メッセージ空間（PCI Expressデバイス間のインバンドでのイベント通知や一般的なメッセージ送信（交換）用…割り込み要求や確認は、メッセージを「仮想ワイヤ」として使用することにより伝達される）が追加され、４つのアドレス空間が定義されている。各々の空間に対してトランザクションタイプが定義されている（メモリ空間、Ｉ／Ｏ空間、コンフィグレーション空間は、リード／ライト、メッセージ空間は基本（ベンダ定義含む））。

ｂ．トランザクションレイヤパケット（ＴＬＰ）
PCI Expressは、パケット単位で通信を行う。図９に示したトランザクションレイヤパケット（ＴＬＰ）のフォーマットにおいて、ヘッダのヘッダ長は３ＤＷ（ＤＷはダブルワードの略；合計１２バイト）又は４ＤＷ（１６バイト）で、トランザクションレイヤパケット（ＴＬＰ）のフォーマット（ヘッダ長とペイロードの有無）、トランザクションタイプ、トラフィッククラス（ＴＣ）、アトリビュートやペイロード長などの情報が含まれる。パケット内の最大ペイロード長は１０２４ＤＷ（４０９６バイト）である。

ＥＣＲＣは、エンドツーエンドのデータ完全性を保証するためのもので、トランザクションレイヤパケット（ＴＬＰ）部分の３２ビットＣＲＣである。これは、スイッチ内部などでトランザクションレイヤパケット（ＴＬＰ）にエラーが発生した場合、ＬＣＲＣ（リンクＣＲＣ）ではエラーを検出できないためである（エラーとなったＴＬＰでＬＣＲＣが再計算されるため）。

リクエストは、完了パケットが不要なものと必要なものとがある。

ｃ．トラフィッククラス（ＴＣ）と仮想チャネル（ＶＣ）
上位のソフトウェアは、トラフィッククラス（ＴＣ）を使用することによりトラフィックの差別化（優先度をつける）を行うことができる。例えば、映像データをネットワークのデータよりも優先して転送する、といったことが可能となる。トラフィッククラス（ＴＣ）はＴＣ０からＴＣ７まで８つある。

仮想チャネル（ＶＣ：Vertual Channel）は、各々独立した仮想通信バス（同一のリンクを共用する複数の独立したデータ・フロー・バッファを使用するメカニズム）で、各々がリソース（バッファやキュー）を持ち、図１１に示すように、独立したフロー制御を行う。これにより、１つの仮想チャネルのバッファが満杯の状態（full）になっても、他の仮想チャネルの転送を行うことができる。つまり、物理的には１つのリンクを仮想的な複数のチャネルに分けることで、有効に使用することができる。例えば、図１１中に示すように、スイッチを経由してルートのリンクが複数のデバイスに分かれる場合、各デバイスのトラフィックの優先度を制御することができる。ＶＣ０は必須で、コストパフォーマンスのトレードオフに応じてその他の仮想チャネル（ＶＣ１〜ＶＣ７）が実装される。図１１中の実線矢印は、デフォルト仮想チャネル（ＶＣ０）を示し、破線矢印はその他の仮想チャネル（ＶＣ１〜ＶＣ７）を示している。

トランザクション層内では、トラフィッククラス（ＴＣ）が仮想チャネル（ＶＣ）にマッピングされる。１つの仮想チャネル（ＶＣ）に対して１つ又は複数のトラフィッククラス（ＴＣ）をマッピングできる（仮想チャネル（ＶＣ）の数が少ない場合）。単純な例では、各トラフィッククラス（ＴＣ）から各仮想チャネル（ＶＣ）に１対１、全てのトラフィッククラス（ＴＣ）を仮想チャネルＶＣ０にマッピングする、といったことが考えられる。ＴＣ０−ＶＣ０のマッピングは、必須／固定で、それ以外のマッピングは上位のソフトウェアから制御される。ソフトウェアはトラフィッククラス（ＴＣ）を利用することで、トランザクションの優先度を制御することが可能となる。

ｄ．フロー制御
受信バッファのオーバーフローを避け、伝送順序を確立するためにフロー制御（ＦＣ：Flow Control）が行われる。フロー制御は、リンク間のポイントツーポイントで行われ、エンドツーエンドではない。従って、フロー制御により最終的な相手（コンプリータ）にパケットが届いたことを確認することはできない。

PCI Expressのフロー制御は、クレジット・ベースで行われる（データ転送を始める前に、受け取り側のバッファの空き状況を確認し、オーバーフロー、アンダフローが発生しないメカニズム）。即ち、受信側はリンク初期化時にバッファ容量（クレジット値）を送信側に通知し、送信側はクレジット値と送信するパケットの長さとを比較し、一定の残りがある場合のみパケットを送信する。このクレジットには６種類ある。

フロー制御の情報交換はデータリンク層のデータリンクレイヤパケット（ＤＬＬＰ）を使用して行われる。フロー制御はトランザクションレイヤパケット（ＴＬＰ）のみに適用され、データリンクレイヤパケット（ＤＬＬＰ）には適用されない（ＤＬＬＰは常時送受信可能）。

Ｂ．データリンク層１５４
データリンク層１５４の主な役割は、前述したように、リンク上の２つのコンポーネント間での信頼性の高いトランザクションレイヤパケット（ＴＬＰ）交換機能を提供することである。

ａ．トランザクションレイヤパケット（ＴＬＰ）の扱い
トランザクション層１５３から受け取ったトランザクションレイヤパケット（ＴＬＰ）に対しては、先頭に２バイトのシーケンス番号、末尾に４バイトのリンクＣＲＣ（ＬＣＲＣ）を付加して、物理層１５５に渡す（図９参照）。トランザクションレイヤパケット（ＴＬＰ）は、リトライバッファに保管され、相手から受信確認（ＡＣＫ）が届くまで再送される。トランザクションレイヤパケット（ＴＬＰ）の送信に失敗が続いた場合は、リンク異常であると判断して物理層１５５に対してリンクの再トレーニングを要求する。リンクのトレーニングが失敗した場合、データリンク層１５４の状態はインアクティブに遷移する。

物理層１５５から受け取ったトランザクションレイヤパケット（ＴＬＰ）は、シーケンス番号とリンクＣＲＣ（ＬＣＲＣ）が検査され、正常であればトランザクション層１５３に渡され、エラーがあった場合は再送を要求する。

ｂ．データリンクレイヤパケット（ＤＬＬＰ）
トランザクションレイヤパケット（ＴＬＰ）は、物理層から送信されるときに自動的に図１２に示すようなデータリンクレイヤパケット（ＤＬＬＰ）に分割されて各レーンに送信される。データリンク層１５４が生成するパケットは、データリンクレイヤパケット（ＤＬＬＰ）と呼ばれ、データリンク層１５４間でやり取りされる。データリンクレイヤパケット（ＤＬＬＰ）には、
・Ack／Nak：ＴＬＰの受信確認、リトライ（再送）
・InitFC1／InitFC2／UpdateFC：フロー制御の初期化とアップデート
・電源管理のためのＤＬＬＰ
なる種類がある。

図１２に示すように、データリンクレイヤパケット（ＤＬＬＰ）の長さは６バイトで、種類を示すＤＬＬＰタイプ（１バイト）、ＤＬＬＰの種類で固有の情報（３バイト）、ＣＲＣ（２バイト）から構成される。

Ｃ．物理層−論理サブブロック１５６
図８中に示す物理層１５５の論理サブブロック１５６での主な役割は、データリンク層１５４から受け取ったパケットを電気サブブロック１５７で送信できる形式に変換することである。また、物理層１５５を制御／管理する機能も有する。

ａ．データ符号化とパラレル−シリアル変換
PCI Expressは、連続した“０”や“１”が続かないように（長い期間、クロス・ポイントが存在しない状態が続かないようにするため）、データ符号化に８Ｂ／１０Ｂ変換を用いる。変換されたデータは、図１３中に示すように、シリアル変換され、ＬＳＢからレーン上に送信される。ここに、レーンが複数ある場合は（図１３はｘ４リンクの場合を例示している）、符号化の前にデータがバイト単位で各レーンに割り振られる。この場合、一見パラレルバスのようにみえるが、レーン毎に独立した転送を行うので、パラレルバスで問題となるスキューが大幅に緩和される。

ｂ．電源管理とリンクステート
リンクの消費電力を低く抑えるために、図１４に示すように、Ｌ０／Ｌ０ｓ／Ｌ１／Ｌ２というリンクステートが定義されている。

Ｌ０が通常モードで、Ｌ０ｓからＬ２へと低消費電力となるが、Ｌ０への復帰にも時間がかかるようになる。図１５に示すように、ソフトウェアによる電源管理に加えて、アクティブステート電源管理を積極的に行うことにより、消費電力を極力小さくすることが可能となる。

Ｄ．物理層−電気サブブロック１５７
物理層１５５の電気サブブロック１５７での主な役割は、論理サブブロック１５６でシリアル化されたデータをレーン上に送信することと、レーン上のデータを受信して論理サブブロック１５６に渡すことである。

ａ．ＡＣカップリング
リンクの送信側では、ＡＣカップリング用のコンデンサが実装される。これにより、送信側と受信側のＤＣコモンモード電圧が同一である必要がなくなる。このため、送信側と受信側で異なる設計、半導体プロセス、電源電圧を使用することが可能となる。

ｂ．デエンファシス
PCI Expressでは、前述したように、８Ｂ／１０Ｂエンコーディングによってできるだけ連続した“０”や“１”が続かないように処理されるが、連続した“０”や“１”が続くこともある（最大５回）。この場合、送信側はデエンファシス転送を行わなければならないことが規定されている。同一極性のビットが連続する場合は、２つ目のビットからは差動電圧レベル（振幅）を３．５±０．５ｄＢ落とすことで、受信側で受け取る信号のノイズ・マージンを稼ぐ必要がある。これを、デエンファシスという。伝送路の周波数依存性減衰のため、変化するビットの場合は高周波成分が多く、減衰により受信側の波形が小さくなるが、変化しないビットの場合は高周波成分が少なく、相対的に受信側の波形が大きくなる。このため、受信側での波形を一定とするためにデエンファシスを行う。

［画像処理システム］
本実施の形態の画像処理システムは、その内部インタフェースに前述したようなPCI Express規格の高速シリアルバスを利用するようにしたものである。そして、本実施の形態は画像処理システムとして、コピー機能、ファクシミリ（ＦＡＸ）機能、プリント機能、スキャナ機能および入力画像（スキャナ機能による読み取り原稿画像やプリンタあるいはＦＡＸ機能により入力された画像）を配信する機能等を複合したいわゆるＭＦＰ（Multi Function Peripheral）と称されるデジタル複合機を適用した例である。

図１６は、本実施の形態の画像処理システム１の構成例を示す概略ブロック図である。図１６に示すように、画像処理システムは、制御装置１と、スキャナユニット２と、プリンタユニット６とを主体に構成されている。また、制御装置１は、第１の画像処理デバイスである画像処理ＡＳＩＣ（Application Specific Integrated Circuit）３と、コントローラ４と、第２の画像処理デバイスである画像処理ＡＳＩＣ５とを備えている。

コントローラ４は、インストールされているプログラム（ソフトウェア）に従い画像処理システム１の制御を受け持つＣＰＵ（Central Processing Unit）４ａやメモリコントローラ４ｂを含む。メモリコントローラ４ｂは、PCI Express規格のルートコンプレックス（木構造のルート機能を有するデバイスであるルートデバイス）に相当するものであって、プログラムなどが格納されるＲＯＭ（Read Only Memory）７や、画像データやプログラムなどが格納されるＲＡＭ（Random Access Memory）８を制御してＣＰＵ４ａやコントローラ４に接続された各種のＩ／Ｏデバイスとのデータ転送を司る。したがって、図１６に示すように、データを扱うメモリデバイスであるＲＯＭ７およびＲＡＭ８は、コントローラ４とのみ接続する構成である。このようなコントローラ４と画像処理ＡＳＩＣ３との間、および、コントローラ４と画像処理ＡＳＩＣ５との間は、上述したようなPCI Express規格による高速シリアルバス９，１０によりそれぞれ接続されている。すなわち、コントローラ４は、複数のPCI expressインタフェースを有している。

スキャナユニット２でスキャンされて出力された画像データは画像処理ＡＳＩＣ３に入力され、各種の画像処理を施された後、コントローラ４に出力される。画像処理ＡＳＩＣ３は、画像データに対して、γ補正、色変換、シェーディング補正、階調補正、地肌補正、圧縮・伸長、解像度変換等の何らかの画像処理を施すデバイスやユニット部分を示す。このような画像処理ＡＳＩＣ３には、画像データを格納するためのＨＤＤ（Hard Disk Drive）１１が接続されている。

一方、コントローラ４から出力された画像データは画像処理ＡＳＩＣ５に入力され、各種の画像処理を施された後、プリンタユニット６に出力される。画像処理ＡＳＩＣ５は、拡大・縮小、回転、圧縮・伸長、スタンプ合成等の何らかの画像処理を施すデバイスやユニット部分を示す。

ここで、上述したような構成の画像処理システムの制御装置１におけるコピー時（ＨＤＤ蓄積）の画像データフローについて説明する。
１．スキャナユニット２で取り込まれた画像データが画像処理ＡＳＩＣ３に入力されると、画像処理ＡＳＩＣ３では入力された画像データに対してリアルタイムにＪＰＥＧなどのデータ圧縮を行う。データ圧縮後の画像データは、コントローラ４を経由して、ＲＡＭ８の所定のアドレスへ送られる。
２．また、データ圧縮後の画像データは、ＲＡＭ８からリードされ、コントローラ４および画像処理ＡＳＩＣ３を経由してＨＤＤ１１へ蓄積される。
３．さらに、データ圧縮後の画像データは、ＲＡＭ８からリードされ、コントローラ４を経由して画像処理ＡＳＩＣ３で伸長・色変換・階調処理された後、コントローラ４を経由してＲＡＭ８へ戻される。
４．ＲＡＭ８へ戻された画像データは、必要があればコントローラ４を経由して画像処理ＡＳＩＣ５へ送られ、画像処理ＡＳＩＣ５で回転処理等を行った後、コントローラ４を経由してＲＡＭ８へ戻される。
５．ＲＡＭ８へ戻された画像データは、コントローラ４および画像処理ＡＳＩＣ５を経由して、プリンタユニット６へ送られる。
以上、一般的なコピー時の画像データフローを示した。

ところで、このような画像処理システムでは、各々の機器・デバイスに必要とされるデータ転送レートが異なるため、精度の高いデータ転送レート調整が必要となる。このための規格として、前述したようなシリアルバスを仮想チャネルＶＣ単位で時分割に使い分けて複数トラフィックのパケットデータを伝送する仮想チャネル手段を利用し、仮想チャネルＶＣ毎にパケットデータを発行する優先度を調停する機能（アービトレーション機能）がある。

ここで、本実施の形態のコントローラ４のメモリコントローラ４ｂは、コントローラ４に接続されている各種デバイスやコントローラ４内部の機能ブロック（例えば、ＣＰＵ４ａ）とのメモリアービトレーションを行う際、自身に含まれるＣＰＵ４ａよりも外部PCI expressのメモリアクセスリクエスト（パケットデータ）を最優先して割り当てるようにしている。より具体的には、画像処理ＡＳＩＣ３，５からのメモリアクセスリクエスト（パケットデータ）を自身に含まれるＣＰＵ４ａよりも優先する。

これにより、コントローラ４と画像処理ＡＳＩＣ３との間の接続、コントローラ４と画像処理ＡＳＩＣ５との間の接続について別パスかつ高速シリアルのPCI expressを採用し、コントローラ４がメモリアクセスの優先度を画像処理ＡＳＩＣ３や画像処理ＡＳＩＣ５に与えることにより、画像処理ＡＳＩＣ３および画像処理ＡＳＩＣ５をルートデバイスであるコントローラ４に対して高速シリアルバスにより接続するため、従来のＰＣＩバスに比べて帯域確保が可能となる。また、画像処理ＡＳＩＣ３や画像処理ＡＳＩＣ５からのメモリデバイスに対するアクセスリクエストを最優先することで、画像処理ＡＳＩＣ３や画像処理ＡＳＩＣ５内のデータ転送の等時性を確保することができる。

また、本実施の形態においては、スキャンされたＲＧＢ系データ（ＪＰＥＧ）をＨＤＤ１１に蓄積するようにした。このようにＲＧＢ系の処理を扱う画像処理ＡＳＩＣ３側にＨＤＤ１１のインタフェースを用意した場合には、画像処理ＡＳＩＣ５側にそのインタフェースを用意した場合よりもレイテンシの少ない構成となるので、高い生産性及び拡張性の実現と、低コスト化の実現とを両立することができることになる。

加えて、コントローラ４には、Ｉ／Ｏデバイス１５、ＦＣＵ（Fax Control Unit）を搭載したＦＡＸボード１６、操作部ユニット１８を接続するインタフェース変換デバイス１７などのハードウェアオプションデバイスが、ＰＣＩバス１４を介して接続されている。これらのハードウェアオプションデバイスは、画像処理ＡＳＩＣ３や画像処理ＡＳＩＣ５から切り離して別パスで構成されている。もちろんハードウェアオプションデバイスはこの限りではない。インタフェース変換デバイス１７は、例えばＵＳＢである。このようにＵＳＢ接続することにより、操作部ユニット１８とコントローラ４との間のデータ転送を高速に行うことができるようになる（すなわち、容量の大きい画像データを表示できる）。また、操作部ユニット１８をコントローラ４に対してＵＳＢ接続することにより、操作部ユニット１８の単独の設計変更が容易となる。

ここで、上述したような構成の画像処理システムの制御装置１におけるＦＡＸ受信・プリント時の画像データフローについて説明する。
１．ＦＡＸボード１６は外部よりＦＡＸ通信として画像データを受信すると、受信した画像データをＰＣＩバス１４およびコントローラ４を経由してＲＡＭ８へ格納する。
２．ＲＡＭ８に格納された画像データは、ＲＡＭ８からリードされ、コントローラ４でソフトデコードや解像度変換等を行った後、ＲＡＭ８へ戻される。
３．ＲＡＭ８へ戻された画像データは、コントローラ４および画像処理ＡＳＩＣ５を経由して、プリンタユニット６へ送られる。
以上、代表的なＦＡＸ受信・プリント時の画像データフローを示した。

これにより、コントローラ４が画像処理ＡＳＩＣ３や画像処理ＡＳＩＣ５とは別パスにてＰＣＩバス１４を備えて、Ｉ／Ｏデバイス１５、ＦＡＸボード１６、インタフェース変換デバイス１７などのハードウェアオプションデバイスと接続するようにしたことにより、画像処理以外のデバイスであるハードウェアオプションデバイスを接続した場合でも画像処理側に影響を及ぼすことがなくなるので、帯域を確保でき、データ通信の等時性を確保でき、画像処理の生産性の向上を図ることができる。

ここで、上述したような構成の画像処理システムの制御装置１におけるＨＤＤ１１に蓄積されたドキュメントのサムネイル表示の画像データフローについて説明する。
１．まず、ＨＤＤ１１に格納されている画像データをリードし、画像処理ＡＳＩＣ３およびコントローラ４を経由してＲＡＭ８へ格納する。
２．ＲＡＭ８より画像データをリードし、画像データをコントローラ４およびＰＣＩバス１４を経由してインタフェース変換デバイス１７へ入力させる。
３．インタフェース変換デバイス１７で画像データを操作部ユニット１８のインタフェースにあわせて変換し、変換した画像データを操作部ユニット１８へ出力する。
４．操作部ユニット１８では、データを伸長し、色処理を行って、ＬＣＤパネル（図示せず）へ出力する。
以上、操作部ユニット１８上でのサムネイル表示フローを示した。

これにより、コントローラ４が画像処理ＡＳＩＣ３や画像処理ＡＳＩＣ５とは別パスにてＰＣＩバス１４を備えて、コントローラ４は操作部ユニット１８を接続するインタフェース変換デバイス１７と当該ＰＣＩバス１４を介して接続するようにしたので、操作部ユニットに対するデータ転送負荷が増えた場合でも、スキャン及びプリンタパスへ悪影響を与えることがなくなるので、高い生産性及び拡張性の実現と、低コスト化の実現とを両立することができることになる。

さらに、コントローラ４は、PCI express１２によってシステムオプションデバイス１３と接続されている。このシステムオプションデバイス１３は、例えば画像フォーマット変換等を行うデバイスであり、画像処理ＡＳＩＣ３や画像処理ＡＳＩＣ５から切り離して別パスで構成されている。

ここで、上述したような構成の画像処理システムの制御装置１におけるネットワーク配信時の画像データフローについて説明する。
１．スキャナユニット２で取り込まれた画像データが画像処理ＡＳＩＣ３に入力されると、画像処理ＡＳＩＣ３では入力された画像データに対してリアルタイムにＪＰＥＧなどのデータ圧縮を行う。データ圧縮後の画像データは、コントローラ４を経由して、ＲＡＭ８の所定のアドレスへ送られる。
２．また、データ圧縮後の画像データは、ＲＡＭ８からリードされ、コントローラ４および画像処理ＡＳＩＣ３を経由してＨＤＤ１１へ蓄積される。
３．さらに、データ圧縮後の画像データは、ＲＡＭ８からリードされ、コントローラ４を経由してシステムオプションデバイス１３で伸長・解像度変換・色変換・圧縮（一連のフローが画像フォーマット変換）等を行った後、コントローラ４を経由してＲＡＭ８へ戻される。
４．ＲＡＭ８へ戻された画像データは、コントローラ４を経由して、ＰＣＩバス１４およびＩ／Ｏデバイス１５を経由してネットワークへ出力（配信）される。
以上、ネットワーク配信時の画像データフローを示した。

これにより、コントローラ４が画像処理ＡＳＩＣ３や画像処理ＡＳＩＣ５とは別パスにて高速シリアルのPCI express１２を備えるようにしたことにより、画像処理ＡＳＩＣ３や画像処理ＡＳＩＣ５を接続する高速シリアルバスとは別の高速シリアルバスにてハードウェアオプションを接続するので、従来のＰＣＩバスに比べて帯域確保が可能となる。

さらにまた、コントローラ４は、イーサネットポート１９を用意し、アプリケーション拡張や性能アクセラレータ等を目的としたハードウェアオプションデバイス（図示せず）と接続する。このハードウェアオプションデバイスは、画像処理ＡＳＩＣ３や画像処理ＡＳＩＣ５から切り離して別パスで構成されている。もちろんハードウェアオプションデバイスはこの限りではない。

ここで、上述したような構成の画像処理システムの制御装置１における性能アクセラレータ等のハードウェアオプションデバイスと接続した時の画像データフローについて説明する。
１．スキャナユニット２で取り込まれた画像データが画像処理ＡＳＩＣ３に入力されると、画像処理ＡＳＩＣ３では入力された画像データに対してリアルタイムにＪＰＥＧなどのデータ圧縮を行う。データ圧縮後の画像データは、コントローラ４を経由して、ＲＡＭ８の所定のアドレスへ送られる。
２．また、データ圧縮後の画像データは、ＲＡＭ８からリードされ、コントローラ４および画像処理ＡＳＩＣ３を経由してＨＤＤ１１へ蓄積される。
３．さらに、データ圧縮後の画像データは、ＲＡＭ８からリードされ、コントローラ４及びイーサネット１９を経由して、性能アクセラレータ等のハードウェアオプションデバイスで伸長・解像度変換・色変換・圧縮（一連のフローが画像フォーマット変換）等を行った後、イーサネット１９やコントローラ４を経由してＲＡＭ８へ戻される。
４．ＲＡＭ８へ戻された画像データは、コントローラ４を経由して、ＰＣＩバス１４およびＩ／Ｏデバイス１５を経由してネットワークへ出力（配信）される。
以上、イーサネットインタフェースの性能アクセラレータを使った、オプションデバイスネットワーク配信時の画像データフローを示した。

これにより、コントローラ４自身がさらにネットワークインタフェースであるイーサネット１９を備えることにより、画像処理ＡＳＩＣ３や画像処理ＡＳＩＣ５を接続する高速シリアルバスとは別のネットワークインタフェース（例えば、イーサネット１９）にてハードウェアオプション（拡張デバイス）を接続するので、オプション拡張性が向上するとともに、画像処理生産性が向上する。

このように本実施の形態によれば、スキャナユニット２から入力される画像データに対して画像処理を施す画像処理ＡＳＩＣ３と、プリンタユニット６へ出力する画像データに対して画像処理を施す画像処理ＡＳＩＣ５とをルートデバイスであるコントローラ４に対して高速シリアルバスにより接続するとともに、画像処理ＡＳＩＣ３または画像処理ＡＳＩＣ５で画像処理が施される画像データを扱うメモリデバイスをコントローラ４により集中的に管理するようにした。これにより、従来のように分散していた複数のメモリが必要なくなるので、低コスト化を図ることができるとともに、画像処理ＡＳＩＣ３および画像処理ＡＳＩＣ５をルートデバイスであるコントローラ４に対して高速シリアルバスにより接続するため、従来のＰＣＩバスに比べて帯域確保が可能となる。すなわち、低コスト化と帯域確保との両立を実現することができる。

既存PCIシステムの構成例を示すブロック図である。 PCI Expressシステムの構成例を示すブロック図である。 デスクトップ／モバイルでのPCI Expressプラットホームの構成例を示すブロック図である。 ｘ４の場合の物理層の構造例を示す模式図である。 デバイス間のレーン接続例を示す模式図である。 スイッチの論理的構造例を示すブロック図である。 既存のPCIのアーキテクチャを示すブロック図である。 PCI Expressのアーキテクチャを示すブロック図である。 PCI Expressの階層構造を示すブロック図である。 トランザクションレイヤパケットのフォーマット例を示す説明図である。 PCI Expressのコンフィグレーション空間を示す説明図である。 仮想チャネルの概念を説明するための模式図である。 データリンクレイヤパケットのフォーマット例を示す説明図である。 ｘ４リンクでのバイトストライピング例を示す模式図である。 Ｌ０／Ｌ０ｓ／Ｌ１／Ｌ２というリンクステートの定義について説明する説明図である。 アクティブステート電源管理の制御例を示すタイムチャートである。 本発明の実施の一形態の画像処理システムの構成例を示す概略ブロック図である。 従来の画像処理システムのコントローラ構成の一例を示すブロック図である。

符号の説明

１ 制御装置
２ スキャナユニット
３ 第１の画像処理デバイス
４ コントローラ
５ 第２の画像処理デバイス
６ プリンタユニット
８ メモリデバイス
９，１０，１２ 高速シリアルバス
１１ ハードディスクドライブ
１４ パラレルバス
１５，１６ ハードウェアオプション
１７ ハードウェアオプション、インタフェース変換デバイス
１８ 操作部ユニット

Claims (14)

1. 木構造によるデータ通信網としてポイントツーポイントで送受信独立の通信チャネルが確立される高速シリアルバスにより各種デバイスを接続し、木構造のルート機能を有するルートデバイスであるコントローラと、
   前記コントローラに対して前記高速シリアルバスにより接続されていて、スキャナユニットから入力される画像データに対して画像処理を施す第１の画像処理デバイスと、
   前記コントローラに対して前記高速シリアルバスにより接続されていて、プリンタユニットへ出力する画像データに対して画像処理を施す第２の画像処理デバイスと、
   前記コントローラにのみ接続されていて、前記第１の画像処理デバイスまたは前記第２の画像処理デバイスで画像処理が施される前記画像データを扱うメモリデバイスと、
   を備えることを特徴とする制御装置。
2. 前記コントローラは、前記第１の画像処理デバイスならびに前記第２の画像処理デバイスの前記メモリデバイスに対するアクセスリクエストを最優先に処理する手段を備える、
   ことを特徴とする請求項１記載の制御装置。
3. 前記コントローラは、ハードウェアオプションのインタフェースとして、前記第１の画像処理デバイスならびに前記第２の画像処理デバイスとは別パスの前記高速シリアルバスを備える、
   ことを特徴とする請求項１または２記載の制御装置。
4. 前記コントローラは、ハードウェアオプションのインタフェースとして、前記第１の画像処理デバイスならびに前記第２の画像処理デバイスとは別パスのパラレルバスを備える、
   ことを特徴とする請求項１ないし３のいずれか一記載の制御装置。
5. 前記コントローラは、ユーザの操作を受け付ける操作部ユニットを接続する前記ハードウェアオプションであるインタフェース変換デバイスを前記パラレルバスを介して接続する、
   ことを特徴とする請求項４記載の制御装置。
6. 前記コントローラは、ハードウェアオプションのインタフェースとして、前記第１の画像処理デバイスならびに前記第２の画像処理デバイスとは別パスのネットワークインタフェースを備える、
   ことを特徴とする請求項１ないし５のいずれか一記載の制御装置。
7. 前記スキャナユニットから入力された画像データを蓄積するハードディスクドライブを、前記第１の画像処理デバイスに接続する、
   ことを特徴とする請求項１ないし６のいずれか一記載の制御装置。
8. 原稿画像を読み取って画像データを出力するスキャナユニットと、
   前記画像データに基づいて用紙上に画像を形成するプリンタユニットと、
   木構造によるデータ通信網としてポイントツーポイントで送受信独立の通信チャネルが確立される高速シリアルバスにより各種デバイスを接続し、木構造のルート機能を有するルートデバイスであるコントローラと、
   前記コントローラに対して前記高速シリアルバスにより接続されていて、前記スキャナユニットから入力される前記画像データに対して画像処理を施す第１の画像処理デバイスと、
   前記コントローラに対して前記高速シリアルバスにより接続されていて、前記プリンタユニットへ出力する前記画像データに対して画像処理を施す第２の画像処理デバイスと、
   前記コントローラにのみ接続されていて、前記第１の画像処理デバイスまたは前記第２の画像処理デバイスで画像処理が施される前記画像データを扱うメモリデバイスと、
   を備えることを特徴とする画像処理システム。
9. 前記コントローラは、前記第１の画像処理デバイスならびに前記第２の画像処理デバイスの前記メモリデバイスに対するアクセスリクエストを最優先に処理する手段を備える、
   ことを特徴とする請求項８記載の画像処理システム。
10. 前記コントローラは、ハードウェアオプションのインタフェースとして、前記第１の画像処理デバイスならびに前記第２の画像処理デバイスとは別パスの前記高速シリアルバスを備える、
    ことを特徴とする請求項８または９記載の画像処理システム。
11. 前記コントローラは、ハードウェアオプションのインタフェースとして、前記第１の画像処理デバイスならびに前記第２の画像処理デバイスとは別パスのパラレルバスを備える、
    ことを特徴とする請求項８ないし１０のいずれか一記載の画像処理システム。
12. 前記コントローラは、ユーザの操作を受け付ける操作部ユニットを接続する前記ハードウェアオプションであるインタフェース変換デバイスを前記パラレルバスを介して接続する、
    ことを特徴とする請求項１１記載の画像処理システム。
13. 前記コントローラは、ハードウェアオプションのインタフェースとして、前記第１の画像処理デバイスならびに前記第２の画像処理デバイスとは別パスのネットワークインタフェースを備える、
    ことを特徴とする請求項８ないし１２のいずれか一記載の画像処理システム。
14. 前記スキャナユニットから入力された画像データを蓄積するハードディスクドライブを、前記第１の画像処理デバイスに接続する、
    ことを特徴とする請求項８ないし１３のいずれか一記載の画像処理システム。

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