CN101272437B - 系统控制设备和图像处理系统 - Google Patents

系统控制设备和图像处理系统 Download PDF

Info

Publication number
CN101272437B
CN101272437B CN200810092015XA CN200810092015A CN101272437B CN 101272437 B CN101272437 B CN 101272437B CN 200810092015X A CN200810092015X A CN 200810092015XA CN 200810092015 A CN200810092015 A CN 200810092015A CN 101272437 B CN101272437 B CN 101272437B
Authority
CN
China
Prior art keywords
unit
graphics processing
processing unit
control unit
image processing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200810092015XA
Other languages
English (en)
Other versions
CN101272437A (zh
Inventor
福田道隆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricoh Co Ltd filed Critical Ricoh Co Ltd
Publication of CN101272437A publication Critical patent/CN101272437A/zh
Application granted granted Critical
Publication of CN101272437B publication Critical patent/CN101272437B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
    • G06F13/1663—Access to shared memory
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
    • H04N1/00127—Connection or combination of a still picture apparatus with another apparatus, e.g. for storage, processing or transmission of still picture signals or of information associated with a still picture
    • H04N1/00278—Connection or combination of a still picture apparatus with another apparatus, e.g. for storage, processing or transmission of still picture signals or of information associated with a still picture with a printing apparatus, e.g. a laser beam printer
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
    • H04N1/0083—Arrangements for transferring signals between different components of the apparatus, e.g. arrangements of signal lines or cables
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)
  • Facsimiles In General (AREA)
  • Image Processing (AREA)

Abstract

一种具有树形结构的系统控制设备，包括运作为根设备的数据控制单元。该数据控制单元通过单独的高速串行总线连接到第一图像处理单元和第二图像处理单元。第一图像处理单元对由扫描器扫描的图像数据进行图像处理，而第二图像处理单元对将输出到打印机的图像数据进行图像处理。存储单元独立地连接到数据控制单元，并在其中存储由第一图像处理单元和第二图像处理单元处理的图像数据。

Description

系统控制设备和图像处理系统
技术领域
本发明涉及系统控制设备和图像处理系统。
背景技术
通常，诸如数字多功能产品(MFP)的处理图像数据的图像处理系统包括由诸如PCI总线的并行总线互连的单元。例如，已公开日本专利申请No.2005-092770公开了这种PCI总线连接。
图17是传统的图像处理系统中的系统控制单元1000的示例图。系统控制单元1000管理在多个单元(设备)之间的大量图像数据的传送，以及在图像处理系统的输入/输出机构中，控制输入/输出(I/O)设备2000以便其可以执行诸如扫描和打印的功能。
为实现图像处理系统中的高速图像处理，需要提高中央处理单元(CPU)1001或外部存储器1002的运行速度。类似地，为了使能够应用需要高计算容量的应用以及提高单元之间的连接性，需要加速诸如图像数据和控制命令的数据的流动(内部带宽)。
然而，通过并行PCI总线来连接I/O设备2000和系统控制单元1000限制了大量数据的高速传送。
例如，考虑当由64位/33MHz PCI总线来连接I/O设备2000和系统控制单元1000的情况。PCI总线的实际带宽大约是理论值的50％，即64位×33.3兆赫×0.5，其达到约130MB/s。其间，为了以每秒一张纸的速率(纸张之间没有间隔)传送具有600点每英寸(dpi)并且具有数据压缩率等于1的A4大小的8位红-绿-蓝(RGB)扫描数据，需要100MB/s的带宽，这是因为具有600点的A4大小的八位RGB数据总计约100兆字节。类似地，为了以每秒一张纸的速率(纸张之间没有间隔)传送具有600dpi并且具有数据压缩率等于1的A4大小的的四位青-红-黄-黑(CMYK)的打印数据，需要66.7MB/s的带宽，这是因为具有600dpi的A4大小的四位CMYK数据总计约66.7兆字节。因此，考虑到PCI总线的实际带宽，不能够以每秒一张纸的比率传送数据，除非使用更轻便的数据格式或降低处理速度。
另一方面，在激光MFP具有如图17所示的相同结构的情况下，数据传送必须与I/O设备2000的操作同步。此外，为了削减系统成本，需要移除与特定用途集成电路(ASIC)1004连接的存储器1007，以便只使用一个存储器，即与存储器控制集线器1003连接的外部存储器1002。
然而，为了与I/O设备2000的操作同步地进行数据传送，需要广泛提高连接ASIC 1004和存储器控制集线器1003的加速图形接口(AGP)总线的带宽。因此，除外部存储器1002以外，通常使用存储器1007以便消除涉及复制进程的通过AGP总线的数据传送的需求，这样得到可靠的足够带宽。
例如，考虑当由AGPx4总线连接ASIC 1004和存储器控制集线器1003的情况。该AGPx4总线的实际带宽大约是理论值的50％，即，32位×66.6兆赫×4×0.5，其达到约500MB/s。在通过移除存储器1007而只使用外部存储器1002的情况下，500MB/s变成带宽的上限。同时，如上所述，需要100MB/s的带宽来以每秒一张纸的速率(纸张之间没有间隔)传送具有600点每英寸(dpi)并具有数据压缩率等于1的A4大小的的8位红-绿-蓝(RGB)扫描数据。此外，需要100MB/s的带宽来通过存储器控制集线器1003和ASIC1004从外存储器1002读取扫描数据，并将其存储在硬盘驱动器(HDD)1006中。ASIC 1004需要133.3MB/s的带宽来从外部存储器1002读取具有600dpi的A4大小的四位CMYK打印数据、对该数据进行旋转、并将旋转的数据重新存储在外部存储器1002中(具有600dpi的A4大小的四位CMYK数据达到约66.7兆字节。因此，66.7mb/s+66.7mb/s＝133.3mb/s)。ASIC 1004还需要100MB/s来从外存储器1002再读取该旋转的数据、压缩该数据(数据压缩比＝2)、并将压缩的数据重新存储在外存储器1002中(66.7MB/s+66.7MB/s÷2＝100MB/s)。此外，当将要以每秒一张纸的速率(纸张之间没有间隔)将压缩的数据传送到I/O设备2000时，ASIC 1004需要33.3MB/s的带宽来读取该数据并对其解压(66.7MB/s÷2＝33.3MB/s)。因此，需要的总带宽达到：
100MB/s+100MB/s+133.3MB/s+100MB/s+33.3MB/s＝466.6MB/s
也就是说，上述处理需要AGP x4总线实际带宽的90％以上。因此，数据传送的最大可能速率大约是每秒一张纸。为提高数据传送的速率，即，为了改进图像处理系统的生产力，需要使用更轻便的数据格式或降低处理速度要求。
发明内容
本发明的目的是至少部分地解决传统技术中的问题。根据本发明的一方面，一种包括形成树形结构的多个单元的控制设备，所述单元被连接用于基于点对点的数据传送，该控制设备包括：作为树形结构的根单元的控制单元；多个高速串行总线，被独立地提供给所述单元以将所述单元连接到所述控制单元；第一图像处理单元，其通过所述高速串行总线中的一个连接到所述控制单元，并对由扫描器扫描的图像数据进行图像处理；第二图像处理单元，其通过所述高速串行总线中的一个连接到所述控制单元，并对将输出到打印机的图像数据进行图像处理；以及存储单元，其独立地连接到所述控制单元，并在其中存储由所述第一图像处理单元和所述第二图像处理单元处理的图像数据。
根据本发明的另一方面，一种图像处理系统包括：扫描器，扫描图像并输出扫描的图像的图像数据；打印机，基于所述图像数据在记录介质上打印所述图像；以及包括形成树形结构的并被连接用于基于点对点的数据传送的多个单元的控制设备。该控制设备包括：作为树形结构的根单元的控制单元；多个高速串行总线，被独立地提供给所述单元以将所述单元连接到所述控制单元；第一图像处理单元，其通过所述高速串行总线中的一个连接到所述控制单元，并对由扫描器扫描的图像数据进行图像处理；第二图像处理单元，其通过所述高速串行总线中的一个连接到所述控制单元，并对将输出到打印机的图像数据进行图像处理；以及存储单元，其独立地连接到所述控制单元，并在其中存储由所述第一图像处理单元和所述第二图像处理单元处理的图像数据。
当结合附图考虑时，通过阅读目前本发明的优选实施例的下列详细描述，将更好的理解本发明的上述以及其它目的、特征、优势以及技术和工业有效性。
附图说明
图1是传统PCI系统的示意图；
图2是传统PCI Express系统的示意图；
图3是假定在台式计算机或移动式计算机中实现的PCI Express平台的示意图；
图4是用于说明PCI Express系统的物理层的结构的示意图；
图5是用于说明通过通道的设备连接的示意图；
图6是用于说明开关的结构的示意图；
图7A是用于说明现有PCI机构的示意图；
图7B是用于说明PCI Express机构的示意图；
图8是用于说明PCI Express机构的分级结构的示意图；
图9是用于说明业务层分组(TLP)的格式的示意图；
图10是用于说明PCI Express配置空间的示意图；
图11是用于说明虚拟信道的概念的示意图；
图12是用于说明数据链路层分组(DLLP)的格式的示意图；
图13是用于说明在x4链路中的字节片(striping)的示意图；
图14是用于说明链路状态的表格；
图15是用于说明激活模式功率管理的时间图表；
图16是根据本发明的实施例的图像处理系统的示意图；以及
图17是传统的图像处理系统中的系统控制单元的示意图。
具体实施方式
参照附图详细描述本发明的示例性实施例。
首先参考图1到15给出关于PCI Express(注册商标)的详细描述。
PCI Express标准的概述
外围部件接口(PCI)Express总线是一种高速串行总线。高速串行总线是可以通过单传输路径以每秒约100兆字节以上进行高速串行数据传送的接口。以下给出的PCI Express标准的描述基于从Hisashi Satomi，Interface，2003年7月，标题为“Outline of PCI Express standard”中的选择性提取，通过引用将该文件合并于此。
PCI Express总线是PCI总线的后续标准，并且如同标准扩展总线一样与各种计算机兼容。由于不同的链路结构，PCI Express总线具有各种特征，比如低压差分信号传输、点对点传输中的独立传输和接收信道、分组的划分业务、以及高可升级性。
图1是传统PCI系统的示意图。PCI系统是直接或间接地与主机桥接器103连接的多个单元的树形结构。具体来讲，中央处理单元(CPU)100，加速图形接口(AGP)图形101和存储器102单独地与主机桥接器103连接。PCI-X设备104a以及104b(PCI-X：PCI总线的向上兼容标准)通过PCI-X桥接器105a与主机桥接器103连接。PCI设备104c和104d与PCI桥接器105b连接。PCI总线插槽106与PCI桥接器107连接。PCI桥接器105b和PCI桥接器107通过PCI桥接器105c与主机桥接器103连接。
图2是PCI Express系统的示意图。PCI Express系统也是直接或间接地与根联合体(root complex)112连接的多个单元的树形结构。具体来讲，CPU110和存储器111单独地与根联合体112连接。PCI Express图形113通过PCIExpress链路114a与根联合体112连接。端点115a和遗留端点(legacy endpoint)116a的每个通过PCI Express链路114b分别与开关117a连接。开关117a通过PCI Express链路114c依次与根联合体112连接。类似地，端点115b和遗留端点116b的每个通过PCI Express链路114g分别与开关117b连接。开关117b通过PCI Express链路114d依次与开关117c连接。PCI总线插槽118与PCI桥接器119连接，该PCI桥接器119通过PCI Express链路114e依次与开关117c连接。开关117c通过PCI Express链路114f与所述根联合体112连接。在下文中，为了一般化，将PCI Express链路114a到114f的任一个称为PCIExpress链路114。
图3是假定要在台式计算机或移动式计算机中实现的PCI Express平台的示意图。如图3所示，CPU 121、存储器123、图形125以及I/O集线器127与存储器集线器124(等效于根联合体)连接。CPU 121通过CPU主机总线122与存储器集线器124连接。图形125通过例如PCI Express X16链路126a与存储器集线器124连接。具有交换功能的I/O集线器127通过PCI Express链路126b与存储器集线器124连接。诸如HDD的贮存器129通过串行高级技术配件(串行ATA)128与I/O集线器127连接。本地I/O 131通过本地进程调用(LPC)130与I/O集线器127连接。通用串行总线(USB)2.0132以及PCI总线插槽133也与I/O集线器127连接。此外，开关134通过PCIExpress链路126c与I/O集线器127连接。移动对接站(docking station)135通过PCI Express链路126d与开关134连接。千兆比特以太网(注册商标)136通过PCI Express链路126e与开关134连接。附加卡(add-in card)137通过PCI Express链路126f与开关134连接。在下文中，为了一般化，将PCIExpress链路126a到126f的任一个称为PCI Express链路126。
因此，PCI Express系统中的PCI Express总线代替传统PCI总线、PCI-X总线和AGP总线。此外，通过使用桥接器连接现有PCI/PCI-X设备，而通过PCI Express总线使芯片组相互连接。传统IEEE 1394总线、串行ATA总线以及USB 2.0总线通过I/O集线器与PCI Express总线连接。
PCI Express总线的部件
A.端口/通道/链路
图4是用于说明PCI Express总线的物理层结构的示意图。图4中的端口是形成链路的一组发射器和接收器，以及运作为通过一对一基础(点对点基础)的链路而物理地连接硬件部件的接口。端口物理地位于与链路以及硬件部件相同的半导体中。链路中的单向数据传送速率是例如2.5千兆字节每秒。通道是例如0.8伏差分信号对的集合。也就是说，通道由在传输侧的一对信号和在接收侧的一对信号形成。因此，链路由两个端口和连接这两个端口的通道的一组形成，并且是硬件部件之间的双单工通信总线。根据现行标准，“xN链路”包括N个通道，其中N的值可以是1，2，4，8，16或32。图4中示出的示例包括具有四个通道的x4链路。如图5所示，可以改变连接设备A到设备B的通道N的数目以配置可升级的带宽。
B.根联合体
诸如图2中的根联合体112的根联合体是位于I/O结构的最高级别，并且将CPU和存储器子系统连接到I/O设备。通常，在方框图中，将根联合体称为存储器集线器，比如图3中的存储器集线器124。根联合体112(或存储器集线器124)具有一个或多个PCI Express端口(根端口)，每个端口形成独立I/O分级域。示出根联合体112具有以在其中的矩形形式的三个PCIExpress端口。I/O分级域由单个端点和单个开关(诸如端点115a和开关117a)或由多个开关和端点(诸如端点115b、开关117b和开关117c)形成。在下文中，为了一般化，将开关117a到117c的任一个称为开关117。
C.端点
诸如图2中的端点115的端点是具有类型00h的配置空间头部的设备(具体地，除桥接器以外的设备)。端点可以是遗留端点或PCI Express端点。PCIExpress端点是不需要I/O资源并因此不需要I/O请求的基本地址寄存器(BAR)。此外，PCI Express端点不支持锁定请求。
D.开关
诸如图2中的开关117(或图3中的开关134)的开关是在两个或多个端口之间的接口，用于在端口之间路由分组。如图6所示，配置软件承认开关117(或所述开关134)作为一组虚拟PCI到PCI(PCI-PCI)桥接器141(即一组虚拟PCI-PCI桥接器141a、虚拟PCI-PCI桥接器141b、虚拟PCI-PCI桥接器141c和虚拟PCI-PCI桥接器141d)。图6中的双向箭头线表示PCI Express链路114(或者PCI Express链路126)。端口142a是接近根联合体的上游端口，而端口142b到142d是远离根联合体的下游端口。
E.用于PCI桥接器119的PCI Express链路114e
现有PCI总线或PCI-X总线(诸如PCI桥接器119)可以通过PCI Express链路(诸如PCI Express链路114e)与PCI Express系统连接。
PCI Express机构的分级结构
根据图7A中示出的现有PCI机构，协议和发信号紧密相关，他们之间没有任何分级。然而，图7B中示出的PCI Express机构具有独立的分级结构，诸如具有为分级结构的每一层所定义的规范的通用通信协议或无限带宽(InfiniBand)。图7B中的PCI Express机构包括业务层153、数据链路层154和作为最上层的软件151与作为最下层的机械单元152之间的物理层155。可以将上述层的每个模块化，从而实现可升级性以及使得模块能够重新使用。例如，为了实现新信号编码系统或新传输介质，只需要更改物理层规范而不需要更改数据链路层和业务层。
业务层153、数据链路层154和物理层155形成PCI Express机构的中心部分。下面参考图8描述这些层的每个的功能。
A.业务层153
业务层153位于PCI Express机构的分级结构的顶端，具有集合和分散业务层分组(TLP)的功能。TLP用于传输诸如读/写业务的业务和各种类型事件。业务层153还通过使用信用来进行TLP的流控制。图9是用于说明TLP格式的示例图。稍后描述TLP的细节。
B.数据链路层154
数据链路层154的主要功能是用于通过错误检测/校正(重新传送)来确保TLP的数据完整性，以及用于进行链路管理。在用于链路管理或流控制的数据链路层154之间交换称为数据链路层分组(DLLP)的分组。称为DLLP是为了区分其与TLP。
C.物理层155
物理层155包括需要进行接口操作的电路，比如驱动器、输入缓冲器、并行-串行/串行-并行转换器锁相环(PLL)和阻抗匹配电路。此外，物理层155进行接口的初始化以及稳定化，作为逻辑功能。物理层155还使得数据链路层154和业务层153与实际链路中所使用的信号技术无关。
同时，在PCI Express机构的硬件配置采用嵌入时钟技术。根据嵌入时钟技术，在数据信号中嵌入时钟时序而不是嵌入时钟信号，以便基于数据信号的交叉点在接收侧获得时钟。
配置空间
如图10所示，与将256字节的配置空间分配给传统PCI总线相比，将4,096字节的扩展配置空间分配给PCI Express总线。由此，可以保证用于需要多个设备固有寄存器的设备(诸如主机桥接器)的足够大空间。可以通过访问平坦存储空间(配置读/写)来访问PCI Express总线的配置空间。将总线、设备、功能和寄存器编号映射到存储器地址。
分配配置空间的最初256字节作为PCI配置空间，并可以通过使用基本输入/输出系统(BIOS)或传统操作系统(OS)的I/O端口来访问该配置空间的最初256字节。将传统访问转换为PCI Express访问的机构被安装在主机桥接器上。从图10中的00h到3Fh的部分是PCI 2.3可兼容配置头部，其使能够使用传统OS或传统软件来进行除PCI Express总线的扩展功能以外的功能。换句话说，PCI Express机构中的软件层继承了与现有PCI总线兼容的负载存储机构(处理器直接访问I/O寄存器的机构)。然而，为使用PCI Express总线的扩展功能(例如，同步传送、可靠性、可用性和适用性(RAS)等等)，在可访问的状态中需要具有四千字节的PCI Express扩展空间。
PCI Express总线可用于诸如附加卡、插件卡(Express卡)和迷你PCIExpress的各种配置。
PCI Express机构的细节
下面详细地描述业务层153、数据链路层154和物理层155。
A.业务层153
如上所述，业务层153位于高端(high-end)软件层151和数据链路层154之间，并具有集合和分散TLP的主要功能。
a.地址空间以及业务类型
在PCI Express总线中定义了四个地址空间。也就是说，除诸如存储器空间(用于到存储器空间的数据传送)、I/O空间(用于到I/O空间的数据传送)和配置空间(用于设备配置和设置)的由传统PCI总线支持的地址空间以外，PCI Express总线还具有在其中定义的消息空间。消息空间用于带内(in-band)事件通知和在PCI Express设备之间的一般消息传输(交换)。通过使用作为“虚拟线”的消息传输中断请求和确认。为每个空间定义业务类型。存储空间、I/O空间和配置空间是读/写类型，而消息空间是基本类型(包括卖方定义)。
b.业务层分组(TLP)
PCI Express总线基于分组来通信。根据图9中示出的TLP的格式的头部长度可以是三个双字(12字节)或四个双字(16字节)。TLP包括TLP的格式(考虑头部长度以及有效负载)、业务类型、流量分类(TC)、属性以及有效负载长度。在分组内的最大有效负载长度是1,024双字(4,096字节)。
终端对终端循环冗余校验和(ECRC)是用于确保终端对终端数据完整性的TLP的32位循环冗余校验和(CRC)。因为不能通过链路循环冗余校验和(LCRC)检测错误，因此使用ECRC来检测开关内部的TLP中的错误。
一些请求需要完整的分组，而其它请求不需要完整的分组。
c.流量分类(TC)和虚拟信道(VC)
高端软件通过使用流量分类(TC)来区分(优先考虑)流量。例如，可以优先考虑数据传送，以便图像数据具有比网络数据更高的优先级。存在从TC0到TC7的八个流量分类。
虚拟信道(VC)是独立的虚拟通信总线(多个独立的数据流缓冲器共享一个链路的机构)，并具有其自身的资源(诸如缓冲器或队列)。如图11所示，每个虚拟信道独立地进行流控制。因此，即使当一个虚拟信道的缓冲器变满，也可以通过使用另一个虚拟信道来进行数据传送。也就是说，为了有效使用链路，可以将其分配给多个虚拟信道。例如，如图11所示，当通过使用开关将来自根的链路分配给多个设备时，可以考虑来自每个设备的流量的先后顺序。就参考图11的虚拟信道配置而言，虚拟信道VC0(由实线箭头表示)是默认虚拟信道，而根据成本性能实现虚拟信道(VC1到VC7)(由虚线箭头表示)。
将流量分类映射到业务层中的虚拟信道。当虚拟信道的数目较少的时候，能够将一个或多个流量分类映射到一个虚拟信道。例如，能够以一对一基础将一个流量分类映射到虚拟信道VC1到VC7的每个，或将所有流量分类映射到虚拟信道VC0。通过默认将流量分类TC0映射到虚拟信道VC0，而通过使用高端软件来确定其它映射。因此，通过使用软件中的流量分类，能够考虑业务的先后顺序。
d.流控制
进行流控制(FC)用于避免接收缓冲器的溢出和用于建立传输顺序。在链路之间基于点对点，而不是基于终端对终端进行流控制。因此，在流控制期间，不能确认分组是否已经到达最后目的地(完成)。
基于信用进行通过PCI Express总线的数据传送的流控制。也就是说，在开始数据传送以前，确认在接收侧的缓冲器是否具有足够的空间以避免溢出或下溢。换句话说，在初始化链路时，接收侧将缓冲器容量(信用值)发送到传输侧。传输侧比较信用值与将传输的分组的长度，并只有当存在特定量的过剩信用值时采传输分组。存在六种信用。
使用数据链路层的DLLP交换关于流控制的信息。只对于TLP，而不对DLLP进行流控制。也就是说，在任一时间点，DLLP都是可传输并可接收的。
B.数据链路层154
如上所述，数据链路层154的主要功能是确保在链路上的两个硬件部件之间的高度可靠TLP交换。
a.TLP的处理
在从业务层153接收到TLP后，数据链路层154就在将TLP传输到物理层155以前，在TLP的开始处添加2字节序列号并在TLP的结束处添加4字节的LCRC(见图9)。将TLP存储在重试缓冲器中，并重新传送直到从接收方接收到确认(ACK)。如果在多个尝试以后没有成功传输该TLP，则确定链路具有缺陷，并且请求物理层155再调试(retrain)该链路。如果调试链路失败，则数据链路层154切换至不活动状态。
在从物理层155接收到TLP后，数据链路层154就检查TLP的序列号和LCRC的缺陷。如果序列号和LCRC正常，则数据链路层154将TLP传输到业务层153。如果有错误，则数据链路层154请求物理层155重新传送TLP。
b.数据链路层分组(DLLP)
在被自动分段为DLLP以后，将TLP从物理层155传输到每个通道，如图12所示。如上所述，通过数据链路层154生成的分组称为数据链路层分组(DLLP)，并在数据链路层154之间交换该分组。所述DLLP可以具有下列类型：
Ack/Nak：用于TLP的接收确认和重试(重新传送)的DLLP；
InitFC1/InitFC2/UpdateFC：用于流控制的初始化和更新的DLLP；以及
用于电源管理的DLLP。
如图12所示，DLLP的大小是六个字节，该六个字节包括指示DLLP类型的DLLP类型(一个字节)、关于DLLP类型的唯一信息(三个字节)以及CRC(两个字节)。
C.物理层155中的逻辑子块156
图8中示出的物理层155中的逻辑子块156的主要功能是将从数据链路层154接收的分组转换成电子块(electrical sub-block)157能传送的格式。逻辑子块156控制并管理物理层155。
a.数据编码以及并行到串行转换
如图13所示，将8字节/10字节转换用于PCI Express总线中的数据编码，以便避免数据中的“0”或“1”的连续。也就是说，进行数据编码以避免长时间没有交叉点的状态。然后已编码数据经受串行转换并被传输到通道。首先传输数据的最低有效位(LSB)。在多个通道的情况下(诸如图13中示出的x4链路中的字节片的示例)，基于字节将还要被编码的数据分配给每个通道。虽然这种结构看起来像是并行总线排列，但由于在每个通道上独立传送数据，因此基本上降低了时间滞后问题。
b.电源管理和链路状态
为了将链路的功耗维持在低水平，定义链路状态，即如图14所示的L0、L0s、L1和L2。
L0表示链路状态的激活(正常)模式。L0s到L2表示具有较低功耗的链路状态。虽然在L0s到L2的功耗消耗较低，也要花费时间返回到L0。如图15所示，除基于软件的功率管理以外，可以通过激活模式功率管理来最小化功率消耗。
D.物理层155中的电子块157
物理层155中的电子块157的主要特性是用于通过通道传输串行数据和用于将数据从通道传输到逻辑子块156，该串行数据在逻辑子块156经受了串行转换。
a.AC耦合
在链路的传输侧安装用于AC耦合的电容器，以便在传输侧的DC共模(common-mode)电压不必等于在接收侧的DC共模电压。这种排列使能够在传输侧和接收侧分别使用不同的配置设计、不同的半导体工艺或不同的电源电压。
b.去加重(de-emphasis)
如上所述，将8字节/10字节转换用于PCI Express总线中的数据编码，以便尽可能避免数据中的“0”或“1”的连续。然而，在某些情况中，数据中“0”或“1”的连续仍然出现(最大5次)。在此情况下，规定在传输侧进行去加重传送。也就是说，当相同极性的位出现于连续中时，必需通过将第二位和随后位的差动电压电平(幅度)降低3.5±0.5字节来增加在接收侧所接收的信号的噪声余量(noise margin)。将此称为去加重。由于传输路径的频率依赖性衰减，具有高频分量的位变化，这在接收侧产生小波形。另一方面，具有少数高频分量的位不变化，这在接收侧产生相对大的波形。因此，进行去加重以在接收侧获得恒定波形。
图像处理系统
根据本发明实施例的图像处理系统包括上述根据PCI Express标准的高速串行总线，作为其中的单元之间的内部接口。下面将该图像处理系统作为数字多功能产品(MFP)来说明，该数字多功能产品结合了复制、无线传真(传真)、打印、扫描和传递图像数据(通过扫描，打印或传真输入的)的任意或所有功能。
图16是根据该实施例的图像处理系统的示意图。该图像处理系统包括系统控制设备1、扫描器2和打印机6。系统控制设备1包括第一图像处理设备3、控制单元4和第二图像处理设备5。图像处理设备3和5每个是用于图像处理的特定用途集成电路(ASIC)，因此在下文中将它们分别称为第一ASIC和第二ASIC。
控制单元4包括中央处理单元(CPU)4a和存储器控制器4b。CPU 4a基于安装在其中的软件程序来控制图像处理系统，而存储器控制器4b等效于PCIExpress标准的根联合体，即，PCI Express机构的树形结构的根设备。存储器控制器4b控制在其中存储计算机程序的只读存储器(ROM)7和在其中存储图像数据和计算机程序的随机存取存储器(RAM)8。存储器控制器4b还管理到与控制单元4连接的多个I/O设备的数据传送。因此，配置图像处理系统使得ROM 7和RAM 8只与控制单元4连接，如图16所示。第一ASIC 3通过第一PCI Express总线9与控制单元4连接，而第二ASIC 5通过第二PCIExpress总线10与控制单元4连接。也就是说，控制单元4具有多个PCI Express接口，用于与其它单元连接。
第一ASIC 3从扫描器2接收扫描的图像数据，对该图像数据进行图像处理，并将得到的图像数据输出到控制单元4。第一ASIC 3中的图像处理包括γ校正、颜色转换、阴影校正、色调校正、背景校正、压缩/解压缩和分辨率转换。第一ASIC 3与HDD 11连接用于存储图像数据。
第二ASIC 5从控制单元4接收图像数据，对该图像数据进行图像处理，并将得到的图像数据输出到打印机6。第二ASIC 5中的图像处理包括放大/缩小、旋转、压缩/解压缩和标志合成(stamp composition)。
以下给出的是在HDD 11和RAM 8中存储图像数据的一般流程的描述。
一旦从扫描器2接收到图像数据，第一ASIC 3实时压缩图像数据以获得以例如联合图像专家组(JPEG)格式的压缩图像数据，然后通过控制单元4将其发送到RAM 8中的预定地址。
由控制单元4从RAM 8中读取压缩图像数据并通过第一ASIC 3将其存储在HDD 11中，或者该压缩图像数据在第一ASIC 3中经受诸如解压、颜色转换和色调校正的图像处理，然后通过控制单元4将其返回到RAM 8。如果需要，然后将经受这种图像处理的图像数据从RAM 8发送到第二ASIC 5，经受诸如旋转的图像处理，然后通过控制单元4将其返回到RAM 8。然后通过控制单元4和第二ASIC 5将由此获得的图像数据从RAM 8发送到打印机6。
同时，图像处理系统中的每个单元的数据传送速率是不同的。由此，需要调整数据传送的精确速率。这可以通过使用虚拟信道和仲裁功能实现。也就是说，在分时基础上将PCI Express总线分配给虚拟信道，用于传送多个流量的分组数据，并然后对于每个虚拟信道仲裁分组数据的优先权。
存储器控制器4b进行CPU4a的以及与控制单元4外部连接的单元的存储器仲裁。在进行存储器仲裁的同时，存储器控制器4b将比来自CPU 4a的存储器访问请求高的优先权给予通过外部PCI Express总线，即，具体地从第一ASIC 3和第二ASIC 5接收的存储器访问请求(分组数据)。
如上所述，第一ASIC 3和第二ASIC 5分别通过独立高速串行PCI Express总线9和10与作为根设备的控制单元4连接。存储器控制器4b将优先权给予由第一ASIC 3和第二ASIC 5发布的存储器访问请求。因此，与传统PCI总线相比，能够保证用于数据传送的足够带宽，并且维持对于第一ASIC 3和第二ASIC 5同步的数据传送。
此外，将扫描图像数据(以JPEG格式的红绿蓝(RGB)数据)存储在与第一ASIC 3连接的HDD 11中。在第一ASIC 3处提供用于HDD 11的接口的这种配置具有比在第二ASIC 5处提供接口的配置小的等待时间周期。因此，能够提高图像处理系统的生产率和可升级性，并实现低制造成本。
除上述结构以外，控制单元4通过PCI总线14与多个可选硬件设备连接。可选硬件设备包括I/O设备15、安装了传真控制单元(FCU)的无线传真(传真)板16和与操作单元18连接的接口(I/F)转换器17。然而，可选硬件设备不限于上述设备。所述可选硬件设备通过与第一ASIC 3和第二ASIC 5无关的PCI总线14与控制单元4连接。I/F转换器17可以是例如通用串行总线(USB)，用于实现在操作单元18和控制单元4之间的高速数据传送，以便可以显示大的图像数据。此外，通过使用USB用于数据传送，能够与图像处理系统无关地独立改变操作单元18的配置设置。
以下给出在图像处理系统中打印通过传真接收的图像数据的一般流程的描述。
在通过传真接收图像数据后，所述传真板16就通过PCI总线14将该图像数据发送到控制单元4，以将其存储在RAM 8中。图像数据被从所述RAM8中读出，经受控制单元4中的诸如软件解码和分辨率转换的图像处理，并被返回到RAM 8。然后由控制单元4读取RAM 8中的图像数据，并通过第二ASIC5将其发送到打印机6。
任意的硬件设备通过作为独立路径的PCI总线14与控制单元4连接的上述配置不干涉第一ASIC 3和第二ASIC 5的图像处理功能。因此，能够为数据传送保证足够的带宽，并且相对于第一ASIC 3和第二ASIC 5维持同步数据传送，这得到了提高的图像处理系统生产率。
以下给出的是显示存储在HDD 11中的数据的缩略图大小的图像的一般流程的描述。
通过第一ASIC 3和控制单元4从HDD 11中读取图像数据并将其存储在RAM 8中。然后由控制单元4从RAM 8中读取图像数据，并通过PCI总线14从其处将该图像数据发送到I/F转换器17。I/F转换器17将图像数据转换成操作单元18的接口可兼容的格式，然后将其输出到操作单元18。图像数据在操作单元18中经受诸如放大和颜色变换的图像处理，并被输出到液晶显示(LCD)板(未示出)。
即使在将被转送到操作单元18的图像数据的体积增加的情况下，PCI总线14，即，用于可选硬件设备的独立路径防止对扫描器2和打印机6的功能上的任何不良影响。因此，能够提高图像处理系统的整个生产率和可升级性，并且实现低制造成本。
控制单元4也通过PCI Express总线12连接至系统可选设备13。系统可选设备13进行图像格式变换。在此情况下，PCI Express总线12也与第一PCIExpress总线9和第二PCI Express总线10无关。
以下给出的是通过网络传送图像数据的一般流程的描述。
在从扫描器2接收图像数据后，第一ASIC 3就实时压缩图像数据来获得以例如JPEG格式的压缩图像数据，然后通过控制单元4将其发送到RAM 8中的预定地址。
由控制单元4从RAM 8中读取压缩图像数据并通过第一ASIC 3将其存储在HDD 11中，或者其在系统可选设备13中经受诸如解压、放大、分辨率变换和颜色变换的图像处理，并通过控制单元4被返回到RAM 8。然后从RAM 8经由PCI总线14和I/O设备15在网络上传送经受了这种图像处理的图像数据。
因为PCI Express总线12，即，用于控制单元4和可选硬件设备之间的连接的高速串行总线与第一PCI Express总线9和第二PCI Express总线10无关，因此与传统PCI总线相比，能够保证用于数据传送的足够带宽。
控制单元4也具有用于连接可以用于应用扩展或性能加速的可选硬件设备(未示出)的以太网端口19。所述可选硬件设备与第一ASIC 3和第二ASIC 5无关地与控制单元4连接。可选硬件设备不局限于上述功能性。
以下给出的是当使用用于性能加速的可选硬件设备时经过网络传送图像数据的一般流程的描述。
在从扫描器2接收图像数据后，第一ASIC 3就实时压缩图像数据来获得以例如JPEG格式的压缩图像数据，然后通过控制单元4将其发送到RAM 8中的预定地址。
由控制单元4从RAM 8中读取压缩图像数据并通过第一ASIC 3将其存储在HDD 11中，或从所述数据控制单元4经由以太网端口19将其发送到用于性能加速的可选硬件设备。压缩图像数据在可选硬件设备中经受诸如解压、放大、分辨率变换和颜色变换的图像处理，并经由以太网端口19和控制单元4被返回到RAM 8。然后从RAM 8经由PCI总线14和I/O设备15在网络上传送经受了这种图像处理的图像数据。
因为由诸如以太网端口19的独立网络接口连接用于应用扩展或性能加速的可选硬件设备，因此能够实现图像处理系统的提高的可升级性和生产率。
总之，根据本发明的实施例，控制单元4作用为图像处理系统的根设备。第一ASIC 3对从扫描器2接收的图像数据进行图像处理。第二ASIC 5对将输出到打印机6的图像数据进行图像处理。控制单元4通过第一PCI Express总线9与第一ASIC 3连接，并通过第二PCI Express总线10与第二ASIC 5连接。结果，与传统PCI总线相比，能够保证用于数据传送的足够带宽。此外，控制单元4被配置用于集中地管理诸如在其中存储了图像数据的ROM 7和RAM 8的存储单元。因此，消除了对具有多个分布存储单元的需求，这致使降低了图像处理系统的制造成本。
虽然已经关于用于全部和清楚的公开内容的具体实施例描述了本发明，但所附权利要求并不因此受限，而是解释为包括清楚落入在此示出的基本教导中的对于本领域技术人员来说可以发生的所有修改和变化构造。
相关申请的交叉引用
本申请要求于2007年1月15在日本提交的日本优先权文件2007-006314的优先权，并通过引用将其全部内容合并于此。

Claims (16)

1.一种包括形成树形结构的多个单元的控制设备，所述单元被连接用于基于点对点的数据传送，所述控制设备包括：
作为所述树形结构的根单元的控制单元，该控制单元包括存储器控制器和中央处理单元；
多个高速串行总线，被独立地提供给所述单元以将所述单元连接到所述控制单元；
第一图像处理单元，其通过所述高速串行总线中的一个连接到所述控制单元，并对由扫描器扫描的图像数据进行图像处理；
第二图像处理单元，其通过所述高速串行总线中的一个连接到所述控制单元，并对将输出到打印机的图像数据进行图像处理；以及
存储单元，其独立地连接到所述控制单元，并在其中存储由所述第一图像处理单元和所述第二图像处理单元处理的图像数据，
其中所述存储器控制器将给予由所述第一图像处理单元和所述第二图像处理单元发布的用于访问所述存储单元的请求，比用于从中央处理单元访问所述存储单元的请求更高的优先权。
2.如权利要求1所述的控制设备，还包括作为与可选硬件设备的接口的高速串行总线，以便所述可选硬件设备与所述第一图像处理单元和所述第二图像处理单元无关地连接到所述控制单元。
3.如权利要求1或2所述的控制设备，还包括作为与可选硬件设备的接口的并行总线，以便所述可选硬件设备与所述第一图像处理单元和所述第二图像处理单元无关地连接到所述控制单元。
4.如权利要求3所述的控制设备，其中所述可选硬件设备是接口转换设备，所述控制单元经由该接口转换设备连接到从用户接收可操作指令的操作单元。
5.如权利要求3所述的控制设备，还包括与所述可选硬件设备的网络接口，以便所述可选硬件设备与所述第一图像处理单元和所述第二图像处理单元无关地连接到所述控制单元。
6.如权利要求3所述的控制设备，其中所述第一图像处理单元与在其中存储了由所述扫描器扫描的图像数据的硬盘驱动器连接。
7.如权利要求1所述的控制设备，还包括硬盘驱动器，其与所述第一图像处理单元连接。
8.如权利要求1所述的控制设备，其中所述多个高速串行总线是外围部件接口Express总线。
9.一种图像处理系统，包括：
扫描器，扫描图像并输出扫描的图像的图像数据；
打印机，基于所述图像数据在记录介质上打印所述图像；以及
包括形成树形结构的多个单元的控制设备，所述单元被连接用于基于点对点的数据传送，所述控制设备包括
作为所述树形结构的根单元的控制单元，该控制单元包括存储器控制器和中央处理单元；
多个高速串行总线，被独立地提供给所述单元以将所述单元连接到所述控制单元；
第一图像处理单元，其通过所述高速串行总线中的一个连接到所述控制单元，并对由扫描器扫描的图像数据进行图像处理；
第二图像处理单元，其通过所述高速串行总线中的一个连接到所述控制单元，并对将输出到打印机的图像数据进行图像处理；以及
存储单元，其独立地连接到所述控制单元，并在其中存储由所述第一图像处理单元和所述第二图像处理单元处理的图像数据，
其中所述存储器控制器将给予由所述第一图像处理单元和所述第二图像处理单元发布的用于访问所述存储单元的请求，比用于从中央处理单元访问所述存储单元的请求更高的优先权。
10.如权利要求9所述的图像处理系统，还包括作为与可选硬件设备的接口的高速串行总线，以便所述可选硬件设备与所述第一图像处理单元和所述第二图像处理单元无关地连接到所述控制单元。
11.如权利要求9或10所述的图像处理系统，还包括作为与可选硬件设备的接口的并行总线，以便所述可选硬件设备与所述第一图像处理单元和所述第二图像处理单元无关地连接到所述控制单元。
12.如权利要求11所述的图像处理系统，其中所述可选硬件设备是接口转换设备，所述控制单元经由该接口转换设备连接到从用户接收可操作指令的操作单元。
13.如权利要求11所述的图像处理系统，还包括与所述可选硬件设备的网络接口，以便所述可选硬件设备与所述第一图像处理单元和所述第二图像处理单元无关地连接到所述控制单元。
14.如权利要求11所述的图像处理系统，其中所述第一图像处理单元与在其中存储了由所述扫描器扫描的图像数据的硬盘驱动器连接。
15.如权利要求9所述的图像处理系统，还包括硬盘驱动器，其与所述第一图像处理单元连接。
16.如权利要求9所述的图像处理系统，其中所述多个高速串行总线是外围部件接口Express总线。
CN200810092015XA 2007-01-15 2008-01-15 系统控制设备和图像处理系统 Expired - Fee Related CN101272437B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007006314A JP2008172727A (ja) 2007-01-15 2007-01-15 制御装置および画像処理システム
JP006314/07 2007-01-15

Publications (2)

Publication Number Publication Date
CN101272437A CN101272437A (zh) 2008-09-24
CN101272437B true CN101272437B (zh) 2012-03-21

Family

ID=39617517

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200810092015XA Expired - Fee Related CN101272437B (zh) 2007-01-15 2008-01-15 系统控制设备和图像处理系统

Country Status (3)

Country Link
US (2) US8386670B2 (zh)
JP (1) JP2008172727A (zh)
CN (1) CN101272437B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7966440B2 (en) * 2007-05-14 2011-06-21 Ricoh Company, Limted Image processing controller and image forming apparatus
JP4960899B2 (ja) * 2008-02-01 2012-06-27 株式会社リコー 画像処理装置、シリアルバス制御方法、シリアルバス制御プログラム、及び記録媒体
JP2009187481A (ja) * 2008-02-08 2009-08-20 Ricoh Co Ltd 制御装置および情報処理装置
JP2009225269A (ja) * 2008-03-18 2009-10-01 Ricoh Co Ltd 画像処理装置、画像処理方法、およびその方法をコンピュータに実行させるプログラム
JP5359498B2 (ja) * 2008-06-06 2013-12-04 株式会社リコー 画像処理装置、画像処理方法及び画像処理プログラム
JP5176808B2 (ja) * 2008-09-17 2013-04-03 株式会社リコー 画像処理装置、および画像処理方法
JP2011010022A (ja) * 2009-06-25 2011-01-13 Fuji Xerox Co Ltd 制御装置及び画像形成装置
JP2015076691A (ja) 2013-10-08 2015-04-20 株式会社東芝 画像処理装置及びデータ転送制御プログラム
JP2015158894A (ja) * 2014-01-23 2015-09-03 株式会社リコー 画像形成装置、画像形成処理用データ転送制御方法、及び画像形成処理用データ転送制御プログラム
JP6313632B2 (ja) * 2014-03-31 2018-04-18 キヤノン株式会社 画像処理装置
JP6418021B2 (ja) * 2015-03-18 2018-11-07 富士通株式会社 情報処理装置及び情報処理装置の制御方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2549543Y (zh) * 2002-07-04 2003-05-07 深圳市哈工大交通电子技术有限公司 视频图像实时处理器
CN1599400A (zh) * 2003-09-18 2005-03-23 联想(北京)有限公司 多路传真机及其工作方法
CN1777229A (zh) * 2004-11-16 2006-05-24 夏普株式会社 图像形成装置、图像形成方法及图像形成程序

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3720872B2 (ja) 1995-06-16 2005-11-30 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド システムメモリとｐｃｉマスタ装置との間のデータの転送を最適化するための方法、およびコンピュータにおけるメモリアクセス時間を最適化するためのシステム
US6138192A (en) 1996-12-31 2000-10-24 Compaq Computer Corporation Delivering a request to write or read data before delivering an earlier write request
US6044178A (en) * 1998-03-10 2000-03-28 Seiko Epson Corporation LCD projector resolution translation
JP2001034530A (ja) * 1999-07-16 2001-02-09 Mitsubishi Electric Corp マイクロコンピュータおよびメモリアクセス制御方法
US6401143B1 (en) * 1999-12-02 2002-06-04 Xerox Corporation Loopback direct memory access control system for a digital scanner
JP2003274075A (ja) * 2002-03-15 2003-09-26 Ricoh Co Ltd 画像処理装置および画像形成装置
JP2003345649A (ja) 2002-05-24 2003-12-05 Hitachi Ltd データ処理装置及びデータ記録媒体
JP2004032400A (ja) 2002-06-26 2004-01-29 Ricoh Co Ltd 画像形成装置
JP4136626B2 (ja) 2002-11-29 2008-08-20 株式会社リコー 画像処理装置
JP2004221809A (ja) * 2003-01-14 2004-08-05 Fuji Xerox Co Ltd 画像形成装置、画像形成装置に使用される接続デバイス、プログラム
JP2004310428A (ja) 2003-04-07 2004-11-04 Nec Engineering Ltd Ｐｃｉ−ｘデバイス及びｐｃｉ−ｘにおけるデータ転送方式
JP4184908B2 (ja) * 2003-09-19 2008-11-19 株式会社リコー Ｐｃｉバスに接続するデバイス構成
JP4425766B2 (ja) * 2003-11-10 2010-03-03 株式会社リコー 画像形成システム
JP2005166027A (ja) * 2003-11-12 2005-06-23 Ricoh Co Ltd 画像システム
JP4308680B2 (ja) * 2003-12-25 2009-08-05 株式会社リコー 画像形成装置
US20050248584A1 (en) * 2004-05-10 2005-11-10 Koji Takeo Imaging system and image processing apparatus
JP4287325B2 (ja) * 2004-05-10 2009-07-01 株式会社リコー 画像システム
US20050254085A1 (en) * 2004-05-12 2005-11-17 Koji Oshikiri Image forming system
JP2006086918A (ja) * 2004-09-17 2006-03-30 Ricoh Co Ltd 画像処理装置
JP2006195871A (ja) * 2005-01-17 2006-07-27 Ricoh Co Ltd 通信装置、電子機器、及び画像形成装置
EP1722547A3 (en) * 2005-04-11 2008-10-01 Ricoh Company, Ltd. Image processing apparatus and image forming apparatus
JP4402014B2 (ja) * 2005-06-15 2010-01-20 キヤノン株式会社 中継装置およびその制御方法
JP4777723B2 (ja) * 2005-08-30 2011-09-21 株式会社リコー 情報処理システム、プログラムおよびデータ転送方法
JP2007081716A (ja) * 2005-09-13 2007-03-29 Ricoh Co Ltd 画像形成装置、画像処理ユニット、画像処理方法及び画像処理プログラム
JP4809143B2 (ja) * 2006-07-06 2011-11-09 株式会社リコー データ処理装置
JP2008040614A (ja) * 2006-08-02 2008-02-21 Fuji Syst Kiki Kk 画像処理装置、画像処理システム及び画像処理方法
JP2008042341A (ja) * 2006-08-02 2008-02-21 Fuji Syst Kiki Kk 画像処理システム及び画像取得装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2549543Y (zh) * 2002-07-04 2003-05-07 深圳市哈工大交通电子技术有限公司 视频图像实时处理器
CN1599400A (zh) * 2003-09-18 2005-03-23 联想(北京)有限公司 多路传真机及其工作方法
CN1777229A (zh) * 2004-11-16 2006-05-24 夏普株式会社 图像形成装置、图像形成方法及图像形成程序

Also Published As

Publication number Publication date
US20130135656A1 (en) 2013-05-30
CN101272437A (zh) 2008-09-24
US20080170257A1 (en) 2008-07-17
US8606977B2 (en) 2013-12-10
US8386670B2 (en) 2013-02-26
JP2008172727A (ja) 2008-07-24

Similar Documents

Publication Publication Date Title
CN101272437B (zh) 系统控制设备和图像处理系统
EP1681817B1 (en) Communication apparatus, electronic apparatus, imaging apparatus
US7755791B2 (en) Image processing apparatus and image forming apparatus
US20050248584A1 (en) Imaging system and image processing apparatus
JP4704050B2 (ja) データ転送システム及び電子機器
US7536489B2 (en) Information processing system for determining payload size based on packet-to-payload size ratio
US20050254085A1 (en) Image forming system
JP2006195870A (ja) データ転送システム及び電子機器
JP4564855B2 (ja) データ転送システム及び電子機器
JP5151176B2 (ja) データ通信装置、画像処理システムおよびデータ通信方法
JP4308680B2 (ja) 画像形成装置
JP4287325B2 (ja) 画像システム
JP4564740B2 (ja) 画像機器システム
JP4928715B2 (ja) シリアルデータ転送装置、画像出力装置、画像入力装置及び画像形成装置
JP4425766B2 (ja) 画像形成システム
JP2005332316A (ja) データ分配装置、データ転送装置及び画像処理装置
JP2013037700A (ja) 画像形成システム
JP2005332372A (ja) 画像処理装置及び画像形成装置
JP2007087083A (ja) 情報処理装置および記憶デバイス共有方法
JP2007226494A (ja) データ転送システム
JP2005346629A (ja) 画像処理装置
JP4607706B2 (ja) 画像処理システム、プログラムおよびジョブ実行方法
JP2006113798A (ja) データ転送システム、受信バッファ装置、データ転送システムの仕様設定方法及び画像形成システム
JP2007062076A (ja) 情報処理システム、プログラムおよびデータ転送方法
JP4271558B2 (ja) データ転送システム、画像形成システム及びデータ転送用プログラム

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120321

Termination date: 20200115

CF01 Termination of patent right due to non-payment of annual fee