JP2005322919A - ビーム放射および/またはビーム受信半導体素子および半導体基体にコンタクトを構造化してデポジットする方法 - Google Patents

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Abstract

【課題】ビーム放射および/またはビーム受信半導体素子を改善することおよび半導体基体にコンタクトをデポジットする簡単な方法を提供すること。
【解決手段】ビームを形成するためまたはビームを受信するために設けられたアクティブゾーン(2)、ラテラル方向の主延在方向、主面を有する半導体基体(1)と、この主面の側に配置された保護層(6)と、主面の側に配置されたコンタクト(5)とを含む、ビーム放射および/またはビーム受信半導体素子において、この保護層(5)がラテラル方向にコンタクト(5)から間隔を置かれているようにする。
【選択図】図2

Description

本発明は、ビーム放射および/またはビーム受信半導体素子に関し、ここでこの半導体素子は、ビームを形成するおよび/またはビームを受信するために設けられたアクティブゾーン、ラテラル方向の主延在方向および主面を有する半導体素子と、この主面の側に配置された保護層と、主面の側に配置されたコンタクトとを有する。
また本発明は、半導体基体にコンタクトを構造化してデポジットする方法に関し、ここでこの半導体基体は、ビームを形成するおよび/またはビームを受信するために設けられたアクティブゾーン、ラテラル方向の主延在方向および主面を有する。
DE 101 52 922 A1には冒頭に述べた形式の半導体素子が記載されている。そこに示された図1によれば、半導体基体が基板に配置されており、この半導体基体にコンタクトが配置されている。さらに保護層が設けられており、この保護層は、この半導体基体とは反対側のコンタクトの面まで延在しており、かつこの面に配置されている。
例えばコンタクトとボンディングワイヤとを接続する際または半導体素子の動作時に発生する温度変化は、コンタクトおよび保護層の材料の熱膨張係数が異なることが多いことに起因して、保護層がコンタクトおよび/または半導体基体から剥離する原因になってしまうことがある。このような剥離は、半導体素子の機能に影響を与えて効率を低下させてしまうことがある。
保護層の剥離は、機械的な負荷によって発生することもある。例えば、保護層は、ボンディングワイヤをコンタクトに配置する際にコンタクトおよび/または半導体基体から剥離することがあり、または保護層と半導体基体との間に空所が形成されることがある。保護層は、半導体基体とは反対側のコンタクトの面およびコンタクトのエッジにおいて、殊に機械的な負荷の影響を受けやすいのである。
空気と半導体基体材料との間の屈折率の差が大きいことが多いことに起因して、半導体素子の(殊にビーム入力結合ないしは出力結合の際の)効率は保護層の剥離によって低下してしまうことがある。
コンタクトを作製するため、例えば、まず半導体基体を全面にわたってコンタクト材料でカバーする。つぎにこのコンタクト材料を、慣用のマスク法によって、コンタクトの形状に構造化する。これに続いてコンタクトおよび半導体基体に保護層をデポジットし、後続の第2のマスク面において別の慣用のマスク法を用い、コンタクト上の部分領域において保護層を空けて、コンタクトとボンディングワイヤとの接続を可能にするのである。
DE 101 52 922 A1
本発明の課題は、ビーム放射および/またはビーム受信半導体素子を改善することである。さらに本発明の課題は、半導体基体にコンタクトをデポジットする簡単な方法を提供することである。
上記課題は、請求項1の特徴部分に記載された特徴的構成を有する、ビーム放射および/またはビーム受信半導体素子によって解決され、ないしは請求項14の特徴部分に記載された特徴的構成を有する、半導体基体にコンタクトを構造化してデポジットする方法によって解決される。
本発明のビーム放射および/またはビーム受信半導体素子は、ビームを形成するためまたはビームを受信するために設けられたアクティブゾーン、ラテラル方向の主延在方向および主面を有する半導体基体と、この主面の側に配置された保護層と、この主面の側に配置されたコンタクトとを含んでおり、ここで保護層は、コンタクトからラテラル方向に間隔を置かれている。
保護層とコンタクトとを間隔を置いて配置することにより、温度に起因して保護層がコンタクトから剥離する危険性が低減され、また半導体素子の効率が増大する。
有利にもラテラル方向の保護層とコンタクトとの間隔は、コンタクトの熱膨張係数に対して十分大きくし、動作時ないしはコンタクトをボンディングワイヤで接続する際に、コンタクトの熱膨張によって発生する保護層との接触が回避されるようにする。
殊に有利であるのは、コンタクト全体を保護層から間隔を置き、コンタクトと保護層とが接触しないようにすることである。このために有利であるのは、コンタクトと保護層との間にスペースを形成することである。
さらに保護層とコンタクトとの間隔を有利にはできる限り小さく保持して、コンタクトと保護層との間の領域において保護層の損傷により、半導体素子が損なわれる危険性が不必要に大きくならないようにする。45μmより小さく、有利には25μmより小さく、殊に有利には10μmより小さく、かつ0.5μm以上、有利には1μm以上、殊に有利には5μmより大きい間隔が十分であると考えられる。
例えばコンタクトと保護との間の間隔は、有利にはコンタクトとボンディングワイヤとのコンタクト面のラテラル方向の寸法の半分以下であり、ここでこのコンタクト面は、コンタクトとボンディングワイヤとを接続する際に形成される。コンタクト面の寸法に対する典型的な大きさは、例えば90μm〜50μmである。機械的な原因で保護層が半導体基体から剥離する危険性は、これによって大幅に低減することができる。
本発明の有利な1実施形態では、保護層の厚さは、少なくとも主面側においてコンタクトの厚さよりも小さい。これにより、保護層の高さが半導体基体とは反対側のコンタクトの面を越えることを回避することができる。この結果、保護層が半導体基体から剥離する危険性、殊に機械的な原因によって剥離する危険性が、例えばコンタクトとボンディングワイヤとを接続する際に大幅に低減される。
本発明の別の有利な実施形態では、保護層は半導体基体の主面の側において実質的に平らであり、これによって剥離の危険性が大幅に低減される。
上記の半導体基体は、発光ダイオードまたはフォトダイオードに相応して形成することができる。本発明の有利な実施形態では、半導体基体は、例えばアクティブゾーンを含んでおり、これは少なくともIII−V族半導体材料、例えば、材料系(Materialsystem)、InGaAl1−x−yP,InGaAl1−x−yNまたはInGaAl1−x−yAsからなり、ここでそれぞれ0≦x≦1,0≦y≦1およびx+y≦1である。ここで例えばInGaAl1−x−yPは、赤外線から黄色までのスペクトル領域のビームに対して、またInGaAl1−x−yNは、緑から紫外線までに至るスペクトル領域のビームに対して殊に有利である。殊にここに挙げたIII−V族半導体材料は、有利にも内部量子効率が高い点で優れている。
ビームを形成するためまたはビームを受信するために設けられたアクティブゾーンと、ラテラル方向の主延在方向と、主面とを有する半導体基体にコンタクトを構造化してデポジットする本発明の方法では、まず半導体基体を準備する。
この半導体基体を準備した後、この半導体基体の主面側に有利には全面にわたって保護層をデポジットする。この保護層は、有利にも外部からの有害な影響から半導体基体を保護する。
本発明においてこの保護層は、有利にはビーム透過性および/または電気的絶縁性に形成される。これにより、保護層の材料を介するアクティブゾーンの短絡を回避することができる。殊にこれが有効であるのは、保護層が半導体基体を少なくとも部分的に変形するおよび/またはアクティブゾーンの領域においてこれに接する場合である。
本発明の有利な実施形態では保護層は、シリコン窒化物、シリコン酸化物またはシリコン窒素酸化物(Siliziumoxinitrid)を含む。
保護層のデポジットは、例えば、プラズマプロセスによって行うことができる。
これに続き、コンタクト領域において半導体基体の主面側の保護層を除去する。つぎにコンタクトに対する少なくとも1つのコンタクト材料をコンタクト領域に配置する。
コンタクト材料ないしはコンタクトの前に保護層をデポジットすることによって、半導体基体が損傷する危険性、またはコンタクト材料のデポジットおよびコンタクト材料をデポジットする構造化法によって、半導体基体の方を向いた保護層の面に配置される構造が損傷する危険性が低減される。さらに、別のプロセス中の半導体基体の保護が有利にも向上する。
コンタクト領域において保護層を除去する前、本発明の有利な1実施形態によれば、この保護層にマスクを配置し、ここでこのマスクの構造によってコンタクト領域のラテラル方向の寸法が決定される。このマスクは、保護層に構造化して配置するか、または配置の後、相応に構造化することできる。有利にはこのマスクは、フォトレジストなどのフォト構造化可能な材料を含み、これはマスク構造に相応して露光され現像される。
本発明の有利な1実施形態によれば、このマスクは、その構造を介して、コンタクトのラテラル方向の寸法を決定し、ここでこのコンタクトは、有利にはコンタクト領域において半導体基体の主面側に少なくとも1つのコンタクト材料を蒸着することによって配置される。
したがってコンタクト領域において保護層を除去するために、有利にもコンタクトを形成するのと同じマスクを使用することができる。コストのかかる付加的なマスク面を回避することができる。
本発明の別の有利な実施形態では、コンタクト領域においてコンタクト材料を配置して、保護層と比べて厚さの大きいコンタクトが形成されるようにする。これによって、保護層の高さが、半導体基体とは反対側のコンタクトの面を越えることを回避可能である。
コンタクトは、場合によっては、半導体基体とは反対側の面において保護層と重なることが可能である。殊に保護層は、例えばラテラル方向にコンタクトに接することができる。しかしながら半導体基体とは反対側のコンタクトの面において保護層とコンタクトとが重なることは、保護層の後、コンタクト材料をデポジットすることによって有利にも回避される。
さらに保護層は有利にも半導体基体の主面に実質的に平らに配置され、また殊にコンタクトにおいて、半導体基体とは反対側のコンタクトの面の方向に沿って垂直方向に延在していない。
本発明の別の有利な実施形態では、本発明の方法によってデポジットされるコンタクトは、ラテラル方向に保護層から間隔を置かれている。このために、例えば、半導体基体の主面側において、コンタクトの面積に比べて、ラテラル方向に面積の大きいコンタクト領域を設けることができる。
別の有利な実施形態によれば、保護層をコンタクト領域において除去して、この保護層がマスク構造の下にある領域ないしはこれの影になった領域においても除去されるようにする。有利にはこのために化学的なウェットエッチング法を使用する。このエッチング法により、このマスク構造のアンダーカット(Unteraetzung)が行なわれ、ひいては半導体基体側のコンタクトの面積よりも大きな面積でコンタクト領域を形成することがより容易に可能になる。
有利にはコンタクトを形成するための本発明の方法を、本発明の半導体素子に使用する。これによって上記の方法に関連する特徴および以下に説明する特徴が、上記の半導体素子にも使用でき、またその逆も可能である。
本発明の別の有利な実施形態では、半導体基体に電流拡大層(Stromaufweitungsschicht)が配置される。この電流拡大層は、有利には保護層と半導体基体との間に配置され、および/または導電的にコンタクトに接続される。
上記のような電流拡大層は、例えば、コンタクト側からの半導体基体への電流注入(Stromeinpraegung)を有利にも改善することができる。殊に有利にはこの電流拡大層は、横方向導電性(ラテラル方向の導電性)を有しており、ここでこの横方向導電性は、半導体基体においてコンタクト側に配置される半導体材料の横方向の導電性よりも大きい。したがって有利にも半導体基体において電流が流れるアクティブゾーンの面積を増大させ、ひいては半導体素子の効率を向上させることができる。横方向導電性の高い有利な材料は、例えば金属またはTCO(TCO:Transparent Conducting Oxide)材料、例えばZnO,SnO,TiOまたはITOであり、ここでTCO材料は、横方向導電性が高いのに加えて、広い波長領域にわたってビーム透過性が高いという点でも優れている。例えば、TCOを含有する電流拡大層は、半導体基体にスパッタリングすることができ、また金属を含有する電流拡大層は、半導体基体に蒸着またはスパッタリングすることができる。
本発明の有利な発展形態によれば、電流拡大層は、有利には金属を含有する半透明の層を含む。ここで半透明とは、半導体基体に入射するまたはこの半導体基体で形成されるビームが、比較的わずかな、許容される分だけ電流拡大層に吸収されることである。このために電流拡大層は、有利も比較的薄く、例えば、50nm以下1nm以上の、有利には25nm以下2nm以上の厚さで実施される。また15nm以下の厚さが殊に有利であることが判明している。電流拡大層は、例えば、Pt,Pd,Ni,Auまたはこれらの材料のうちの少なくとも1つによる合金、例えばNiAuを含む。
上記の保護層により、有利にも電流拡大層が損傷する危険性、例えば比較的引っかきの影響を受けやすく半透明の電流拡大層が損傷する危険性が低減される。
保護層は、有利には引っかき保護層として形成され、この保護層は、例えば引っかきなどの機械的な負荷に対して、電流拡大層よりも安定している。電流拡大層のセグメント全体を切断し得る面積の大きな引っかきの危険性は、これによって低減される。
電流拡大層は、保護層の前に半導体基体にデポジットすることができ、ひいてはコンタクトのデポジット中にすでにこの保護層によって保護される。
殊に十分に阻止されるのは、コンタクトのデポジットに使用されるマスク材料が直接、電流拡大層に到達することである。マスク構造を除去した後、電流拡大層にマスク材料が残留する危険性は、この結果、低減される。一般にマスク材料残渣は、半導体素子に作用して効率を低下させる。ここで効率の低下は、この残渣が、例えば引っかきを発生させる、ビームを吸収する、または例えばコンタクトと電流拡大層との間に配置される際にその特性が導電性でないことが多いことに起因して、アクティブゾーンに電流を注入する効率が下がり得ることによって発生するのである。
従来の半導体素子では、マスク材料残渣によって発生する引っかきによる電流拡大層の損傷をやむなく受け入れてしまうか、またはこの残渣をコストのかかる清浄法によって処理することが多い。しかしながらこのために適切な清浄法は、それそのものが電流拡大層、殊に半透明の電流拡大層に損傷を与えることがあるのである。さらにこのような清浄法は、半導体基体、殊にGaNベースおよび/またはp導電性の半導体材料に損傷を与えることがある。この結果、例えばこの半導体素子の順方向電圧(Flussspannung)を高めて不利にもなり得るのである。これに対して本発明では、電流拡大層は保護層によって上記の残渣から十分に保護されている。これによって電流拡大層の清浄化を回避することできるのである。
さらにマスクを除去する際には、例えばエッチングを介して除去する際には保護層をバリア層として使用することでき、ここでこの層により、マスクを除去するプロセスによって電流拡大層が損傷される危険性が低減される。
本発明の有利な実施形態では、コンタクトおよび/またはコンタクトから間隔を置かれた保護層は、半導体基体のp導電性の面に配置される。殊に有利には電流拡大層も半導体基体のp導電性の面に配置される。
本発明の別の特徴、利点は、図面に関連した実施例の以下の説明から明らかになる。
図面において同種または同じ作用の素子には同じ参照符号を付した。
図1には、半導体基体にコンタクトを構造化してデポジットする本発明の方法が、図1A〜1Gに概略的に示した中間ステップで示されている。例えば、図1において、多数の半導体基体にコンタクトを構造化してデポジョンとする方法が示されており、ここでの方法はウェハ結合体(Waferverbund)に実施可能である。
本発明においてウェハ結合体とは、支持層に配置される半導体層列のことであり、ここでこの半導体層列は、多数の半導体基体を形成するために設けられるものである。支持層は、有利には自立的(freitragend)であり、また半導体層列が例えばエピタキシで成長された成長基板(Aufwachssubstrat)または半導体層列の成長基板とは異なる層を含むことができ、ここでこれらの層には半導体層列が、そのプロセスの過程でウェハ結合体に配置される。最後に挙げた成長基板とは異なる支持層には、半導体層列を、例えば、接着、はんだ接合またはウェハボンディング法で配置するおよび/または固定することができる。
図1Aでは、主面2およびアクティブゾーン3を有する半導体層列100が支持層9に配置されている。支持層9は半導体層列の成長基板を含むことができ、ここでこれは例えば、SiC、サファイア、または材料系InGaAl1−x−yNに基づく半導体層列の場合にはGaNからなる。
半導体層列の主面2に配置される電流拡大層4は、有利には半導体層列を作製した後、例えば蒸着よりウェハ結合体にデポジットされ、約5nmの厚さを有し、および/またはPtからなる。有利にはこの半導体層列は、電流拡大層側でp導電性である。Ptは、有利なコンタクト特性の点で、例えばGaNベースおよび/またはp導電性の半導体材料よりも優れている。
アクティブゾーンは、例えば、1重または多重の量子井戸またはヘテロ構造、例えばダブルヘテロ構造を含むことができる。
これに続いて支持層とは反対側から、例えばマスクプロセスを介し(例えばフォトレジストマスクを用いて)、エッチングプロセスと組み合わせて半導体層列を構造化して、中間空間10によって空間的に互いに分離され、支持層に配置され、有利には同様の多数の半導体基体1が得られるようにする。
マスクプロセス中に(引っかき傷の影響を受けやすい)電流拡大層4が損傷する危険性を低減するため、ここではマスク材料と電流拡大層との間に、例えばAuを含む中間層を設けることができ、これは半導体層列を構造化した後、電流拡大層に損傷を与えないやり方でマスク構造と一緒に元のように取り除く。この構造化プロセスから得られる構造は、図1Bに断面図で概略的に示されている。
つぎに半導体基体の側から、例えばSiONからなるビーム透過性で電気絶縁性の保護層を有利には全面にデポジットする。保護層6は、半導体基体を有利にはすべての面において変形し、中間空間10の領域においても配置され、および/または支持層に接触接続する。この保護層は、図1Cにおいて概略断面図で示した構造を引き続いてプロセスする間に、例えば側方のエッジにおいて損傷を与える外部の影響から半導体基体を保護し、また電流拡大層4のための保護層としても働く。有利にもこの保護層は、接している媒体、例えば空気に対して向上させた電気的な絶縁破壊の点で優れている。アクティブゾーンが短絡する危険性はこれによって低減される。
この保護層は、例えば、プラズマプロセスによってデポジットすることができる。
これに続いて保護層6にマスク構造11がデポジットされる。このマスク構造は有利にはつぎのように構成される。すなわち、このマスク構造が、コンタクトを形成する予定の半導体基体1の複数の領域にわたって切り欠き部12を有するように構成されるのである。
このマスク構造を形成するため、まず図1Cに示した構造の全面にマスク材料をデポジットし、続いてマスク構造に相応して構造化するか、このマスク構造をあらかじめ構造化してデポジットすることができる。
第1のケースではこのためにマスク材料、例えばフォトレジストを層状にデポジットし、マスク構造に相応して露光して現像する。場合によっては、残留したマスク材料の残渣を、ここでは保護層6によって形成されている切り欠き部12の底部の領域において、有利な方法によって除去することができる。これによって、例えばガスによる方法、いわゆるNOフラッシュ法などを使用することができる。ここで半導体基体1および/または電流拡大層4は、保護層6により、場合によって損傷を与え得るこの除去法の影響からそれぞれ保護されるのである。
図1Dでは、下方に向かって保護層6にまで達する切り欠き部12を有するマスク構造11が断面図で概略的に示されている。
続いて保護層6をコンタクト領域13において除去する。これは例えば化学的なウェットエッチングを介して、例えばHFによって行うことができる。有利には断面において、コンタクト領域13を、切り欠き部12の底部によって定められる構造よりも幅広に形成する。ここでこれは、マスク構造の影になっているないしはこれに覆われている領域において、ラテラル方向にこのマスク構造をアンダーカットすることによって行うことが可能である。
図1Eでは、ここから得られる構造が断面図で概略的に示されている。保護層6は、コンタクト領域13において電流拡大層4から除去され、マスク構造11は部分領域14においてコンタクト領域13を越えて突き出ている。この切り欠き部およびコンタクト領域は、例えば、平面図では実質的に円形の形状を有することができる。コンタクト領域のラテラル方向の大きさは有利には、半導体基体ないしは電流拡大層4の大きさよりも小さく、また切り欠き部12の大きさもコンタクト領域13の大きさよりも小さい。
図1Eに示した構造には続いて、有利には全面に少なくとも1つのコンタクト材料をデポジットして、このコンタクト材料がそれぞれコンタクト領域において導電的に電流拡大層4に接続され、ひいてはアクティブゾーン2に接続されるようにする。
この実施例では相異なる2つのコンタクト材料が、図1Eに示した構造に、2つのコンタクト層52,53の形態で順次にデポジットされる。これらのコンタクト層は有利には少なくとも1つの金属または合金を含んでおり、および/または蒸着によってデポジットされる。最初にデポジットされるコンタクト層52は殊に、電流拡大層の材料に対して良好な電気的コンタクト特性を有する点で優れている。コンタクト層52の材料は、例えば、電流拡大層4の材料と同じにする、例えばPtとすることが可能である。続いてデポジットされるコンタクト層53は殊に、後に行われるワイヤボンディング過程(コンタクトとボンディングワイヤとの導電性の接続)が良好であるという特性の点で優れており、また例えばAuを含む。全体を合わせると、有利にも半導体基体への低抵抗の電気コンタクトが形成される。
第1コンタクト層52および第2コンタクト層53はそれぞれ、コンタクト領域13において、半導体基体1に対するコンタクト5の一部である。このことは概略断面図により、図1Fにおいて示されている。本発明の方法において、マスク構造11は、保護層を領域的に除去するためのマスクとしても、また半導体基体にコンタクトをデポジットするためのマスクとしても利用することができる。従来の方法と比べると、有利にもマスキングステップの数が低減される。さらにこの方法はウェハ結合体において実行可能である。
続いて、今日のリフトオフプロセスにおいて通常のように、このマスク構造をその上にあるコンタクト材料と共に図1Fに示した構造から除去することができる。ここで保護層6は、電流拡大層4ないしは半導体基体1を保護するバリア層として作用する。
ここから得られる構造は、図1Gに断面図で概略的に示されている。コンタクト5は、保護層6から間隔が置かれており、この間隔は部分領域14によって決定される。この部分領域はコンタクト領域13において保護層を除去する際に形成されたものである。
線15に沿って、図1Gから得られる結合体を例えば、のこびき、噴射水切断、レーザ切断または別の有利な方法によって半導体素子に切り離す。
切り離しの前にさらに半導体基体とは反対側の支持層9の面に導電性の対向コンタクト層80をデポジットして、これらの半導体素子が、コンタクト5と、切り離した際に対向コンタクト層80から得られる対向コンタクトとを介して電気的に接続されるようにすることができる。支持層9はこのために有利には相応に、例えばn導電性にドーピングされる。
コンタクト5とボンディングワイヤとを接続する際に保護層が半導体基体から剥離する危険性は、コンタクト5が保護層からラテラル方向に間隔を置かれることによって低減する。これは図1Gに示した通りである。有利には保護層の厚さをコンタクトの厚さに比べて小さくすることによっても、保護層が半導体基体から剥離する危険性が低減される。
面積の大きな引っかきによる、電流拡大層4のセグメント全体と、コンタクトとの電気的な分離は、例えば2μm程度のコンタクトおよび保護層との比較的わずかな間隔に起因してほとんど発生しなくなる。半導体基体に注入すべき電流は、保護層の除去に伴って部分領域14に発生する比較的小さな引っかきを迂回して流れ、また半導体素子の効率は有利にも決定的には低減しない。
電流拡大層は、コンタクトに対するマスク構造をデポジットする間、保護層によってマスク材料残渣から保護されていたため、ひいては従来の素子に比べて処理加工されていないないしは損傷されていない表面を有するため、電流拡大層に接着性(haftvermittelnd)の例えばTiからなる付加的なコンタクト層を省略することができる。
このような接着性のコンタクト層は、プロセス中にあまり保護されていない表面においても、コンタクトを電流拡大層に機械的または電気的に十分な接続することができるが、湿気の影響を受けやすく、半導体素子の動作期間にわたってコンタクト特性を不必要に劣化させないためにコストをかけて保護しなければならないことが多い。従来の半導体素子ではこのために、半導体基体とは反対側のコンタクトの面にまで保護層を伸ばすことが多いが、これは剥離の点から冒頭に述べた欠点を有する。
本発明ではさらに、コストがかかりかつ危険を伴う、例えば電流拡大層のマスク材料残を清浄化する方法を回避することができる。
保護層6は、本発明の方法ないしはこの方法を利用して作製した半導体素子において、半導体基体のエッジのパッシベーションとして、電流拡大層ないしは半導体基体に対する引っかき保護層として、また作製時のバリア層として作用し、ここでこれは、例えば、マスク構造11を除去する間に半導体基体ないしは電流拡大層を損傷する危険性を大幅に低減する。
図2には本発明のビーム放射および/またはビーム受信半導体素子の実施例が断面図で概略的に示されている。この半導体素子の構造は実質的に、切り離し時に図1Gから得られる構造に相応する。
図1Gに示した構造とは異なり、図2では、切り離し時に支持層9から得られる支持体90と半導体基体1との間にミラー層16が配置されている。このミラー層は、本発明の半導体素子の効率を増大させることができる。
有利にはこのミラー層は、金属、例えばAu,Al,Ag,Ptまたはこれらの材料のうちの少なくとも1つによる合金を含む。Auは、例えば有利にも赤のスペクトル領域において反射率が高いという点で優れており、これに対してAlおよびAgは紫外および青のスペクトル領域においても高い反射率を有し得る。
本発明の有利な1実施形態によれば、上記のミラー層は、ウェハ結合体において、第1支持層に配置される半導体層列に、またこの第1支持層とは反対側の半導体層列の面にデポジットされる。有利には第1支持層は、半導体層列の成長基板を含む。ミラー層のデポジットは、例えばスパッタまたは蒸着によって行うことができる。ミラー層をデポジットした後、第1支持層および半導体層列からなる結合体は、ミラー層側で第2支持層に配置される。この配置は、例えばはんだ接合、接着接合またはウェハボンディング法によって行うことができる。半導体層列の第1支持層はこれに引き続き半導体層列からはがすことができる。このひきはがしには例えば、レーザ剥離法などのレーザで支援された方法、研磨などの機械的な手法またはエッチング法が適している。
コンタクトを形成するため、図1に示した方法に相応して処理することができる。しかしながらここでは、(この場合の)第2支持層9と、図1Aの半導体層列100との間にミラー層16が配置されている。この半導体素子は、コンタクト5と、切り離し時に対向コンタクト層80から得られる対向コンタクト8とを介して接続可能である。
半導体層列の成長基板を剥離して作製されるオプトエレクトロニクス半導体チップは、薄膜チップと称されることも多い。第2支持層は、成長基板と比べて比較的自由に選択することができる。したがってこの第2支持層は、高価な半導体層を作製するため比較的に狭い制限下にある利用可能な成長基板よりも、例えば導電率または安定性などの多くの特性の点から半導体素子に適切であるようにすることが可能である。
しかしながらこの第2支持層の熱膨張率が半導体層列に適合していると有利である。例えば第2支持層は、GaN,SiCなどの半導体材料または別の種類の材料、例えばサファイアを含むことができる。金属製の第2支持層も可能である。
上記のように作製され、ビームを形成するために設けられた半導体チップは、例えば金属を含むミラー層を有しており、実質的にLambert式ビーム放射器に相応し少なくとも近似的にコサイン形状の放射特性を有する点で優れている。
この明細書は、2004年4月30日付けのドイツ特許明細書第102004021420.4号および2004年8月4日付けの第102004037868.1号に優先権を主張するものであり、その開示内容を参照によって本明細書に明に取り込むものである。
本発明は実施例に基づく説明によって制限されるものではない。むしろ本発明には、あらゆる新たな特徴的構成ならびに特徴的構成のあらゆる組合せが含まれているのであり、殊に請求項に記載された特徴的構成のあらゆる組合せを含んでいるのであり、これはこれらの特徴的構成またはこれらの組合せそれ自体が、請求項または実施例において明に示されていなくとも含まれているのである。
本発明の方法の1実施例における1中間ステップを示す概略断面図である。 本発明の方法の1実施例における別の1中間ステップを示す概略断面図である。 本発明の方法の1実施例におけるさらに別の1中間ステップを示す概略断面図である。 本発明の方法の1実施例におけるさらに別の1中間ステップを示す概略断面図である。 本発明の方法の1実施例におけるさらに別の1中間ステップを示す概略断面図である。 本発明の方法の1実施例におけるさらに別の1中間ステップを示す概略断面図である。 本発明の方法の1実施例におけるさらに別の1中間ステップを示す概略断面図である。 本発明のビーム放射および/またはビーム受信半導体素子の1実施例を示す概略断面図である。
符号の説明
1 半導体基体、 2 主面、 3 アクティブゾーン、 4 電流拡大層、 5 コンタクト、 6 保護層、 8 対向コンタクト、 9 支持層、 10 中間空間、 11 マスク構造、 12 切り欠き部、 13 コンタクト領域、 14 部分領域、 15 線、 16 ミラー層、 52,53 コンタクト層、 80 対向コンタクト層、 90 支持体、 100 半導体層列

Claims (24)

  1. ビームを形成するためまたはビームを受信するために設けられたアクティブゾーン(2)、ラテラル方向の主延在方向および主面を有する半導体基体(1)と、該主面の側に配置された保護層(6)と、主面の側に配置されたコンタクト(5)と含む、ビーム放射および/またはビーム受信半導体素子において、
    前記の保護層(5)は、コンタクト(5)からラテラル方向に間隔を置かれていることを特徴とする、
    ビーム放射および/またはビーム受信半導体素子。
  2. 前記間隔は、45μm未満、有利には25μm未満、殊に有利には10μm未満である、
    請求項1に記載の半導体素子。
  3. 前記の保護層(6)と半導体基体(1)との間に電流拡大層(4)が配置されている、
    請求項1または2に記載の半導体素子。
  4. 前記電流拡大層(4)の厚さは、50nm以下、有利には25nm以下である、
    請求項3に記載の半導体素子。
  5. 前記電流拡大層(4)の厚さは、1nm以上、有利には2nm以上である、
    請求項3または4に記載の半導体素子。
  6. 前記電流拡大層(4)は、金属を含有する半透明の層を含む、
    請求項3から5までのいずれか1項に記載の半導体素子。
  7. 前記電流拡大層(4)は、Pt,Pd,Ni,Auまたは当該材料のうちの少なくとも1つによる合金、例えばNiAuを含む、
    請求項3から6までのいずれか1項に記載の半導体素子。
  8. 前記の保護層(6)は、電流拡大層(4)に対する引っかき保護層として構成されている、
    請求項3から7までのいずれか1項に記載の半導体素子。
  9. 前記保護層(6)はビーム透過性である、
    請求項1から8までのいずれか1項に記載の半導体素子。
  10. 前記保護層(6)は電気的絶縁性に構成されている、
    請求項1から9までのいずれか1項に記載の半導体素子。
  11. 前記保護層(6)は、シリコン窒化物、シリコン酸化物またシリコン窒素酸化物を含む、
    請求項1から10までのいずれか1項に記載の半導体素子。
  12. 前記の保護層(6)およびコンタクト(5)は、半導体基体のp導電性面側に配置されている、
    請求項1から11までのいずれか1項に記載の半導体素子。
  13. 前記の半導体基体(1)、殊に前記のアクティブゾーン(2)は、少なくとも1つのIII−V族半導体材料、有利には半導体材料系InGaAl1−x−yP,InGaAl1−x−yNまたはInGaAl1−x−yAsからなるIII−V族半導体材料を含み、ここでそれぞれ0≦x≦1,0≦y≦1およびx+y≦1である、
    請求項1から12までのいずれか1項に記載の半導体素子。
  14. ビームを形成するためまたはビームを受信するために設けられたアクティブゾーン(2)と、ラテラル方向の主延在方向と、主面とを有する半導体基体(1)にコンタクト(5)を構造化してデポジットする方法において、
    a) 前記半導体基体(1)を準備し、
    b) 該半導体基体(1)の主面側に保護層(6)をデポジットし、
    c) コンタクト領域(13)にて半導体基体(1)の主面側の保護層(6)を除去し、
    d) コンタクト(5)に対する少なくとも1つのコンタクト材料(52,53)をコンタクト領域(13)に配置することを特徴とする、
    半導体基体(1)にコンタクト(5)を構造化してデポジットする方法。
  15. 前記のステップc)の前に保護層(6)にマスク(11)を配置し、
    該マスクの構造によって前記コンタクト領域(13)のラテラル方向の寸法を決定する、
    請求項14に記載の方法。
  16. 前記のステップc)にて保護層(6)を化学的なウェットエッチングによって除去する、
    請求項14または15に記載の方法。
  17. 前記マスク(11)の構造によって、コンタクト(5)の寸法を決定する、
    請求項15または16に記載の方法。
  18. 前記のコンタクト(5)は、ラテラル方向に保護層(6)から間隔を置かれている、
    請求項14から17までのいずれか1項に記載の方法。
  19. 前記の保護層(6)と半導体基体(1)との間に電流拡大層(4)が配置されている、
    請求項14から18までのいずれか1項に記載の方法。
  20. 前記電流拡大層(4)の厚さは、50nm以下、有利には25nm以下である、
    請求項19に記載の方法。
  21. 前記電流拡大層(4)の厚さは、1nm以上、有利には2nm以上である、
    請求項19または20に記載の方法。
  22. 前記の保護層(6)は、電流拡大層(4)に対する引っかき保護層として構成されている、
    請求項19から21までのいずれか1項に記載の方法。
  23. 前記の半導体基体(1)、殊に前記のアクティブゾーン(2)は、少なくとも1つのIII−V族半導体材料、有利には半導体材料系InGaAl1−x−yP,InGaAl1−x−yNまたはInGaAl1−x−yAsからなるIII−V族半導体材料を含み、ここでそれぞれ0≦x≦1,0≦y≦1およびx+y≦1である、
    請求項14から22までのいずれか1項に記載の方法。
  24. 前記方法は、請求項1から13までのいずれか1項に記載の半導体素子に対するコンタクト(5)を形成するための方法である、
    請求項14から23までのいずれか1項に記載の方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7611992B2 (en) 2006-11-21 2009-11-03 Sharp Kabushiki Kaisha Semiconductor light emitting element and method of manufacturing the same
JP2014511042A (ja) * 2011-04-14 2014-05-01 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング 半導体ボディの製造方法
CN106449955A (zh) * 2016-11-17 2017-02-22 映瑞光电科技(上海)有限公司 一种垂直结构发光二极管及其制造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007019776A1 (de) 2007-04-26 2008-10-30 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement und Verfahren zur Herstellung einer Mehrzahl optoelektronischer Bauelemente
KR101449030B1 (ko) * 2008-04-05 2014-10-08 엘지이노텍 주식회사 그룹 3족 질화물계 반도체 발광다이오드 소자 및 이의 제조방법
DE102008038750A1 (de) 2008-08-12 2010-02-18 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement und Verfahren zu dessen Herstellung
US9070851B2 (en) 2010-09-24 2015-06-30 Seoul Semiconductor Co., Ltd. Wafer-level light emitting diode package and method of fabricating the same
DE102012106687B4 (de) 2012-07-24 2019-01-24 Osram Opto Semiconductors Gmbh Steglaser
CN205944139U (zh) 2016-03-30 2017-02-08 首尔伟傲世有限公司 紫外线发光二极管封装件以及包含此的发光二极管模块

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0595017A (ja) * 1991-10-02 1993-04-16 Matsushita Electric Ind Co Ltd 半導体装置
JPH0794783A (ja) * 1993-09-21 1995-04-07 Nichia Chem Ind Ltd 窒化ガリウム系化合物半導体発光素子
JPH0878776A (ja) * 1994-09-06 1996-03-22 Fuji Xerox Co Ltd 半導体レーザ装置

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58142583A (ja) * 1982-02-19 1983-08-24 Hitachi Ltd 発光素子
US4860069A (en) * 1983-09-24 1989-08-22 Semiconductor Energy Laboratory Co., Ltd. Non-single-cry stal semiconductor light emitting device
JPS6066880A (ja) * 1983-09-24 1985-04-17 Semiconductor Energy Lab Co Ltd 発光半導体装置
JPH04225577A (ja) * 1990-12-27 1992-08-14 Eastman Kodak Japan Kk 発光ダイオード
US5483085A (en) * 1994-05-09 1996-01-09 Motorola, Inc. Electro-optic integrated circuit with diode decoder
US5814533A (en) * 1994-08-09 1998-09-29 Rohm Co., Ltd. Semiconductor light emitting element and manufacturing method therefor
JP2783210B2 (ja) * 1995-09-04 1998-08-06 日本電気株式会社 面発光型ダイオード
US5977566A (en) * 1996-06-05 1999-11-02 Kabushiki Kaisha Toshiba Compound semiconductor light emitter
US6936859B1 (en) 1998-05-13 2005-08-30 Toyoda Gosei Co., Ltd. Light-emitting semiconductor device using group III nitride compound
DE19921987B4 (de) * 1998-05-13 2007-05-16 Toyoda Gosei Kk Licht-Abstrahlende Halbleitervorrichtung mit Gruppe-III-Element-Nitrid-Verbindungen
JP2000036616A (ja) * 1998-07-21 2000-02-02 Toshiba Corp 半導体発光素子及びその製造方法
JP3449535B2 (ja) * 1999-04-22 2003-09-22 ソニー株式会社 半導体素子の製造方法
US6228673B1 (en) * 1999-05-13 2001-05-08 Hughes Electronics Corporation Method of fabricating a surface coupled InGaAs photodetector
JP2001111109A (ja) * 1999-10-07 2001-04-20 Sharp Corp 窒化ガリウム系化合物半導体発光素子
WO2001082384A1 (de) * 2000-04-26 2001-11-01 Osram Opto Semiconductors Gmbh Strahlungsmittierendes halbleiterbauelement und herstellungsverfahren
JP4091261B2 (ja) * 2000-10-31 2008-05-28 株式会社東芝 半導体発光素子及びその製造方法
US6657237B2 (en) * 2000-12-18 2003-12-02 Samsung Electro-Mechanics Co., Ltd. GaN based group III-V nitride semiconductor light-emitting diode and method for fabricating the same
DE10112542B9 (de) * 2001-03-15 2013-01-03 Osram Opto Semiconductors Gmbh Strahlungsemittierendes optisches Bauelement
US6740906B2 (en) * 2001-07-23 2004-05-25 Cree, Inc. Light emitting diodes including modifications for submount bonding
DE10147791A1 (de) * 2001-09-27 2003-04-10 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Halbleiterbauelements auf der Basis eines Nitrid-Verbindungshalbleiters
DE10152922B4 (de) * 2001-10-26 2010-05-12 Osram Opto Semiconductors Gmbh Nitrid-basierendes Halbleiterbauelement
JP4015865B2 (ja) * 2002-03-22 2007-11-28 松下電器産業株式会社 半導体装置の製造方法
JP2003298111A (ja) * 2002-04-04 2003-10-17 Toshiba Corp 半導体発光素子及びその製造方法
JP3872398B2 (ja) * 2002-08-07 2007-01-24 信越半導体株式会社 発光素子の製造方法及び発光素子
JP2004200209A (ja) * 2002-12-16 2004-07-15 Fuji Xerox Co Ltd 電極等の導電パターンの形成方法およびこれを用いた面発光型半導体レーザ並びにその製造方法
DE10261425A1 (de) * 2002-12-30 2004-07-22 Osram Opto Semiconductors Gmbh Halbleiterlaserdiode
DE10312214B4 (de) * 2003-03-19 2008-11-20 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen von mindestens einer Mesa- oder Stegstruktur oder von mindestens einem elektrisch gepumpten Bereich in einer Schicht oder Schichtenfolge
US20050173724A1 (en) * 2004-02-11 2005-08-11 Heng Liu Group III-nitride based LED having a transparent current spreading layer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0595017A (ja) * 1991-10-02 1993-04-16 Matsushita Electric Ind Co Ltd 半導体装置
JPH0794783A (ja) * 1993-09-21 1995-04-07 Nichia Chem Ind Ltd 窒化ガリウム系化合物半導体発光素子
JPH0878776A (ja) * 1994-09-06 1996-03-22 Fuji Xerox Co Ltd 半導体レーザ装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7611992B2 (en) 2006-11-21 2009-11-03 Sharp Kabushiki Kaisha Semiconductor light emitting element and method of manufacturing the same
CN101188265B (zh) * 2006-11-21 2012-05-30 夏普株式会社 半导体发光元件及其制造方法
JP2014511042A (ja) * 2011-04-14 2014-05-01 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング 半導体ボディの製造方法
CN106449955A (zh) * 2016-11-17 2017-02-22 映瑞光电科技(上海)有限公司 一种垂直结构发光二极管及其制造方法

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