JP2005295035A - Ｐｌｌ周波数シンセサイザ - Google Patents

Abstract

【課題】 広帯域な周波数可変が可能で、かつＣ／Ｎ特性が良い信号を発生すること。
【解決手段】 周波数ｆ１の信号を出力する場合、ＳＷ１４１は、周波数ｆ１の信号をＳＷ１４２に出力し、ＳＷ１４２はこの信号を出力する。周波数ｆ１に周波数ｆ２を加算した信号を出力する場合、ＳＷ１４４は、乗算器１４３から出力された信号をフィルタ１４５に出力し、フィルタ１４５は、周波数ｆ１に周波数ｆ２を加算した周波数成分を通過させ、その他の周波数成分を減衰させて出力する。周波数ｆ１から周波数ｆ２を減算した信号を出力する場合、ＳＷ１４４は、乗算器１４３から出力された信号をフィルタ１４６に出力し、フィルタ１４６は、周波数ｆ１から周波数ｆ２を減算した周波数成分を通過させ、その他の周波数成分を減衰させる。
【選択図】 図１

Description

本発明は、ＰＬＬ周波数シンセサイザに関し、特に無線通信装置に用いて好適なＰＬＬ周波数シンセサイザに関する。

広帯域な周波数可変が可能な従来のＰＬＬ周波数シンセサイザとして、特許文献１に記載されたものが知られている。図２３に示すＰＬＬ周波数シンセサイザは、基準分周器１３、位相比較器１４、比較分周器１５、ループフィルタ１６、ＶＣＯ１７からなるＰＬＬ回路を有する第１の発振手段に加えて、基準発振器１１および可変分周器１９からなる第２の発振手段と、逓倍器１８からなる混合手段を備えている。そして、上記第１の発振手段により所定の帯域幅内で任意の第１の発振周波数ｆ４を発生し、かつ上記第２の発振手段により所定の周波数間隔を有する複数の第２の発振周波数ｆ５を選択的に発生し、これら第１および第２の発振手段により発生された第１の発振周波数および第２の発振周波数を、上記混合手段により相互に混合して局部発振信号を生成するようにしたものである。この構成によれば、出力周波数ｆ６は、以下の式で表すことができる。

ｆ６＝ｆ４×３＋ｆ５
＝ｆ４×３＋ｆ１／Ｍ

従来のＰＬＬ周波数シンセサイザは、ＶＣＯ１７の発振周波数ｆ４の可変幅に、可変分周器１９の分周比Ｍを切り替えることで得られるｆ５の周波数を加算することで、局部発振信号の可変範囲を広帯域化することができる。

例えば周波数範囲が４８００〜５２００ＭＨｚの局部発振信号を得る場合、逓倍器１８の逓倍数を５逓倍とし、基準発振器１１の発振周波数ｆ１を３００ＭＨｚとし、ＶＣＯ１７の発振周波数ｆ４を９４０〜９８０ＭＨｚ（周波数可変幅４０ＭＨｚ）とすることで実現することができる。即ち、Ｍ＝３のとき、
ｆ６＝ｆ４×５＋ｆ１／Ｍ
＝（９４０〜９８０ＭＨｚ）×５＋３００ＭＨｚ／３
＝４７００〜４９００ＭＨｚ＋１００ＭＨｚ
＝４８００〜５０００ＭＨｚ
となる。Ｍ＝１のときは、
ｆ６＝ｆ４×５＋ｆ１／Ｍ
＝（９４０〜９８０ＭＨｚ）×５＋３００ＭＨｚ／１
＝４７００〜４９００ＭＨｚ＋３００ＭＨｚ
＝５０００〜５２００ＭＨｚ
となる。よって４８００ＭＨｚ〜５２００ＭＨｚの可変幅４００ＭＨｚを実現できる。

しかしながら、従来の装置では、３逓倍器１８において、ｆ４が３逓倍された第１の発振信号と、ｆ５をＭ分周した第２の発振信号とを混合させている。周波数混合を実現する手段として、一般に乗算器を用いて周波数混合を行なう方法が挙げられるが、この場合ｆ６の周波数のほかに、イメージ周波数（ｆ４×３−ｆ５）の成分が発生するので、イメージ周波数を除去する手段が必要となる。

また、周波数範囲が４８００〜５２００ＭＨｚの局部発振信号を得る場合、基準発振周波数ｆ１が３００ＭＨｚと周波数を高くする必要があるので、Ｃ／Ｎ特性が劣化してしまう。ＰＬＬ回路を有する第１の発振周波数ｆ４のＣ／Ｎ特性は、基準発振周波数ｆ１のＣ／Ｎ特性の影響を受けるので、ｆ４のＣ／Ｎ特性も劣化してしまう。すなわち局部発振信号ｆ６のＣ／Ｎ特性が劣化することになる。

そのため、基準発振周波数ｆ１の周波数を下げ、ＶＣＯ１７の発振周波数ｆ４の可変周波数幅を大きくすることで、周波数範囲が４８００〜５２００ＭＨｚの局部発振信号を得ることも可能であるが、この場合ＶＣＯ１７の電圧感度が高くなる為、発振器のＱ値が低くなり、ｆ４のＣ／Ｎ特性が劣化してしまうので、ｆ６のＣ／Ｎ特性が劣化することになる。
特開平５−２９１９７７号公報

このように、従来の装置においては、広帯域な周波数可変が可能で、かつＣ／Ｎ特性が良い信号を発生することが難しいという問題がある。

本発明はかかる点に鑑みてなされたものであり、広帯域な周波数可変が可能で、かつＣ／Ｎ特性が良いＰＬＬ周波数シンセサイザを提供することを目的とする。

本発明のＰＬＬ周波数シンセサイザは、可変可能な周波数の第１信号を出力する第１発振手段と、周波数可変範囲を補間する周波数の第２信号を出力する第２発振手段と、前記第１信号と前記第２信号とを乗算して、前記第１周波数の信号、前記第１周波数と前記第２周波数とを加算した周波数の信号、前記第１周波数から前記第２周波数を減算した周波数の信号のいずれかを選択的に出力する出力選択手段と、を具備する構成を採る。

本発明のＰＬＬ周波数シンセサイザは、前記出力選択手段は、前記第１信号と前記２信号とを乗算する乗算手段と、前記第１周波数と前記第２周波数とを加算した周波数の信号を通過させる第１フィルタと、前記第１周波数から前記第２周波数を減算した周波数の信号を通過させる第２フィルタと、前記第１フィルタから出力された信号と前記第２フィルタから出力された信号とのいずれかを選択する第１スイッチと、前記第１スイッチから出力された信号と前記第１信号とのいずれかを選択する第２スイッチと、を具備する構成を採る。

これらの構成によれば、可変可能な周波数の第１信号を発振し、この信号の可変範囲を補完する第２周波数の信号を発振して、第１信号と第２信号を混合し、得られた信号から所望する周波数をフィルタリングして出力することにより、Ｃ／Ｎ特性が良く、かつ広帯域な周波数で可変に信号を発生することができる。

本発明のＰＬＬ周波数シンセサイザは、前記出力選択手段は、前記第２信号の出力、出力せずのいずれかを行う第１スイッチと、前記第１スイッチの出力と前記第１信号とを乗算する乗算手段と、前記第１スイッチの出力と前記第１信号とを加算した周波数の信号を通過させる第１フィルタと、前記第１周波数から前記第１スイッチの出力を減算した周波数の信号を通過させる第２フィルタと、前記第１フィルタから出力された信号と前記第２フィルタから出力された信号と前記第１信号とのいずれかを選択する第２スイッチと、を具備する構成を採る。

この構成によれば、発振された信号を用いないＰＬＬの電源電圧を制御して動作を停止することにより、広帯域な周波数可変が可能で、かつＣ／Ｎ特性が良いＰＬＬ周波数シンセサイザの低消費電力化ができる。

本発明のＰＬＬ周波数シンセサイザは、前記出力選択手段は、前記第１信号と前記２信号とを乗算する乗算手段と、前記乗算手段における乗算後の信号から前記第１周波数と前記第２周波数とを加算した周波数、または前記第１周波数から前記第２周波数を減算した周波数のいずれかの信号を通過させる可変フィルタと、前記可変フィルタから出力された信号と前記第１信号とのいずれかを選択するスイッチと、を具備する構成を採る。

本発明のＰＬＬ周波数シンセサイザは、前記出力選択手段は、前記第２信号の出力、出力せずのいずれかを行うスイッチと、前記スイッチの出力と前記第１信号とを乗算する乗算手段と、前記乗算手段における乗算後の信号から前記第１周波数、前記第１周波数と前記第２周波数とを加算した周波数、または前記第１周波数から前記第２周波数を減算した周波数のいずれかの信号を通過させる可変フィルタとを具備する構成を採る。

これらの構成によれば、互いに乗算する信号のうち、一方の信号を乗算器に出力、または遮断し、乗算後の信号から所望の信号を通過させるフィルタを介すことにより、少ない部品構成で、広帯域な周波数可変が可能で、かつＣ／Ｎ特性が良いＰＬＬ周波数シンセサイザを実現することができる。

本発明のＰＬＬ周波数シンセサイザは、発振の基準となる周波数の基準信号を発振する基準信号発振手段を具備し、前記第１発振手段は、発振した信号と前記基準信号とを分周して位相を比較し、比較結果から周波数のずれを補正し、前記第２発振手段は、基準信号を逓倍して前記選択出力手段に出力する構成を採る。

この構成によれば、基準信号を逓倍した信号をＰＬＬ発振した信号に乗算することにより、より少ない部品構成で、広帯域な周波数可変が可能で、かつＣ／Ｎ特性が良いＰＬＬ周波数シンセサイザを実現することができる。

本発明のＰＬＬ周波数シンセサイザは、前記第２発振手段は、基準となる周波数の信号と発振した信号とをそれぞれ分周した信号の位相を比較する位相比較手段と、位相比較の結果に対応して発振する信号の周波数を変化させる可変発振手段とを具備し、前記ＰＬＬ周波数シンセサイザは、前記出力選択手段が前記第１周波数の信号のみを出力する場合、前記位相比較手段と前記可変発振手段の動作を停止する制御手段を具備する構成を採る。

この構成によれば、発振された信号を用いないＰＬＬの電源電圧を制御して動作を停止することにより、広帯域な周波数可変が可能で、かつＣ／Ｎ特性が良いＰＬＬ周波数シンセサイザの低消費電力化ができる。

本発明のＰＬＬ周波数シンセサイザは、１ＧＨｚ以上の周波数の信号を生成する構成を採る。本発明のＰＬＬ周波数シンセサイザは、２ＧＨｚ以上の周波数の信号を生成する構成を採る。本発明のＰＬＬ周波数シンセサイザは、４ＧＨｚ以上の周波数の信号を生成する構成を採る。

これらの構成によれば、よりＣ／Ｎ特性のよいＰＬＬ周波数シンセサイザを実現することができる。

本発明の無線通信装置は、上記ＰＬＬ周波数シンセサイザを具備し、ベースバンドまたは中間周波数の送信信号に前記ＰＬＬ周波数シンセサイザにおいて生成した信号を乗算して無線周波数に変換する構成を採る。

この構成によれば、Ｃ／Ｎ特性のよい本発明のＰＬＬ周波数シンセサイザが発振した信号を携帯電話、ＰＨＳ、無線ＬＡＮなどの各種無線通信機に用いることができ、これによってＣ／Ｎ特性が良好な無線通信機を実現することができる。

本発明の周波数発振方法は、可変可能な周波数の第１信号を出力し、周波数可変範囲を補間する周波数の第２信号を出力し、前記第１信号と前記第２信号とを乗算して、前記第１周波数の信号、前記第１周波数と前記第２周波数とを乗算し、加算した周波数の信号、前記第１周波数から前記第２周波数を減算した周波数の信号のいずれかを選択的に出力するようにした。

この方法によれば、可変可能な周波数の第１信号を発振し、この信号の可変範囲を補完する第２周波数の信号を発振して、第１信号と第２信号を混合し、得られた信号から所望する周波数をフィルタリングして出力することにより、Ｃ／Ｎ特性が良く、かつ広帯域な周波数で可変に信号を発生することができる。

以上説明したように、本発明のＰＬＬ周波数シンセサイザによれば、広帯域な周波数可変が可能で、かつＣ／Ｎ特性が良い信号を発生することができる。

本発明の骨子は、可変可能な周波数の第１信号を発振し、この信号の可変範囲を補完する第２周波数の信号を発振して、第１信号と第２信号を混合し、得られた信号から所望する周波数をフィルタリングして出力する、または第１信号をそのまま出力することにより、広帯域な周波数可変が可能で、かつＣ／Ｎ特性が良い信号を発生することである。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

（実施の形態１）
図１は、本発明の実施の形態１に係るＰＬＬ周波数シンセサイザの構成を示すブロック図である。図１のＰＬＬ周波数シンセサイザ１００は、基準信号発振器１０１と、ＰＬＬ１０２と、ＰＬＬ１０３と、出力選択部１０４と、制御部１０５と、出力端１０６とから主に構成される。

ＰＬＬ１０２は、分周器１２１と、位相比較器１２２と、ループフィルタ１２３と、電圧制御発振器１２４と、逓倍器１２５と、分周器１２６とから主に構成される。

また、ＰＬＬ１０３は、分周器１３１と、位相比較器１３２と、ループフィルタ１３３と、電圧制御発振器１３４と、逓倍器１３５と、分周器１３６とから主に構成される。

そして、出力選択部１０４は、スイッチ（以下ＳＷと称す）１４１と、ＳＷ１４２と、乗算器１４３と、ＳＷ１４４と、フィルタ１４５と、フィルタ１４６と、ＳＷ１４７とから主に構成される。

図１において、基準信号発振器１０１は、基準周波数ｆ０の信号を分周器１２１と分周器１３１に出力する。

分周器１２１は、基準周波数ｆ０の信号を分周して位相比較器１２２に出力する。位相比較器１２２は、分周器１２１から出力された信号と分周器１２６から出力された信号の位相を比較し、位相差信号をループフィルタ１２３に出力する。ループフィルタ１２３は、位相差信号を電圧に変換し、電圧制御発振器１２４に出力する。

電圧制御発振器１２４は、位相差信号に基づいて、分周器１２１から出力された信号と分周器１２６から出力された信号の位相差がなくなる周波数で信号を発生して逓倍器１２５及び分周器１２６に出力する。逓倍器１２５は、電圧制御発振器１２４から出力された信号を周波数ｆ１に逓倍してＳＷ１４１に出力する。分周器１２６は、電圧制御発振器１２４から出力された信号を分周して位相比較器１２２に出力する。

ＰＬＬ１０３は、ＰＬＬ１０２と同様にＰＬＬ制御にて信号を発生、制御する。分周器１３１は、基準周波数ｆ０の信号を分周して位相比較器１３２に出力する。位相比較器１３２は、分周器１３１から出力された信号と分周器１３６から出力された信号の位相を比較し、位相差信号をループフィルタ１３３に出力する。ループフィルタ１３３は、位相差信号を電圧に変換し、電圧制御発振器１３４に出力する。

電圧制御発振器１３４は、位相差信号に基づいて、分周器１３１から出力された信号と分周器１３６から出力された信号の位相差がなくなる周波数で信号を発生して逓倍器１３５及び分周器１３６に出力する。逓倍器１３５は、電圧制御発振器１３４から出力された信号を周波数ｆ２に逓倍して乗算器１４３に出力する。分周器１３６は、電圧制御発振器１３４から出力された信号を分周して位相比較器１３２に出力する。

ＰＬＬ１０２において発生した周波数ｆ１の信号そのものを出力端１０６から出力する場合、ＳＷ１４１は、逓倍器１２５から出力された周波数ｆ１の信号をＳＷ１４２に出力し、ＳＷ１４２は、ＳＷ１４１から出力されたこの周波数ｆ１の信号を出力端１０６に出力する。

また、周波数ｆ１に周波数ｆ２を加算または減算した周波数の信号を出力端１０６から出力する場合、ＳＷ１４１は、逓倍器１２５から出力された周波数ｆ１の信号を乗算器１４３に出力し、ＳＷ１４２は、ＳＷ１４７から出力された信号を出力端１０６に出力する。

乗算器１４３は、ＳＷ１４１から出力された周波数ｆ１の信号と逓倍器１３５から出力された周波数ｆ２の信号を乗算してＳＷ１４４に出力する。この結果、乗算器１４３は、周波数ｆ１に周波数ｆ２を加算または減算した周波数の信号及びその他の不要な成分の周波数を合成してＳＷ１４４に出力する。

周波数ｆ１に周波数ｆ２を加算した信号を出力端１０６から出力する場合、ＳＷ１４４は、乗算器１４３から出力された信号をフィルタ１４５に出力し、フィルタ１４５は、周波数ｆ１に周波数ｆ２を加算した周波数成分を通過させ、その他の周波数成分を減衰させてＳＷ１４７に出力する。そして、ＳＷ１４７は、フィルタ１４５から出力された信号をＳＷ１４２に出力する。

また、周波数ｆ１から周波数ｆ２を減算した信号を出力端１０６から出力する場合、ＳＷ１４４は、乗算器１４３から出力された信号をフィルタ１４６に出力し、フィルタ１４６は、周波数ｆ１から周波数ｆ２を減算した周波数成分を通過させ、その他の周波数成分を減衰させてＳＷ１４７に出力する。そして、ＳＷ１４７は、フィルタ１４６から出力された信号をＳＷ１４２に出力する。

制御部１０５は、出力端１０６から出力する信号の周波数に応じてＳＷ１４１、１４２、１４４、１４７を制御する。図２は、本実施の形態のＰＬＬ周波数シンセサイザの制御信号の一例を示す図である。

図２において、制御部１０５からの信号がＨである場合、ＳＷ１４１は、逓倍器１２５から出力された周波数ｆ１の信号をＳＷ１４２に出力する。また、制御部１０５からの信号がＬである場合、ＳＷ１４１は、逓倍器１２５から出力された周波数ｆ１の信号を乗算器１４３に出力する。

そして、制御部１０５からＨの信号を入力すると、そのＳＷは、図１中の上端の端子が選択され、Ｌの信号を入力すると、そのＳＷは図１中の下端の端子が選択される。すなわち、制御部１０５からの信号がＨ（Ｈｉｇｈ）である場合、ＳＷ１４２は、ＳＷ１４１から出力された信号を出力端１０６に出力する。また、制御部１０５からの信号がＬ（Ｌｏｗ）である場合、ＳＷ１４２は、ＳＷ１４７から出力された信号を出力端１０６に出力する。

一方、制御部１０５からの信号がＨである場合、ＳＷ１４４は、乗算器１４３から出力された信号をフィルタ１４５に出力する。また、制御部１０５からの信号がＬである場合、ＳＷ１４４は、乗算器１４３から出力された信号をフィルタ１４６に出力する。

そして、制御部１０５からの信号がＨである場合、ＳＷ１４７は、フィルタ１４５から出力された信号をＳＷ１４２に出力する。また、制御部１０５からの信号がＬである場合、ＳＷ１４７は、フィルタ１４６から出力された信号をＳＷ１４２に出力する。

出力端１０６から出力する信号の周波数ｆ３をｆ１とする場合、制御部１０５は、ＳＷ１４１およびＳＷ１４２にＨの信号を出力する。

また、出力端１０６から出力する信号の周波数ｆ３をｆ１＋ｆ２とする場合、制御部１０５は、ＳＷ１４１およびＳＷ１４２にＬの信号を出力し、ＳＷ１４４およびＳＷ１４７にＨの信号を出力する。

そして、出力端１０６から出力する信号の周波数ｆ３をｆ１−ｆ２とする場合、制御部１０５は、ＳＷ１４１およびＳＷ１４２にＬの信号を出力し、ＳＷ１４４およびＳＷ１４７にＬの信号を出力する。

次に、本実施の形態に係るＰＬＬ周波数シンセサイザ１００の動作について説明する。ここでは、周波数範囲が４８００〜５２００ＭＨｚの発振信号を得るための動作について、図１および図３を用いて説明する。図３は、本実施の形態のＰＬＬ周波数シンセサイザの出力周波数範囲を示す図である。図３の横軸は周波数を示す。また、ｆ１は、ＰＬＬ１０２の出力周波数を示し、ｆ２は、ＰＬＬ１０３の出力周波数を示す。そして、Δｆ１は、ＰＬＬ１０２の出力周波数可変範囲を示し、Δｆ２は、ＰＬＬ１０３の出力周波数の可変範囲を示す。

図３に示すように、本実施の形態のＰＬＬ周波数シンセサイザは、ｆ１−ｆ２と中心としたΔｆ１＋Δｆ２の範囲の周波数、ｆ１を中心としたΔｆ１の範囲の周波数、ｆ１＋ｆ２を中心としたΔｆ１＋Δｆ２の範囲の周波数で信号を発生することができる。ここで、以下の条件を満たす場合、連続した周波数帯域をカバーすることができる。
Δｆ１＋０．５×Δｆ２≧ｆ２

例えば、第１の電圧制御発振器１２４の発振周波数ｆ１を９８６〜１０１４ＭＨｚ（周波数可変幅２８ＭＨｚ）とし、第１の逓倍器１２５の逓倍数を５とし、第２の電圧制御発振器１３４の発振周波数ｆ２を１４０ＭＨｚとし、第２の逓倍器１３５の逓倍数を１とし、基準信号発振器１０１の発振周波数ｆ０を１０ＭＨｚとする。

この場合、第１及び第２のＰＬＬの出力周波数ｆ１、ｆ２は、以下のようになる。
ｆ１＝（９８６〜１０１４ＭＨｚ）×５
＝４９３０〜５０７０ＭＨｚ
ｆ２＝１４０ＭＨｚ

ここで制御部１０５から、図２に示す制御を行なうと、
ＳＷ１４１＝Ｈ、ＳＷ１４２＝Ｈのときは、
ｆ３＝ｆ１
＝４９３０〜５０７０ＭＨｚ
ＳＷ１４１＝Ｌ、ＳＷ１４４＝Ｈ、ＳＷ１４７＝Ｈ、ＳＷ１４２＝Ｌのときは、フィルタ１４５が選択され、
ｆ３＝ｆ１＋ｆ２
＝５０７０〜５２１０ＭＨｚ
ＳＷ１４１＝Ｌ、ＳＷ１４４＝Ｌ、ＳＷ１４７＝Ｌ、ＳＷ１４２＝Ｌのときは、フィルタ１４６が選択され、
ｆ３＝ｆ１−ｆ２
＝４７９０〜４９３０ＭＨｚ
となる。よって４７９０〜５２１０ＭＨｚの可変幅４２０ＭＨｚを実現することができる。

従来例と比較すると、従来例では同じ逓倍数で可変幅４００ＭＨｚを実現するためには、周波数可変幅４０ＭＨｚの電圧制御発振器が必要であったが、本願発明では周波数可変幅２８ＭＨｚの電圧制御発振器を用いて、４２０ＭＨｚの可変幅を実現できる。つまり本願発明では電圧制御発振器の制御電圧感度が低くてよいので、従来例に比べ電圧制御発振器のＣ／Ｎ特性が良い。また電圧制御発振器の出力信号と混合する周波数も、従来例では３００ＭＨｚ基準信号が必要となる。

通常基準信号は、Ｃ／Ｎ特性が良い水晶発振器等がもちいられるが、例えば１０ＭＨｚの基準信号に対して、２０*Ｌｏｇ（周波数の逓倍数）[ｄＢ]でＣ／Ｎ特性が劣化する。

図４は、本実施の形態のＰＬＬ周波数シンセサイザのＣ／Ｎ特性の一例を示す図である。図４において、縦軸はＣ／Ｎを示し、横軸は離調周波数の対数を示す。従来例では、１０ＭＨｚの信号のＣ／Ｎに対し、２９．５ｄＢ劣化することになる。

本発明では１４０ＭＨｚの電圧制御発振器を用いているが、第２のＰＬＬ１０３を設けているので、近傍Ｃ／Ｎは基準信号と同程度のＣ／Ｎを実現できる。

ここでは基準信号を１０ＭＨｚとしているので、近傍Ｃ／Ｎについては従来例の３００ＭＨｚの信号の近傍Ｃ／Ｎ特性よりも良好な特性を実現できる。また遠方のＣ／Ｎについても、電圧制御発振器の発振周波数が１４０ＭＨｚと低いためＣ／Ｎ特性が有利で、またループフィルタのフィルタリング効果により、遠方Ｃ／Ｎの特性改善が可能である。

よって本発明で用いる１４０ＭＨｚの信号のＣ／Ｎは、３００ＭＨｚの基準信号よりも良好な特性を実現できる。ｆ１およびｆ２ともに従来例に比べてＣ／Ｎ特性がよいので、この２信号を混合して得られるｆ１＋ｆ２およびｆ１−ｆ２のＣ／Ｎ特性も良いことになる。

このように、本実施の形態のＰＬＬ周波数シンセサイザによれば、可変可能な１ＧＨｚ以上の周波数の第１信号を発振し、この信号の可変範囲を補完する第２周波数の信号を発振して、第１信号と第２信号を混合し、得られた信号から所望する周波数をフィルタリングして出力することにより、Ｃ／Ｎ特性が良く、かつ広帯域な周波数で可変に信号を発生することができる。

なお、本実施の形態のＰＬＬ周波数シンセサイザは、より高い周波数を出力する場合に特に有効である。図５、図６、図７、図８、及び図９は、周波数特性の一例を示す図である。これらの図において、縦軸はＣ／Ｎを示し、横軸は離調周波数を示す。

図５は、５ＧＨｚの信号を発振した場合の例である。図５において、４７８０ＭＨｚから５３５６ＭＨｚまでの周波数を直接発振するタイプのＶＣＯ（Voltage Controlled Oscillator）では、１ｋＨｚの離調周波数で−５３ｄＢである。一方、約６００ＭＨｚを８逓倍するＰＬＬ１０２では、１ｋＨｚの離調周波数で−８６．９ｄＢである。

また、直接発振タイプのＶＣＯに比べて周波数の可変幅が半分で済み１３４ＭＨｚから２４６ＭＨｚのＰＬＬ１０３では、１ｋＨｚの離調周波数で−８０．０ｄＢである。これらＰＬＬ１０２とＰＬＬ１０３とを組み合わせた本実施の形態のＰＬＬ周波数シンセサイザは、１ｋＨｚの離調周波数で−７９．２ｄＢとなる。

従来の直接発振ＶＣＯは、低雑音ＰＬＬ周波数シンセサイザに必要なＣ／Ｎ比を実現していないが、本実施の形態のＰＬＬ周波数シンセサイザは、低雑音ＰＬＬ周波数シンセサイザに必要なＣ／Ｎ比をほぼクリアしている。

次に、４ＧＨｚの信号を発振する場合の例について説明する。図６において、３５００ＭＨｚから４０００ＭＨｚまでの周波数を直接発振するタイプのＶＣＯでは、１ｋＨｚの離調周波数で−７０ｄＢである。一方、約６００ＭＨｚを６逓倍するＰＬＬ１０２では、１ｋＨｚの離調周波数で−８９．４ｄＢである。

図５と同様に、直接発振タイプのＶＣＯに比べて周波数の可変幅が半分で済み１３４ＭＨｚから２４６ＭＨｚのＰＬＬ１０３では、１ｋＨｚの離調周波数で−８０．０ｄＢである。これらＰＬＬ１０２とＰＬＬ１０３とを組み合わせた本実施の形態のＰＬＬ周波数シンセサイザは、１ｋＨｚの離調周波数で−７９．５ｄＢとなる。

このように、４ＧＨｚの信号を発振する場合においても、５ＧＨｚの例と同様に、従来の直接発振ＶＣＯは、低雑音ＰＬＬ周波数シンセサイザに必要なＣ／Ｎ比を実現していないが、本実施の形態のＰＬＬ周波数シンセサイザは、低雑音ＰＬＬ周波数シンセサイザに必要なＣ／Ｎ比をほぼクリアしている。

次に、３ＧＨｚの信号を発振する場合の例について説明する。図７において、２６００ＭＨｚから３１１０ＭＨｚまでの周波数を直接発振するタイプのＶＣＯでは、１ｋＨｚの離調周波数で−６６．０ｄＢである。一方、約６００ＭＨｚを５逓倍するＰＬＬ１０２では、１ｋＨｚの離調周波数で−９１．０ｄＢである。

図５と同様に、直接発振タイプのＶＣＯに比べて周波数の可変幅が半分で済み１３４ＭＨｚから２４６ＭＨｚのＰＬＬ１０３では、１ｋＨｚの離調周波数で−８０．０ｄＢである。これらＰＬＬ１０２とＰＬＬ１０３とを組み合わせた本実施の形態のＰＬＬ周波数シンセサイザは、１ｋＨｚの離調周波数で−７８．７ｄＢとなる。

このように、３ＧＨｚの信号を発振する場合においても、５ＧＨｚの例と同様に、従来の直接発振ＶＣＯは、低雑音ＰＬＬ周波数シンセサイザに必要なＣ／Ｎ比を実現していないが、本実施の形態のＰＬＬ周波数シンセサイザは、低雑音ＰＬＬ周波数シンセサイザに必要なＣ／Ｎ比をほぼクリアしている。

次に、２ＧＨｚの信号を発振する場合の例について説明する。図８において、１６００ＭＨｚから２７００ＭＨｚまでの周波数を直接発振するタイプのＶＣＯでは、１ｋＨｚの離調周波数で−７５．０ｄＢである。一方、約６００ＭＨｚを３逓倍するＰＬＬ１０２では、１ｋＨｚの離調周波数で−９５．５ｄＢである。

直接発振タイプのＶＣＯに比べて周波数の可変幅が半分で済み５３０ＭＨｚから６７０ＭＨｚのＰＬＬ１０３では、１ｋＨｚの離調周波数で−８２．０ｄＢである。これらＰＬＬ１０２とＰＬＬ１０３とを組み合わせた本実施の形態のＰＬＬ周波数シンセサイザは、１ｋＨｚの離調周波数で−８１．８ｄＢとなる。

上記例と同様に、２ＧＨｚの信号を発振する場合においても、従来の直接発振ＶＣＯは、低雑音ＰＬＬ周波数シンセサイザに必要なＣ／Ｎ比を実現していないが、本実施の形態のＰＬＬ周波数シンセサイザは、低雑音ＰＬＬ周波数シンセサイザに必要なＣ／Ｎ比をほぼクリアしている。

次に、１ＧＨｚの信号を発振する場合の例について説明する。図９において、１２９５ＭＨｚから１３８５ＭＨｚまでの周波数を直接発振するタイプのＶＣＯでは、１ｋＨｚの離調周波数で−８５．０ｄＢである。一方、約６００ＭＨｚを２逓倍するＰＬＬ１０２では、１ｋＨｚの離調周波数で−９９．０ｄＢである。

直接発振タイプのＶＣＯに比べて周波数の可変幅が半分で済み０Ｈｚから５０ＭＨｚのＰＬＬ１０３では、１ｋＨｚの離調周波数で−１２６．９ｄＢである。これらＰＬＬ１０２とＰＬＬ１０３とを組み合わせた本実施の形態のＰＬＬ周波数シンセサイザは、１ｋＨｚの離調周波数で−９９．０ｄＢとなる。

このように、１ＧＨｚの信号を発振する場合では、従来の直接発振ＶＣＯ、本実施の形態のＰＬＬ周波数シンセサイザのいずれも、低雑音ＰＬＬ周波数シンセサイザに必要なＣ／Ｎ比をほぼクリアしているが、本実施の形態のＰＬＬ周波数シンセサイザがより低雑音となっている。

いずれも、ＰＬＬ１０２のＣ／ＮとＰＬＬ１０３のＣ／Ｎの和が、直接発振ＶＣＯのＣ／Ｎより低い組み合わせでは、本実施の形態のＰＬＬ周波数シンセサイザが有効である。

このように、本実施の形態のＰＬＬ周波数シンセサイザは、高い周波数ほど直接発振の従来方式より離調周波数のｄＢが低くなり低雑音となっている。

（実施の形態２）
図１０は、本発明の実施の形態２に係るＰＬＬ周波数シンセサイザの構成を示すブロック図である。但し、図１と同一の構成となるものについては、図１と同一番号を付し、詳しい説明を省略する。

図１０のＰＬＬ周波数シンセサイザ１０００は、制御部１００１と、位相比較器１００２と、電圧制御発振器１００３と、乗算器１００４とを具備し、一方のＰＬＬで発振された信号のみを用いる場合、他方発振された信号を用いないＰＬＬの電源電圧を制御して動作を停止する点が図１のＰＬＬ周波数シンセサイザと異なる。

図１０において、制御部１０５は、出力端１０６から出力する信号の周波数に応じてＳＷ１４１、１４２、１４４、１４７を制御する。また、制御部１０５は、ＳＷ１４１、１４２、１４４、１４７の制御内容を制御部１００１に通知する。

ＳＷ１４１が逓倍器１２５から出力された周波数ｆ１の信号をＳＷ１４２に出力する場合、制御部１００１は、位相比較器１００２と、電圧制御発振器１００３と、乗算器１００４に供給する電源電圧を制御して動作を停止する。

位相比較器１００２は、分周器１３１から出力された信号と分周器１３６から出力された信号の位相を比較し、位相差信号をループフィルタ１３３に出力する。そして、制御部１００１が制御する電源電圧が下げられた場合、位相比較器１００２は、位相比較の動作を停止する。

電圧制御発振器１００３は、位相差信号に基づいて分周器１３１から出力された信号と分周器１３６から出力された信号の位相差がなくなる周波数で信号を発生して逓倍器１３５及び分周器１３６に出力する。そして、制御部１００１が制御する電源電圧が下げられた場合、電圧制御発振器１００３は、信号発生の動作を停止する。

乗算器１００４は、ＳＷ１４１から出力された周波数ｆ１の信号と逓倍器１３５から出力された周波数ｆ２の信号を乗算してＳＷ１４４に出力する。そして、制御部１００１が制御する電源電圧が下げられた場合、乗算器１００４は、信号乗算の動作を停止する。

次に、ＰＬＬ周波数シンセサイザ１０００の動作について説明する。図１１は、本実施の形態のＰＬＬ周波数シンセサイザの制御信号の一例を示す図である。

図１１に示すように、制御部１０５がＳＷ１４１およびＳＷ１４２にＨの信号を出力する場合、すなわち、ＰＬＬ１０２から出力される周波数ｆ１の信号のみを出力し、ＰＬＬ１０３から出力される周波数ｆ２の信号を用いない場合、制御部１００１は、位相比較器１００２と、電圧制御発振器１００３と、乗算器１００４の電源電圧を制御して動作を停止（ＯＦＦ）する。

そして、制御部１０５がＳＷ１４１およびＳＷ１４２にＬの信号を出力する場合、ＰＬＬ１０２から出力される周波数ｆ１の信号とＰＬＬ１０３から出力される周波数ｆ２の信号との両方を用いて信号を合成、出力する場合、制御部１００１は、位相比較器１００２と、電圧制御発振器１００３と、乗算器１００４とを動作（ＯＮ）させる。

このように、本実施の形態のＰＬＬ周波数シンセサイザによれば、発振された信号を用いないＰＬＬの電源電圧を制御して動作を停止することにより、広帯域な周波数可変が可能で、かつＣ／Ｎ特性が良いＰＬＬ周波数シンセサイザの低消費電力化ができる。

（実施の形態３）
図１２は、本発明の実施の形態３に係るＰＬＬ周波数シンセサイザの構成を示すブロック図である。但し、図１と同一の構成となるものについては、図１と同一番号を付し、詳しい説明を省略する。

図１２のＰＬＬ周波数シンセサイザ１２００は、出力選択部１２０１と、制御部１２０２とを具備し、互いに乗算する信号のうち、一方の信号を乗算器に出力、または遮断し、乗算後の信号から所望の信号を通過させるフィルタを介す点が図１のＰＬＬ周波数シンセサイザと異なる。

図１２の出力選択部１２０１は、ＳＷ１２１１と、乗算器１２１２と、スイッチ１２１３と、フィルタ１４５と、フィルタ１４６と、ＳＷ１２１４とから主に構成される。

図１２において、制御部１２０２は、出力する信号の周波数ｆ３に対応してＳＷ１２１１、ＳＷ１２１３、およびＳＷ１２１４を制御する。

ＰＬＬ１０２において発生した周波数ｆ１の信号そのものを出力端１０６から出力する場合、ＳＷ１２１１は、逓倍器１３５から出力された周波数ｆ２の信号を遮断する。また、周波数ｆ１に周波数ｆ２を加算または減算した周波数の信号を出力端１０６から出力する場合、ＳＷ１２１１は、逓倍器１３５から出力された周波数ｆ２の信号を出力する。

乗算器１２１２は、逓倍器１２５から出力された周波数ｆ１の信号とＳＷ１２１１から出力された信号を乗算してＳＷ１２１３に出力する。

ＰＬＬ１０２において発生した周波数ｆ１の信号そのものを出力端１０６から出力する場合、ＳＷ１２１３は、乗算器１２１２から出力された信号をＳＷ１２１４に出力し、ＳＷ１２１４は、ＳＷ１２１３から出力された信号を出力端１０６に出力する。

周波数ｆ１に周波数ｆ２を加算した信号を出力端１０６から出力する場合、ＳＷ１２１３は、乗算器１２１２から出力された信号をフィルタ１４５に出力し、フィルタ１４５は、周波数ｆ１に周波数ｆ２を加算した周波数成分を通過させ、その他の周波数成分を減衰させてＳＷ１２１４に出力する。そして、ＳＷ１２１４は、フィルタ１４５から出力された信号を出力端１０６に出力する。

また、周波数ｆ１から周波数ｆ２を減算した信号を出力端１０６から出力する場合、ＳＷ１２１３は、乗算器１２１２から出力された信号をフィルタ１４６に出力し、フィルタ１４６は、周波数ｆ１から周波数ｆ２を減算した周波数成分を通過させ、その他の周波数成分を減衰させてＳＷ１２１４に出力する。そして、ＳＷ１２１４は、フィルタ１４６から出力された信号を出力端１０６に出力する。

次に、乗算器１２１２の内部構成について説明する。図１３は、本実施の形態のＰＬＬ周波数シンセサイザの乗算器の内部構成の一例を示す図である。

乗算器１２１２は図１３に示した構成となっており、入力端１３１１にはｆ１が、入力端１３１４にはｆ２が入力される。

図１３において、本実施の形態に係る乗算器１２１２は、差動対を成す２つのトランジスタ（第１のトランジスタ）１３０６及びトランジスタ（第２のトランジスタ）１３０７と、トランジスタ１３０７とカスコード接続されたトランジスタ（第３のトランジスタ）１３０８と、トランジスタ１３０７のベースと接地との間に介挿されたコンデンサ１３２０と、トランジスタ１３０６のベースと入力端子１３１４との間に介挿された入力回路（第１入力回路）１３１５と、トランジスタ１３０６のベースと直流電源１３１９との間に介挿されたバイアス回路１３１８と、トランジスタ１３０７のベースと直流電源１３２２との間に介挿されたバイアス回路１３２１と、トランジスタ１３０８のベースと入力端子１３１１との間に介挿された入力回路（第２入力回路）１３１２と、トランジスタ１３０８のベースと直流電源１３１７との間に介挿されたバイアス回路１３１６と、トランジスタ１３０６のコレクタと直流電源１３２３との間に介挿された負荷１３０９と、トランジスタ１３０７のコレクタと直流電源１３２３との間に介挿された負荷１３１０とを備えて構成される。

入力回路１３１５及び入力回路１３１２には図示せぬ発振器（例えば、局部発振器）からの信号が入力される。この場合、入力回路１３１２に入力される信号の周波数をｆ１とし、入力回路１３１５に入力される信号の周波数をｆ２とすると、トランジスタ１３０６及びトランジスタ１３０７双方のコレクタからｆ１＋ｆ２とした逓倍波の信号が出力される。

ここで、出力端子１３１３のインピーダンス整合を２逓倍波に設定すると、出力端子１３１３からはｆ１＋ｆ２の信号が出力される。周波数ｆ１の信号は、カスコード接続されたトランジスタ１３０７とトランジスタ１３０８とによって増幅される。

この乗算器１２１２は、入力信号がｆ１のみのときは、出力端１３１３から増幅されたｆ１が出力され、入力信号がｆ１とｆ２のときは、ｆ１＋ｆ２およびｆ１−ｆ２の信号が出力されるように動作する。

ＳＷ１２１１は、ＨのときＯＮ、すなわち逓倍器１３５から出力された周波数ｆ２の信号をＳＷ１２１２に出力する。また、ＳＷ１２１１は、ＬのときＯＦＦ、すなわちＳＷ１２１１は、逓倍器１３５から出力された周波数ｆ２の信号を遮断する。

そして、ＳＷ１２１３は、Ｈのとき、乗算器１２１２から出力された信号をＳＷ１２１４に出力し、Ｍ（Ｍｉｄｄｌｅ）のとき、乗算器１２１２から出力された信号をフィルタ１４５に出力し、Ｌのとき、乗算器１２１２から出力された信号をフィルタ１４６に出力する。

同様に、ＳＷ１２１４は、Ｈのとき、ＳＷ１２１３から出力された信号を出力端１０６に出力し、Ｍのとき、フィルタ１４５から出力された信号を出力端１０６に出力し、Ｌのとき、フィルタ１４６から出力された信号を出力端１０６に出力する。

ここで図１４に示す制御を行なうと、ＳＷ１２１１＝Ｌ、ＳＷ１２１３＝Ｈ、ＳＷ１２１４＝Ｈのときは、ｆ３＝ｆ１となり、ＳＷ１２１１＝Ｈ、ＳＷ１２１３＝Ｍ、ＳＷ１２１４＝Ｍのときは、フィルタ１４５が選択され、ｆ３＝ｆ１＋ｆ２となる。また、ＳＷ１２１１＝Ｈ、ＳＷ１２１３＝Ｌ、ＳＷ１２１４＝Ｌのときは、フィルタ１４６が選択され、ｆ３＝ｆ１−ｆ２となる。

この結果、実施の形態１と同じ動作を実現することができる。

なお、ここで用いた乗算器１２１２は例として示したものであり、入力信号がｆ１のときはｆ１を出力し、入力信号がｆ１とｆ２のときはｆ１＋ｆ２、またはｆ１−ｆ２を出力する乗算器であれば、これに限るものではない。

このように、本実施の形態のＰＬＬ周波数シンセサイザによれば、互いに乗算する信号のうち、一方の信号を乗算器に出力、または遮断し、乗算後の信号から所望の信号を通過させるフィルタを介すことにより、少ない部品構成で、広帯域な周波数可変が可能で、かつＣ／Ｎ特性が良いＰＬＬ周波数シンセサイザを実現することができる。

（実施の形態４）
図１５は、本発明の実施の形態４に係るＰＬＬ周波数シンセサイザの構成を示すブロック図である。但し、図１および図１２と同一の構成となるものについては、図１および図１２と同一番号を付し、詳しい説明を省略する。

図１５のＰＬＬ周波数シンセサイザ１５００は、制御部１５０１と、位相比較器１５０２と、電圧制御発振器１５０３とを具備し、一方のＰＬＬで発振された信号のみを用いる場合、他方発振された信号を用いないＰＬＬの電源電圧を制御して動作を停止する点が図１２のＰＬＬ周波数シンセサイザと異なる。

図１５において、制御部１２０２は、出力端１０６から出力する信号の周波数に応じてＳＷ１２１１、１２１３、１２１４を制御する。また、制御部１２０２は、ＳＷ１２１１、１２１３、１２１４の制御内容を制御部１５０１に通知する。

ＳＷ１２１１が逓倍器１２５から出力された周波数ｆ１の信号を乗算器１２１２に出力しない場合、制御部１５０１は、位相比較器１５０２と電圧制御発振器１５０３に供給する電源電圧を制御して動作を停止する。

位相比較器１５０２は、分周器１３１から出力された信号と分周器１３６から出力された信号の位相を比較し、位相差信号をループフィルタ１３３に出力する。そして、制御部１５０１が制御する電源電圧が下げられた場合、位相比較器１５０２は、位相比較の動作を停止する。

電圧制御発振器１５０３は、位相差信号に基づいて、分周器１３１から出力された信号と分周器１３６から出力された信号の位相差がなくなる周波数で信号を発生して逓倍器１３５及び分周器１３６に出力する。そして、制御部１５０１が制御する電源電圧が下げられた場合、電圧制御発振器１５０３は、信号発生の動作を停止する。

次に、ＰＬＬ周波数シンセサイザ１５００の動作について説明する。図１６は、本実施の形態のＰＬＬ周波数シンセサイザの制御信号の一例を示す図である。

図１６に示すように、制御部１２０２がＳＷ１２１１を遮断する指示をする場合、制御部１５０１は、ＰＬＬ１０３の内部にある位相比較器１５０２と、電圧制御発振器１５０３の電源電圧を制御して動作を停止（ＯＦＦ）する。なお、ＰＬＬ１０２の電源供給に関しては、ＳＷ１２１１の動作に関係なく、ＯＮのままである。

つまり、ｆ３＝ｆ１の時は、位相比較器１５０２と電圧制御発振器１５０３は動作する必要がないので、電源をＯＦＦとし、消費電力の低減が可能となる。またｆ３＝ｆ１＋ｆ２およびｆ３＝ｆ１−ｆ２のときは、位相比較器１５０２と電圧制御発振器１５０３の電源をＯＮとし、動作させる。

このように、本実施の形態のＰＬＬ周波数シンセサイザによれば、発振された信号を用いないＰＬＬの電源電圧を制御して動作を停止することにより、広帯域な周波数可変が可能で、かつＣ／Ｎ特性が良いＰＬＬ周波数シンセサイザの低消費電力化ができる。

（実施の形態５）
図１７は、本発明の実施の形態５に係るＰＬＬ周波数シンセサイザの構成を示すブロック図である。但し、図１と同一の構成となるものについては、図１と同一番号を付し、詳しい説明を省略する。

図１７のＰＬＬ周波数シンセサイザ１７００は、逓倍器１７０１を具備し、基準信号を逓倍した信号をＰＬＬ発振した信号に乗算する点が図１のＰＬＬ周波数シンセサイザと異なる。

基準信号発振器１０１は、基準周波数ｆ０の信号を分周器１２１と逓倍器１７０１に出力する。逓倍器１７０１は、基準周波数ｆ０の信号を逓倍して乗算器１４３に出力する。

次に、動作について説明する。本発明の実施の形態１と同じ動作を実現する場合、逓倍器１７０１の逓倍数を１４とする。このときｆ２は基準信号ｆ０を１４逓倍するので、ｆ０のＣ／Ｎ特性から２０Ｌｏｇ（１４）＝２２．９ｄＢ劣化することになる。ここでこのｆ２のＣ／Ｎ特性が、実施の形態１における第２のＰＬＬの出力信号ｆ２のＣ／Ｎ特性よりも良い場合には、第２のＰＬＬを用いなくても、逓倍器のみで同等のＣ／Ｎ特性を実現することができる。

このように、本実施の形態のＰＬＬ周波数シンセサイザによれば、基準信号を逓倍した信号をＰＬＬ発振した信号に乗算することにより、より少ない部品構成で、広帯域な周波数可変が可能で、かつＣ／Ｎ特性が良いＰＬＬ周波数シンセサイザを実現することができる。

（実施の形態６）
図１８は、本発明の実施の形態６に係るＰＬＬ周波数シンセサイザの構成を示すブロック図である。但し、図１および図１０と同一の構成となるものについては、図１および図１０と同一番号を付し、詳しい説明を省略する。

図１８のＰＬＬ周波数シンセサイザ１８００は、制御部１８０１と、制御部１８０２と、可変バンドパスフィルタ（ＢＰＦ）１８０３とを具備し、フィルタの通過周波数帯域を可変とし、周波数の信号を乗算後に用いるフィルタの通過帯域を変化させて所望の信号を得る点が、図１および図１０のＰＬＬ周波数シンセサイザと異なる。

制御部１８０１は、出力端１０６から出力する信号の周波数に応じてＳＷ１４１、１４２を制御する。

ＰＬＬ１０２において発生した周波数ｆ１の信号そのものを出力端１０６から出力する場合、ＳＷ１４１は、逓倍器１２５から出力された周波数ｆ１の信号をＳＷ１４２に出力し、ＳＷ１４２は、ＳＷ１４１から出力されたこの周波数ｆ１の信号を出力端１０６に出力する。

また、周波数ｆ１に周波数ｆ２を加算または減算した周波数の信号を出力端１０６から出力する場合、ＳＷ１４１は、逓倍器１２５から出力された周波数ｆ１の信号を乗算器１００４に出力し、ＳＷ１４２は、可変バンドパスフィルタ１８０３から出力された信号を出力端１０６に出力する。

制御部１８０２は、可変バンドパスフィルタ１８０３に通過させる周波数帯域を指示する。可変バンドパスフィルタ１８０３は、制御部１８０２の指示に従い、乗算器１００４から出力された信号から指示された周波数帯域を通過させてＳＷ１４２に出力する。

次に、動作について説明する。図１９は、本実施の形態のＰＬＬ周波数シンセサイザの制御信号の一例を示す図である。

図１９において、制御部１８０１からの信号がＨである場合、ＳＷ１４１は、逓倍器１２５から出力された周波数ｆ１の信号をＳＷ１４２に出力する。また、制御部１８０１からの信号がＬである場合、ＳＷ１４１は、逓倍器１２５から出力された周波数ｆ１の信号を乗算器１００４に出力する。

そして、制御部１８０１からの信号がＨである場合、ＳＷ１４２は、ＳＷ１４１から出力された信号を出力端１０６に出力する。また、制御部１０５からの信号がＬである場合、ＳＷ１４２は、可変バンドパスフィルタ１８０３から出力された信号を出力端１０６に出力する。

また、制御部１８０２は、出力端１０６から周波数ｆ１＋ｆ２の信号を出力する場合、可変バンドパスフィルタ１８０３の通過周波数帯域をｆ１＋ｆ２とする制御を行う。同様に、制御部１８０２は、出力端１０６から周波数ｆ１−ｆ２の信号を出力する場合、可変バンドパスフィルタ１８０３の通過周波数帯域をｆ１−ｆ２とする制御を行う。出力端１０６から周波数ｆ１の信号を出力する場合、可変バンドパスフィルタ１８０３は未使用なので、特に周波数帯域は、指示されない。

図１９に示すように、制御部１８０１の制御が、ＳＷ１４１＝Ｈ、ＳＷ１４２＝Ｈのときは、
ｆ３＝ｆ１
となり、ＳＷ１４１＝Ｌ、ＳＷ１４２＝Ｌのとき、制御部１８０２により可変バンドパスフィルタ１８０３の通過周波数帯域がｆ１＋ｆ２に制御されたとき、
ｆ３＝ｆ１＋ｆ２
となり、ＳＷ１４１＝Ｌ、ＳＷ１４２＝Ｌのとき、制御部１８０２により可変バンドパスフィルタ１８０３の通過周波数帯域がｆ１−ｆ２に制御されたとき、
ｆ３＝ｆ１−ｆ２
となる。

このように、本実施の形態のＰＬＬ周波数シンセサイザによれば、フィルタの通過周波数帯域を可変とすることにより、フィルタを１つ用いる構成で、広帯域な周波数可変が可能で、かつＣ／Ｎ特性が良いＰＬＬ周波数シンセサイザを実現することができる。

（実施の形態７）
図２０は、本発明の実施の形態７係るＰＬＬ周波数シンセサイザの構成を示すブロック図である。但し、図１および図１０と同一の構成となるものについては、図１および図１０と同一番号を付し、詳しい説明を省略する。

図２０のＰＬＬ周波数シンセサイザ２０００は、制御部２００１と、ＳＷ２００２と、乗算器２００３と、制御部２００４と、可変バンドパスフィルタ２００５とを具備し、フィルタの通過周波数帯域を可変とし、周波数の信号を乗算後に用いるフィルタの通過帯域を変化させて所望の信号を得る点が、図１および図１０のＰＬＬ周波数シンセサイザと異なる。

図２０において、制御部２００１は、出力する信号の周波数ｆ３に対応してＳＷ２００２を制御する。

ＰＬＬ１０２において発生した周波数ｆ１の信号そのものを出力端１０６から出力する場合、ＳＷ２００２は、逓倍器１３５から出力された周波数ｆ２の信号を乗算器２００３に遮断する。また、周波数ｆ１に周波数ｆ２を加算または減算した周波数の信号を出力端１０６から出力する場合、ＳＷ２００２は、逓倍器１３５から出力された周波数ｆ２の信号を出力する。

乗算器２００３は、逓倍器１２５から出力された周波数ｆ１の信号とＳＷ２００２から出力された信号を乗算して可変バンドパスフィルタ２００５に出力する。

制御部２００４は、可変バンドパスフィルタ２００５に通過させる周波数帯域を指示する。可変バンドパスフィルタ２００５は、制御部２００４の指示に従い、乗算器２００３から出力された信号から指示された周波数帯域を通過させて出力端１０６に出力する。

次に、動作について説明する。図２１は、本実施の形態のＰＬＬ周波数シンセサイザの制御信号の一例を示す図である。

ＳＷ２００２は、ＨのときＯＮ、すなわち逓倍器１３５から出力された信号を乗算器２００３に出力する。また、ＳＷ２００２は、ＬのときＯＦＦ、すなわちＳＷ２００２は、逓倍器１３５から出力された周波数ｆ２の信号を遮断する。

また、制御部２００４は、出力端１０６から周波数ｆ１＋ｆ２の信号を出力する場合、可変バンドパスフィルタ２００５の通過周波数帯域をｆ１＋ｆ２とする制御を行う。同様に、制御部２００４は、出力端１０６から周波数ｆ１−ｆ２の信号を出力する場合、可変バンドパスフィルタ２００５の通過周波数帯域をｆ１−ｆ２とする制御を行う。出力端１０６から周波数ｆ１の信号を出力する場合、可変バンドパスフィルタ２００５の通過周波数帯域をｆ１とする制御を行なう。

図２１に示すように、制御部２００１の制御が、ＳＷ２００２＝ＯＦＦのとき、
制御部２００４により可変バンドパスフィルタ２００５の通過周波数帯域がｆ１に制御されたとき、
ｆ３＝ｆ１となり、
ＳＷ２００２＝ＯＮのとき、制御部２００４により可変バンドパスフィルタ２００５の通過周波数帯域がｆ１＋ｆ２に制御されたとき、
ｆ３＝ｆ１＋ｆ２となり、
ＳＷ２００２＝ＯＮのとき、制御部２００４により可変バンドパスフィルタ２００５の通過周数帯域がｆ１−ｆ２に制御されたとき、
ｆ３＝ｆ１−ｆ２
となる。

このように、本実施の形態のＰＬＬ周波数シンセサイザによれば、フィルタの通過周波数帯域を可変とし、周波数の信号を乗算後に用いるフィルタの通過帯域を変化させて所望の信号を得ることにより、フィルタを１つ用いる構成で、広帯域な周波数可変が可能で、かつＣ／Ｎ特性が良いＰＬＬ周波数シンセサイザを実現することができる。

（実施の形態８）
図２２は、本発明の実施の形態８に係るＰＬＬ周波数シンセサイザの構成を示すブロック図である。但し、図１と同一の構成となるものについては、図１と同一番号を付し、詳しい説明を省略する。

図２２のＰＬＬ周波数シンセサイザ２２００は、分配器２２０１と、乗算器２２０２と、分配器２２０３と、フィルタ２２０４と、フィルタ２２０５と、出力端２２０６と、出力端２２０７と、出力端２２０８と、を具備し、複数の周波数帯域の信号を出力する点が図１のＰＬＬ周波数シンセサイザと異なる。

分配器２２０１は、逓倍器１２５から出力された周波数ｆ１の信号を分配して出力端２２０６と、乗算器２２０２とに出力する。乗算器２２０２は、分配された周波数ｆ１の信号と、逓倍器１３５から出力された周波数ｆ２の信号とを乗算して分配器２２０３に出力する。

分配器２２０３は、乗算後の信号を分配してフィルタ２２０４とフィルタ２２０５とに出力する。フィルタ２２０４は、周波数ｆ１に周波数ｆ２を加算した周波数成分を通過させ、その他の周波数成分を減衰させて出力端２２０７に出力する。フィルタ２２０５は、周波数ｆ１から周波数ｆ２を減算した周波数成分を通過させ、その他の周波数成分を減衰させて出力端２２０８に出力する。

次に、動作について図２２を用いて説明する。出力端２２０６からは、ＰＬＬ１０２の出力信号が、分配器２２０１で分配されたものが出力されるので、出力される周波数は、
ｆ４＝ｆ１
となる。また出力端２２０７の信号については、ＰＬＬ１０２の出力信号ｆ１とＰＬＬ１０３の出力信号ｆ２が乗算器２２０２により乗算され、その後分配器２２０３により分配されフィルタ２２０４に入力される。フィルタ２２０４の通過周波数帯域はｆ１＋ｆ２に設定されているので、
ｆ５＝ｆ１＋ｆ２
となる。また出力端２２０８の信号については、ＰＬＬ１０２の出力信号ｆ１とＰＬＬ１０３の出力信号ｆ２が第１の乗算器２２０２により乗算され、その後分配器２２０３により分配されフィルタ２２０５へ入力される。フィルタ２２０５の通過周波数帯域はｆ１−ｆ２に設定されているので、
ｆ６＝ｆ１−ｆ２
となる。

このように、本実施の形態のＰＬＬ周波数シンセサイザによれば、同時に３つの周波数を出力することができる、広帯域な周波数可変が可能で、かつＣ／Ｎ特性が良いＰＬＬ周波数シンセサイザを実現することができる。

また、上記実施の形態ではＰＬＬ１０２とＰＬＬ１０３の周波数可変範囲により複数かつ広帯域の周波数の信号を生成できる。

ＰＬＬ１０２の出力周波数の可変幅をΔｆ１、ＰＬＬ１０３の出力周波数の可変幅をΔｆ２とすると、出力される周波数ｆ４、ｆ５、ｆ６は以下の通りになる。
ｆ４＝ｆ１＋Δｆ１
ｆ５＝ｆ１＋ｆ２＋Δｆ１＋Δｆ２
ｆ６＝ｆ１−ｆ２＋Δｆ１−Δｆ２
例えば、中心周波数ｆ１が４ＧＨｚ、チャネル間隔ｆ２が１００ＭＨｚであるとする。

ここで、中心周波数を１００ＭＨｚ高くする場合、ＰＬＬ１０２の出力周波数を１００ＭＨｚ上げる。すなわち、Δｆ１を＋１００ＭＨｚとする。
ｆ４＝４ＧＨｚ＋１００ＭＨｚ＝４．１ＧＨｚ
ｆ５＝４ＧＨｚ＋１００ＭＨｚ＋１００ＭＨｚ＝４．２ＧＨｚ
ｆ６＝４ＧＨｚ−１００ＭＨｚ＋１００ＭＨｚ＝４．０ＧＨｚ
また、チャネル間隔を１０ＭＨｚ広げる場合、ＰＬＬ１０３の出力周波数を１０ＭＨｚあげる。すなわち、Δｆ２を＋１０ＭＨｚとする。
ｆ４＝４ＧＨｚ
ｆ５＝４ＧＨｚ＋１００ＭＨｚ＋１０ＭＨｚ＝４．１１ＧＨｚ
ｆ６＝４ＧＨｚ−１００ＭＨｚ−１０ＭＨｚ＝３．８９ＧＨｚ
そして、中心周波数を２００ＭＨｚ下げ、チャネル間隔を２０ＭＨｚ狭くする場合、ＰＬＬ１０２の出力周波数を２００ＭＨｚ下げ、ＰＬＬ１０３の出力周波数を２０ＭＨｚ下げる。すなわちΔｆ１を−２００ＭＨｚとし、Δｆ２を−２０ＭＨｚとする。
ｆ４＝４ＧＨｚ−２００ＭＨｚ＝３．８ＧＨｚ
ｆ５＝４ＧＨｚ＋１００ＭＨｚ−２００ＭＨｚ−２０ＭＨｚ＝３．８８ＧＨｚ
ｆ６＝４ＧＨｚ−１００ＭＨｚ−２００ＭＨｚ＋２０ＭＨｚ＝３．７２ＧＨｚ

（実施の形態９）
実施の形態１〜８のＰＬＬ周波数シンセサイザは、発振した信号をベースバンドまたは中間周波数の信号に乗算して無線周波数に変換する場合に用いて好適である。

この点に着目して本実施の形態では、Ｃ／Ｎ特性のよい実施の形態１〜８のＰＬＬ周波数シンセサイザが発振した信号を携帯電話、ＰＨＳ、無線ＬＡＮなどの各種無線通信機に用いることを提案する。これによってＣ／Ｎ特性が良好な無線通信機を実現することができる。

本発明のＰＬＬ周波数シンセサイザは、無線通信装置に用いて好適である。

本発明の実施の形態１に係るＰＬＬ周波数シンセサイザの構成を示すブロック図 上記実施の形態のＰＬＬ周波数シンセサイザの制御信号の一例を示す図 上記実施の形態のＰＬＬ周波数シンセサイザの出力周波数範囲を示す図 上記実施の形態のＰＬＬ周波数シンセサイザのＣ／Ｎ特性の一例を示す図 周波数特性の一例を示す図 周波数特性の一例を示す図 周波数特性の一例を示す図 周波数特性の一例を示す図 周波数特性の一例を示す図 本発明の実施の形態２に係るＰＬＬ周波数シンセサイザの構成を示すブロック図 上記実施の形態のＰＬＬ周波数シンセサイザの制御信号の一例を示す図 本発明の実施の形態３に係るＰＬＬ周波数シンセサイザの構成を示すブロック図 上記実施の形態のＰＬＬ周波数シンセサイザの乗算器の内部構成の一例を示す図 上記実施の形態のＰＬＬ周波数シンセサイザの制御信号の一例を示す図 本発明の実施の形態４に係るＰＬＬ周波数シンセサイザの構成を示すブロック図 上記実施の形態のＰＬＬ周波数シンセサイザの制御信号の一例を示す図 本発明の実施の形態５に係るＰＬＬ周波数シンセサイザの構成を示すブロック図 本発明の実施の形態６に係るＰＬＬ周波数シンセサイザの構成を示すブロック図 上記実施の形態のＰＬＬ周波数シンセサイザの制御信号の一例を示す図 本発明の実施の形態７係るＰＬＬ周波数シンセサイザの構成を示すブロック図 上記実施の形態のＰＬＬ周波数シンセサイザの制御信号の一例を示す図 本発明の実施の形態８に係るＰＬＬ周波数シンセサイザの構成を示すブロック図 従来のＰＬＬ周波数シンセサイザの構成を示すブロック図

符号の説明

１０１ 基準信号発振器
１０２、１０３ ＰＬＬ
１０４、１２０１ 出力選択部
１０５、１００１、１２０２、１５０１、１８０１、１８０２、２００１、２００４ 制御部
１４１、１４２、１４４、１４７、１２１１、１２１３、１２１４、２００２ スイッチ（ＳＷ）
１４３、１００４、１２１２、２００３、２２０２ 乗算器
１４５、１４６、２２０４、２２０５ フィルタ
１２２、１３２、１００２、１５０２ 位相比較器
１２４、１３４、１００３、１５０３ 電圧制御発振器
１２５、１３５、１７０１ 逓倍器
１８０３、２００５ 可変バンドパスフィルタ
２２０１、２２０３ 分配器
１２１、１２６、１３１、１３６ 分周器
１２３、１３３ ループフィルタ
２２０６、２２０７、２２０８ 出力端
１００、１０００、１２００、１５００、１７００、１８００、２０００、２２００ ＰＬＬ周波数シンセサイザ
１３１１、１３１４ 入力端
１３１２、１３１５ 入力回路
１３１３ 出力端
１３０６、１３０７、１３０８ トランジスタ
１３０９、１３１０ 負荷
１３１６、１３１８、１３２１ バイアス回路
１３１７、１３１９、１３２２、１３２３ 直流電源
１３２０ コンデンサ

Claims (12)

1. 可変可能な周波数の第１信号を出力する第１発振手段と、周波数可変範囲を補間する周波数の第２信号を出力する第２発振手段と、前記第１信号と前記第２信号とを乗算して、前記第１周波数の信号、前記第１周波数と前記第２周波数とを加算した周波数の信号、前記第１周波数から前記第２周波数を減算した周波数の信号のいずれかを選択的に出力する出力選択手段と、を具備することを特徴とするＰＬＬ周波数シンセサイザ。
2. 前記出力選択手段は、前記第１信号と前記２信号とを乗算する乗算手段と、前記第１周波数と前記第２周波数とを加算した周波数の信号を通過させる第１フィルタと、前記第１周波数から前記第２周波数を減算した周波数の信号を通過させる第２フィルタと、前記第１フィルタから出力された信号と前記第２フィルタから出力された信号とのいずれかを選択する第１スイッチと、前記第１スイッチから出力された信号と前記第１信号とのいずれかを選択する第２スイッチと、を具備することを特徴とする請求項１に記載のＰＬＬ周波数シンセサイザ。
3. 前記出力選択手段は、前記第２信号の出力、出力せずのいずれかを行う第１スイッチと、前記第１スイッチの出力と前記第１信号とを乗算する乗算手段と、前記第１スイッチの出力と前記第１信号とを加算した周波数の信号を通過させる第１フィルタと、前記第１周波数から前記第１スイッチの出力を減算した周波数の信号を通過させる第２フィルタと、前記第１フィルタから出力された信号と前記第２フィルタから出力された信号と前記第１信号とのいずれかを選択する第２スイッチと、を具備することを特徴とする請求項１に記載のＰＬＬ周波数シンセサイザ。
4. 前記出力選択手段は、前記第１信号と前記２信号とを乗算する乗算手段と、前記乗算手段における乗算後の信号から前記第１周波数と前記第２周波数とを加算した周波数、または前記第１周波数から前記第２周波数を減算した周波数のいずれかの信号を通過させる可変フィルタと、前記可変フィルタから出力された信号と前記第１信号とのいずれかを選択するスイッチと、を具備することを特徴とする請求項１に記載のＰＬＬ周波数シンセサイザ。
5. 前記出力選択手段は、前記第２信号の出力、出力せずのいずれかを行うスイッチと、前記スイッチの出力と前記第１信号とを乗算する乗算手段と、前記乗算手段における乗算後の信号から前記第１周波数、前記第１周波数と前記第２周波数とを加算した周波数、または前記第１周波数から前記第２周波数を減算した周波数のいずれかの信号を通過させる可変フィルタとを具備することを特徴とする請求項１に記載のＰＬＬ周波数シンセサイザ。
6. 発振の基準となる周波数の基準信号を発振する基準信号発振手段を具備し、前記第１発振手段は、発振した信号と前記基準信号とを分周して位相を比較し、比較結果から周波数のずれを補正し、前記第２発振手段は、基準信号を逓倍して前記選択出力手段に出力することを特徴とする請求項１から請求項５のいずれかに記載のＰＬＬ周波数シンセサイザ。
7. 前記第２発振手段は、基準となる周波数の信号と発振した信号とをそれぞれ分周した信号の位相を比較する位相比較手段と、位相比較の結果に対応して発振する信号の周波数を変化させる可変発振手段とを具備し、前記ＰＬＬ周波数シンセサイザは、前記出力選択手段が前記第１周波数の信号のみを出力する場合、前記位相比較手段と前記可変発振手段の動作を停止する制御手段を具備することを特徴とする請求項１から請求項５のいずれかに記載のＰＬＬ周波数シンセサイザ。
8. １ＧＨｚ以上の周波数の信号を生成することを特徴とする請求項１から請求項７のいずれかに記載のＰＬＬ周波数シンセサイザ。
9. ２ＧＨｚ以上の周波数の信号を生成することを特徴とする請求項１から請求項７のいずれかに記載のＰＬＬ周波数シンセサイザ。
10. ４ＧＨｚ以上の周波数の信号を生成することを特徴とする請求項１から請求項７のいずれかに記載のＰＬＬ周波数シンセサイザ。
11. 請求項１から請求項１０のいずれかに記載のＰＬＬ周波数シンセサイザと、ベースバンドまたは中間周波数の送信信号に前記ＰＬＬ周波数シンセサイザにおいて生成した信号を乗算して無線周波数に変換する無線通信装置。
12. 可変可能な周波数の第１信号を出力し、周波数可変範囲を補間する周波数の第２信号を出力し、前記第１信号と前記第２信号とを乗算して、前記第１周波数の信号、前記第１周波数と前記第２周波数とを乗算し、加算した周波数の信号、前記第１周波数から前記第２周波数を減算した周波数の信号のいずれかを選択的に出力することを特徴とする周波数発振方法。

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