JP2005294548A - ネットワーク電子部品およびその製造方法 - Google Patents

Abstract

【課題】 構造が簡単で、製造工程を簡略化する。
【解決手段】 ウエハ状態のシリコン基板１上の複数のネットワーク電子部品形成領域に対して、薄膜抵抗体３、接続パッド４、下地金属層９を含む配線１０、柱状電極１１および半田ボール１３の形成を一括して行ない、その後にダイシングストリート２３に沿って分断して複数個のネットワーク電子部品を得る。
【選択図】 図１１

Description

この発明はネットワーク電子部品およびその製造方法に関する。

従来のネットワーク電子部品には、相互に分離された複数の薄膜抵抗素子を備えたものがある（例えば、特許文献１参照）。このネットワーク電子部品では、セラミックス基板の両側面に複数の溝が設けられ、セラミックス基板の上面において溝に対応しない部分に複数対の上部電極が設けられ、セラミックス基板の下面において溝に対応しない部分に複数対の下部電極が設けられ、セラミックス基板の両側面において溝に対応しない部分に複数対の側面電極がそれぞれ対応する上部電極および下部電極に接続されて設けられ、各対の上部電極間に薄膜抵抗体が設けられ、薄膜抵抗体等を含むセラミックス基板上に保護ガラス層、中間ガラス層および被覆ガラス層が設けられ、この状態で露出された上部電極、下部電極および側面電極からなる電極部の表面にニッケルメッキおよび半田メッキが設けられた構造となっている。

特開２０００−３４８９１４号公報

ところで、上記構造のネットワーク電子部品を製造する場合には、完成されたネットワーク電子部品を複数個形成することが可能な面積を有する集合セラミックス基板の上面に第１ブレーク溝および第２ブレーク溝を格子状に形成し、第１ブレーク溝上における集合セラミックス基板に側面溝形成用のスルーホールを形成し、集合セラミックス基板の上面に電極ペーストを印刷して上部電極を形成し、集合セラミックス基板の下面に電極ペーストを印刷して下部電極を形成し、対の上部電極間に抵抗体ペーストを印刷して薄膜抵抗体を形成し、薄膜抵抗体を保護するための保護ガラス層を印刷して形成し、中間ガラス層および被覆ガラス層を印刷して形成し、集合セラミックス基板を第１ブレーク溝に沿って切断して両側面に溝を有する複数のバー状セラミックス基板に分割し、バー状セラミックス基板の両側面に電極ペーストを塗布して側面電極を形成し、バー状セラミックス基板を第２ブレーク溝に沿って切断して複数の単体セラミックス基板に分割し、単体セラミックス基板の上部電極、下部電極および側面電極からなる電極部の表面にニッケルメッキおよび半田メッキを形成している。

しかしながら、上記構造のネットワーク電子部品では、電極部を、セラミックス基板の上面において溝に対応しない部分に設けられた上部電極と、セラミックス基板の下面において溝に対応しない部分に設けられた下部電極と、セラミックス基板の両側面において溝に対応しない部分に設けられた側面電極とによって構成しているので、構造が複雑である上、製造工程が極めて繁雑であるという問題があった。製造工程について説明すると、第１ブレーク溝および第２ブレーク溝形成工程、スルーホール形成工程、上部電極形成工程、下部電極形成工程、薄膜抵抗体形成工程、保護ガラス層形成工程、中間ガラス層および被覆ガラス層形成工程、第１ブレーク溝切断工程、側面電極形成工程、第２ブレーク溝切断工程、ニッケルメッキおよび半田メッキ形成工程、というように工程数が多く、しかも、側面電極形成工程は第１ブレーク溝切断工程後であり、ニッケルメッキおよび半田メッキ形成工程は第２ブレーク溝切断工程後であり、製造工程が極めて繁雑となってしまう。

そこで、この発明は、構造が簡単で、製造工程を簡略化することができるネットワーク電子部品を提供することを目的とする。

この発明は、上記目的を達成するため、基板と、前記基板上に設けられた薄膜受動素子と、前記薄膜受動素子を含む前記基板上に前記薄膜受動素子に接続されて設けられた複数の外部接続用電極とを有することを特徴とするものである。

この発明によれば、基板上にのみ外部接続用電極を設けているので、構造が簡単で、製造工程を簡略化することができる。

（第１実施形態）
図１はこの発明の第１実施形態としてのネットワーク電子部品の等価回路的平面図を示す。このネットワーク電子部品では、平面正方形状のシリコン基板（半導体基板）１上に２つの薄膜抵抗素子（薄膜受動素子）２が相互に分離されて設けられている。この場合、薄膜抵抗素子２の両端部は、後述する柱状電極１１からなる外部接続用電極に接続されている。

次に、図２は図１に示すネットワーク電子部品の平面図を示し、図３は図２のIII−III線に沿う断面図を示す。図３を参照して説明すると、シリコン基板１の上面にはＮｉＣｒやＴａＮ等からなる短冊形状の薄膜抵抗体３が設けられている。薄膜抵抗体３の両端部上面にはアルミニウム系金属等からなる複数の接続パッド４が設けられている。接続パッド４の中央部を除く領域において薄膜抵抗体３を含むシリコン基板１の上面には酸化シリコン等からなる絶縁膜５が設けられ、接続パッド４の中央部は絶縁膜５に設けられた開口部６を介して露出されている。

絶縁膜５の上面にはポリイミド系樹脂やエポキシ系樹脂等からなる保護膜（絶縁膜）７が設けられている。この場合、絶縁膜５の開口部６に対応する部分における保護膜７には開口部８が設けられている。保護膜７の上面には銅等からなる下地金属層９が設けられている。下地金属層９の上面全体には銅からなる配線１０が設けられている。下地金属層９を含む配線１０の一端部は、両開口部６、８を介して接続パッド４に接続されている。

配線１０の接続パッド部上面には銅からなる柱状電極１１が設けられている。配線１０を含む保護膜７の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる封止膜１２がその上面が柱状電極１１の上面と面一となるように設けられている。柱状電極１１の上面には半田ボール１３が設けられている。

ところで、図１に示すように、平面正方形状のシリコン基板１上には２つの薄膜抵抗素子２が相互に分離されて設けられ、４つの柱状電極１１からなる外部接続用電極が２行２列に配置されている。したがって、図２に示すように、柱状電極１１および半田ボール１３は２行２列に配置されている。ここで、このネットワーク電子部品の一部の寸法の一例について説明すると、シリコン基板１のサイズは１．０ｍｍ×１．０ｍｍであり、柱状電極１１のピッチは０．５ｍｍであり、柱状電極１１の直径は０．２５ｍｍである。

次に、このネットワーク電子部品の製造方法の一例について説明する。まず、図４に示すように、ウエハ状態のシリコン基板（半導体基板）１を用意する。ここで、図４において、縦線と横線とで囲まれた正方形状で無印の領域はネットワーク電子部品形成領域２１であり、×印の領域はアライメントマーク形成領域２２である。したがって、縦線および横線はダイシングストリート２３である。ただし、ダイシングストリート２３は、シリコン基板１の上面に実際に形成されているものではなく、設計上の仮想線である。

次に、図５に示すように、ウエハ状態のシリコン基板１の上面にＮｉＣｒやＴａＮ等からなる短冊形状の薄膜抵抗体３を印刷、焼成により形成する。この状態では、図４に示す１つの正方形状のネットワーク電子部品形成領域２１におけるシリコン基板１の上面に２つの短冊形状の薄膜抵抗体３が互いに平行に形成されている。次に、薄膜抵抗体３の両端部上面にアルミニウム系金属等からなる接続パッド４を形成する。

次に、薄膜抵抗体３および接続パッド４を含むシリコン基板１の上面全体に酸化シリコン等からなる絶縁膜５を形成する。次に、接続パッド４の中央部に対応する部分における絶縁膜５に開口部６を形成する。次に、開口部５内を含む前記煙幕５の上面全体にポリイミド系樹脂やエポキシ系樹脂等からなる保護膜７を形成する。次に、絶縁膜５の開口部６に対応する部分における保護膜７に開口部８を形成する。

次に、図６に示すように、両開口部６、８を介して露出された接続パッド４の上面を含む保護膜７の上面全体に下地金属層９を形成する。この場合、下地金属層９は、無電解メッキにより形成された銅層のみであってもよく、またスパッタにより形成された銅層のみであってもよく、さらにスパッタにより形成されたチタン等の薄膜層上にスパッタにより銅層を形成したものであってもよい。

次に、下地金属層９の上面にメッキレジスト膜２４をパターン形成する。この場合、配線１０形成領域に対応する部分におけるメッキレジスト膜２４には開口部２５が形成されている。次に、下地金属層９をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜２４の開口部２５内の下地金属層９の上面に配線１０を形成する。次に、メッキレジスト膜２４を剥離する。

次に、図７に示すように、配線１０を含む下地金属層９の上面にメッキレジスト膜２６をパターン形成する。この場合、柱状電極１１形成領域に対応する部分におけるメッキレジスト膜２６には開口部２７が形成されている。次に、下地金属層９をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜２６の開口部２７内の配線１０の接続パッド部上面に柱状電極１１を形成する。次に、メッキレジスト膜２６を剥離し、次いで、配線１０をマスクとして下地金属層９の不要な部分をエッチングして除去すると、図８に示すように、配線１０下にのみ下地金属層９が残存される。

次に、図９に示すように、スクリーン印刷法、スピンコーティング法、ダイコート法等により、柱状電極１１および配線１０を含む保護膜７の上面全体にエポキシ系樹脂やポリイミド系樹脂等からなる封止膜１２をその厚さが柱状電極１１の高さよりも厚くなるように形成する。したがって、この状態では、柱状電極１１の上面は封止膜１２によって覆われている。

次に、封止膜１２および柱状電極１１の上面側を適宜に研磨し、図１０に示すように、柱状電極１１の上面を露出させ、且つ、この露出された柱状電極１１の上面を含む封止膜１２の上面を平坦化する。ここで、柱状電極１１の上面側を適宜に研磨するのは、電解メッキにより形成される柱状電極１１の高さにばらつきがあるため、このばらつきを解消して、柱状電極１１の高さを均一にするためである。

次に、図１１に示すように、柱状電極１１の上面に半田ボール１３を形成する。次に、シリコン基板１の下面をダイシングテープ（図示せず）に貼り付け、図４に示すアライメントマーク形成領域２２に形成されたアライメントマーク（図示せず）を基準として、図１２に示すように、シリコン基板１等をダイシングストリート２３に沿って切断し、ダイシングテープから剥がすと、図２に示すネットワーク電子部品が複数個得られる。

このようにして得られたネットワーク電子部品では、シリコン基板１上にのみ外部接続用電極としての柱状電極１１を設けているので、構造が簡単である。また、上記製造方法では、ウエハ状態のシリコン基板１上の複数のネットワーク電子部品形成領域２１に対して、薄膜抵抗体３、接続パッド４、配線１０、柱状電極１１および半田ボール１３の形成を一括して行い、その後にダイシングストリート２３に沿って分断して複数個のネットワーク電子部品を得ているので、製造工程を簡略化することができる。

（第２実施形態）
図１３はこの発明の第２実施形態としてのネットワーク電子部品の等価回路的平面図を示す。このネットワーク電子部品では、平面正方形状のシリコン基板１上に１つの薄膜抵抗素子２と１つの薄膜容量素子（薄膜受動素子）３１とからなるＲＣ素子（ローパスフィルタ）が設けられている。この場合、薄膜抵抗素子２の両端部は、柱状電極からなる入力側および出力側の外部接続用電極３２、３３に接続されている。薄膜容量素子３１の一端部は薄膜抵抗素子２の出力側に接続され、他端部は、柱状電極からなる入力側および出力側の外部接続用電極３４、３５に接続されている。

次に、図１３に示す薄膜抵抗素子２の部分について、図１３のXIV−XIV線に沿う断面図である図１４を参照して説明する。図１４に示すネットワーク電子部品において、図３に示すネットワーク電子部品と異なる点は、保護膜７と封止膜１２との間にエポキシ系樹脂やポリイミド系樹脂等からなる層間絶縁膜４１を設け、保護膜７の上面に設けられた銅等からなる下地金属層４２を含む銅からなる中間配線４３を絶縁膜５および保護膜７の開口部６、８を介して接続パッド４に接続させ、層間絶縁膜４１の上面に設けられた下地金属層９を含む配線１０を層間絶縁膜４１に設けられた開口部４４を介して中間配線４３に接続させた点である。

次に、図１３に示す薄膜容量素子３１の部分について、図１３のXV−XV線に沿う断面図である図１５を参照して説明する。保護膜７の上面には銅等からなる下地金属層４５を含む銅からなる下層導電層４６が設けられている。この場合、下地金属層４５を含む下層導電層４６は、図１４に示す下地金属層４２を含む中間配線４３に引き回し線（図示せず）を介して接続されている。層間絶縁膜４１の上面には銅等からなる下地金属層４７を含む銅からなる上層導電層４８が設けられている。

ここで、上層導電層４８と下層導電層４６とは、その間に層間絶縁膜４１が介在された状態で、相対向して配置され、薄膜容量素子３１を構成している。上層導電層４８は２つの接続パッド部を有し、これらの接続パッド部上面には柱状電極１１が設けられている。上層導電層４８を含む層間絶縁膜４１の上面には封止膜１２がその上面が柱状電極１１の上面と面一となるように設けられている。柱状電極１１の上面には半田ボール１３が設けられている。

そして、このネットワーク電子部品でも、シリコン基板１上にのみ外部接続用電極としての柱状電極１１を設けているので、構造が簡単である。また、このネットワーク電子部品を製造する場合も、上記第１実施形態の場合と同様に、シリコン基板１上の複数のネットワーク電子部品形成領域に対して、薄膜抵抗体３、接続パッド４、中間配線４３、下層導電層４６、配線１０、上層導電層４８、柱状電極１１および半田ボール１３の形成を一括して行い、その後に分断して複数個のネットワーク電子部品を得ることができるので、製造工程を簡略化することができる。

（第３実施形態）
図１６はこの発明の第３実施形態としてのネットワーク電子部品の等価回路的平面図を示す。このネットワーク電子部品では、シリコン基板１上に１つの薄膜抵抗素子２と２つの薄膜容量素子３１が設けられている。この場合、薄膜抵抗素子２の両端部は、上側の２つの柱状電極１１からなる外部接続用電極に接続されている。一方の薄膜容量素子３１の両端部は、左側の２つの柱状電極１１からなる外部接続用電極に接続されている。他方の薄膜容量素子３１の両端部は、右側の２つの柱状電極１１からなる外部接続用電極に接続されている。

（第４実施形態）
例えば、上記第１実施形態では、図４に示すダイシングストリート２３の全てに沿って切断し、図１に示すように、平面正方形状で２つの薄膜抵抗素子２を有するネットワーク電子部品を複数個得ているが、これに限定されるものではない。例えば、図４において、縦線からなるダイシングストリート２３の全てに沿って切断し、且つ、横線からなるダイシングストリート２３の１本おきに沿って切断すると、図１７に示すこの発明の第４実施形態のように、平面長方形状で４つの薄膜抵抗素子２を有するネットワーク電子部品が複数個得られる。

（第５実施形態）
また、図４において、縦線からなるダイシングストリート２３の１本おきに沿って切断し、且つ、横線からなるダイシングストリート２３の１本おきに沿って切断すると、図１８に示すこの発明の第５実施形態のように、平面正方形状で８つの薄膜抵抗素子２を有するネットワーク電子部品が複数個得られる。

ここで、上記第１、第４、第５実施形態から明らかなように、図４に示す同一のウエハ状態のシリコン基板１を切断するとき、ダイシング位置を変更するだけで、ネットワーク電子部品形成領域２１が１つ含まれるように分断したり、ネットワーク電子部品形成領域２１が２つあるいは４つつまり偶数含まれるように分断したりすることができる。このような切断を可能とするのは、上述の如く、ウエハ状態のシリコン基板１上の複数のネットワーク電子部品形成領域２１に対して、薄膜抵抗体３、接続パッド４、配線１０、柱状電極１１および半田ボール１３の形成を一括して行い、その後に分断しているからである。

（第６実施形態）
図１９はこの発明の第６実施形態としてのネットワーク電子部品の断面図を示す。このネットワーク電子部品において、図３に示すネットワーク電子部品と異なる点は、半田ボール１３の代わりに、柱状電極１１の上面に半田層１３ａを設けた点である。

（第７実施形態）
図２０はこの発明の第７実施形態としてのネットワーク電子部品の断面図を示す。このネットワーク電子部品において、図３に示すネットワーク電子部品と異なる点は、柱状電極１１および封止膜１１を有せず、配線１０を含む保護膜７の上面にソルダーレジスト等からなるオーバーコート膜５１を設け、配線１０の接続パッド部に対応する部分におけるオーバーコート膜５１に開口部５２を設け、開口部５２を介して露出された配線１０の接続パッド部（外部接続用電極）上に半田ボールを設けた点である。

（第８実施形態）
図２１はこの発明の第８実施形態としてのネットワーク電子部品の断面図を示す。このネットワーク電子部品において、図２０に示すネットワーク電子部品と異なる点は、オーバーコート膜５１の開口部５２内およびその近傍のオーバーコート膜５１の上面に銅等からなる下地金属層５３および銅からなる上層接続パッド（外部接続用電極）５４を配線１０の接続パッド部に接続させて設け、下地金属層５３を含む上層接続パッド５４上に半田ボール１３を設けた点である。

この発明の第１実施形態としてのネットワーク電子部品の等価回路的平面図。 図１に示すネットワーク電子部品の平面図。 図２のIII−III線に沿う断面図。 図１〜図３に示すネットワーク電子部品の製造に際し、当初用意したウエハ状態のシリコン基板の平面図。 図４に続く工程の断面図。 図５に続く工程の断面図。 図６に続く工程の断面図。 図７に続く工程の断面図。 図８に続く工程の断面図。 図９に続く工程の断面図。 図１０に続く工程の断面図。 図１１に続く工程の断面図。 この発明の第２実施形態としてのネットワーク電子部品の等価回路的平面図。 図１３のXIV−XIV線に沿う断面図。 図１３のXV−XV線に沿う断面図。 この発明の第３実施形態としてのネットワーク電子部品の等価回路的平面図。 この発明の第４実施形態としてのネットワーク電子部品の等価回路的平面図。 この発明の第５実施形態としてのネットワーク電子部品の等価回路的平面図。 この発明の第６実施形態としてのネットワーク電子部品の断面図。 この発明の第７実施形態としてのネットワーク電子部品の断面図。 この発明の第８実施形態としてのネットワーク電子部品の断面図。

符号の説明

１ シリコン基板
２ 薄膜抵抗素子
３ 薄膜抵抗体
４ 接続パッド
５ 絶縁膜
７ 保護膜
１０ 配線
１１ 柱状電極
１２ 封止膜
１３ 半田ボール

Claims (21)

1. 基板と、前記基板上に設けられた薄膜受動素子と、前記薄膜受動素子を含む前記基板上に前記薄膜受動素子に接続されて設けられた複数の外部接続用電極とを有することを特徴とするネットワーク電子部品。
2. 請求項１に記載の発明において、前記基板は半導体基板であることを特徴とするネットワーク電子部品。
3. 請求項１に記載の発明において、前記薄膜受動素子は抵抗素子であることを特徴とするネットワーク電子部品。
4. 請求項１に記載の発明において、前記薄膜受動素子は容量素子であることを特徴とするネットワーク電子部品。
5. 請求項１に記載の発明において、前記薄膜受動素子はＲＣ素子であることを特徴とするネットワーク電子部品。
6. 請求項１に記載の発明において、前記薄膜受動素子は複数であることを特徴とするネットワーク電子部品。
7. 請求項１に記載の発明において、前記外部接続用電極は、前記薄膜受動素子を含む前記基板上に前記薄膜受動素子に接続されて設けられた配線の接続パッド部上に設けられた柱状電極であることを特徴とするネットワーク電子部品。
8. 請求項１に記載の発明において、前記外部接続用電極は、前記薄膜受動素子を含む前記基板上に前記薄膜受動素子に接続されて設けられた配線の接続パッド部であることを特徴とするネットワーク電子部品。
9. 請求項１に記載の発明において、前記外部接続用電極は、前記薄膜受動素子を含む前記基板上に前記薄膜受動素子に接続されて設けられた配線の接続パッド部上に設けられた上層接続パッドであることを特徴とするネットワーク電子部品。
10. 請求項１に記載の発明において、前記外部接続用電極上に半田ボールが設けられていることを特徴とするネットワーク電子部品。
11. 請求項１に記載の発明において、前記外部接続用電極上に半田層が設けられていることを特徴とするネットワーク電子部品。
12. ウエハ状態の半導体基板上の複数のネットワーク電子部品形成領域にそれぞれ薄膜受動素子を形成する工程と、前記薄膜受動素子を含む前記ウエハ状態の半導体基板上の前記各ネットワーク電子部品形成領域にそれぞれ外部接続用電極を対応する前記薄膜受動素子に接続されて形成する工程と、前記ウエハ状態の半導体基板を切断して少なくとも１つのネットワーク電子部品形成領域を有するネットワーク電子部品を複数個得る工程とを有することを特徴とするネットワーク電子部品の製造方法。
13. 請求項１２に記載の発明において、前記薄膜受動素子は抵抗素子であることを特徴とするネットワーク電子部品の製造方法。
14. 請求項１２に記載の発明において、前記薄膜受動素子は容量素子であることを特徴とするネットワーク電子部品の製造方法。
15. 請求項１２に記載の発明において、前記薄膜受動素子はＲＣ素子であることを特徴とするネットワーク電子部品の製造方法。
16. 請求項１２に記載の発明において、前記切断は、前記ネットワーク電子部品形成領域が偶数含まれるように切断することを特徴とするネットワーク電子部品の製造方法。
17. 請求項１２に記載の発明において、前記外部接続用電極は、前記薄膜受動素子を含む前記基板上に前記薄膜受動素子に接続されて設けられた配線の接続パッド部上に設けられた柱状電極であることを特徴とするネットワーク電子部品の製造方法。
18. 請求項１２に記載の発明において、前記外部接続用電極は、前記薄膜受動素子を含む前記基板上に前記薄膜受動素子に接続されて設けられた配線の接続パッド部であることを特徴とするネットワーク電子部品の製造方法。
19. 請求項１２に記載の発明において、前記外部接続用電極は、前記薄膜受動素子を含む前記基板上に前記薄膜受動素子に接続されて設けられた配線の接続パッド部上に設けられた上層接続パッドであることを特徴とするネットワーク電子部品の製造方法。
20. 請求項１２に記載の発明において、前記外部接続用電極上に半田ボールを形成する工程を有することを特徴とするネットワーク電子部品の製造方法。
21. 請求項１２に記載の発明において、前記外部接続用電極上に半田層を形成する工程を有することを特徴とするネットワーク電子部品の製造方法。
    

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