JP2005251877A - シリコン窒化膜の形成方法 - Google Patents

シリコン窒化膜の形成方法 Download PDF

Info

Publication number
JP2005251877A
JP2005251877A JP2004058214A JP2004058214A JP2005251877A JP 2005251877 A JP2005251877 A JP 2005251877A JP 2004058214 A JP2004058214 A JP 2004058214A JP 2004058214 A JP2004058214 A JP 2004058214A JP 2005251877 A JP2005251877 A JP 2005251877A
Authority
JP
Japan
Prior art keywords
silicon nitride
nitride film
silicon
film
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004058214A
Other languages
English (en)
Other versions
JP4279176B2 (ja
Inventor
Takeshi Saito
豪 斎藤
Hiromi Ito
博巳 伊藤
Makiko Kitazoe
牧子 北添
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Leading Edge Technologies Inc
Ulvac Inc
Original Assignee
Semiconductor Leading Edge Technologies Inc
Ulvac Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Leading Edge Technologies Inc, Ulvac Inc filed Critical Semiconductor Leading Edge Technologies Inc
Priority to JP2004058214A priority Critical patent/JP4279176B2/ja
Priority to US11/057,246 priority patent/US7510984B2/en
Publication of JP2005251877A publication Critical patent/JP2005251877A/ja
Application granted granted Critical
Publication of JP4279176B2 publication Critical patent/JP4279176B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C23C16/045—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C23C16/345—Silicon nitride
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02277—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition the reactions being activated by other means than plasma or thermal, e.g. photo-CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Ceramic Engineering (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】 高い膜質を維持しつつ段差などに対する被覆性も良好なシリコン窒化膜の形成方法を提供することを目的とする。
【解決手段】 シリコンと窒素とを含む第１のガスと、窒素と水素とを含む第２のガスと、を減圧雰囲気において加熱した触媒に作用させることにより、シリコン窒化膜を形成することを特徴とするシリコン窒化膜の形成方法を提供する。
【選択図】 図１

Description

本発明は、シリコン窒化膜の形成方法に関し、特に、触媒ＣＶＤ法により良好な段差被覆性を有するシリコン窒化膜の形成方法に関する。
シリコン窒化膜は、半導体装置のパッシベーション膜、エッチングストッパ、ハードマスクなどとして、各種の用途において重要な役割を果たしている。また、ＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）のＬＤＤ（lightly doped drain）構造を形成するためのゲート側壁としても用いられている。
従来、これらの用途に用いられるシリコン窒化膜は、プラズマＣＶＤ（chemical vapor deposition）法や光ＣＶＤ法により形成されていた（例えば、特許文献１及び特許文献２）。
しかし、プラズマＣＶＤ法を用いた場合、プラズマによるウェーハのチャージアップなどの問題があり、６５ｎｍノード世代に代表される近年の超微細半導体装置においては、改善の余地がある。また一方、光ＣＶＤ法を用いた場合には、荷電粒子などによる損傷はないものの、原料ガスの分解速度が低いために堆積速度が低く、量産に向かないという問題がある。
これに対して、最近、触媒ＣＶＤ法が開発された。触媒ＣＶＤ法は減圧雰囲気において、例えば１６００℃以上に加熱された金属フィラメントに原料ガスを接触させ、触媒反応により分解・活性化させて基板の上に薄膜を堆積する方法である。触媒ＣＶＤ法によれば、プラズマを用いる際に問題となる損傷がなく、また高周波電源なども不要であり装置の構成を大幅にシンプルにできる。
また、従来のプラズマＣＶＤ法の場合、原料ガスの利用効率は数パーセント程度に過ぎないのに対して、触媒ＣＶＤ法の場合、８０パーセント近い利用効率を得ることも可能である。またさらに、堆積速度が大きく、水素含有量が少ない高品質の薄膜を堆積することができる。
特開２００２−７５９９２号公報 特開昭６１−２３４５３４号公報
しかし、本発明者の検討の結果、触媒ＣＶＤ法によりシリコン窒化膜を形成した場合、段差や溝に対する被覆性に改善の余地があることが判明した。すなわち、シラン（ＳｉＨ４）とアンモニア（ＮＨ３）を原料として触媒ＣＶＤ法によりシリコン窒化膜を堆積すると、基板上に設けられた段差の側面や、溝の内部などに対する堆積速度が低い。堆積時の圧力を下げ、またシランに対するアンモニアの供給量を下げると被覆性は改善されるが、シリコンの窒化が不十分となるためにシリコンリッチな薄膜が形成されてしまう。
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、高い膜質を維持しつつ段差などに対する被覆性も良好なシリコン窒化膜の形成方法を提供することにある。
上記目的を達成するため、本発明によれば、シリコンと窒素とを含む第１のガスと、窒素と水素とを含む第２のガスと、を減圧雰囲気において加熱した触媒に作用させることにより、シリコン窒化膜を形成することを特徴とするシリコン窒化膜の形成方法が提供される。
またここで、前記第１のガスを前記触媒に作用させることにより分解し、シリコンと窒素とが結合した堆積種を形成すると、シリコンの窒化を促進してシリコンと窒素の組成比のバランスが良好なシリコン窒化膜を形成することができる。
また、前記第１のガスは、トリシリルアミン及びジシリルアミンの少なくともいずれかであるものとすることができる。
また、前記第２のガスは、アンモニア及びメチルアミンの少なくともいずれかであるものとすることができる。
また、前記第１のガス及び前記第２のガスとともに、水素を前記減圧雰囲気に導入することにより、シリコン窒化膜の段差被覆性を改善できる。
また、表面に段差あるいは溝が形成された基板の上に前記シリコン窒化膜を形成することにより、段差被覆性にすぐれたシリコン窒化膜の形成が可能となる。
また、前記触媒は、通電加熱された金属体であるものとすることができる。
また、前記触媒は、タングステン（Ｗ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）、バナジウム（Ｖ）、レニウム（Ｒｅ）、イリジウム（Ｉｒ）、シリコン（Ｓｉ）及びアルミナ（ＡｌＯｘ）よりなる群から選択された少なくともいずかれを含むものとすることができる。
本発明において用いる触媒ＣＶＤ法は、特許文献２などに記載されている光ＣＶＤ法と比べて、以下に説明する本質的な優位点を有する。
すなわちまず、触媒ＣＶＤ法によれば、光ＣＶＤ法と比較して、同一温度で成膜した場合に、密度が高く、純度も高い薄膜が得られる。例えば、原料としてシラン類やアミン類のような水素化物の原料を使用する場合には、薄膜に混入される水素の量を大幅に低下させることができる。
例えば、レーザＣＶＤ法も含む光ＣＶＤ法における最適な成膜圧力領域は、通常のＬＰ（low pressure：減圧）ＣＶＤ法やＰ（prasma：プラズマ）ＣＶＤ法と同様に、１００Ｐａ〜数１００Ｐａである。これは、成膜圧力が低下すると励起光を吸収すべき原料ガスの「光学的厚さ」が低下して、量子効率（成膜プリカーサとなるフリーラジカルの発生効率）が低下し、現実的あるいは生産的な観点からの成膜速度が得られにくくなるからである。このために、光ＣＶＤ法においては、「気相を希薄にしすぎない」必要が生ずる。
しかし、成膜雰囲気の圧力が高いと、光照射により形成された成膜プリカーサなどの堆積種が基板に到達する前に、気相中で他の気体分子などと衝突し、その運動エネルギーが低下してしまう。つまり、薄膜の成長フロントに対する堆積種の入射の運動エネルギーが低下してしまうため、薄膜の密度あるいは緻密度が低下してしまう。
また、成膜雰囲気の圧力が高いと、バックグラウンドを構成する気体分子も成長フロントに高い頻度で衝突するため、薄膜の純度が低下しやすいという問題がある。
これに対して、触媒ＣＶＤ法は、光ＣＶＤ法の１０分の１以下の圧力で成膜が可能である。すなわち、触媒ＣＶＤ法によれば、１０Ｐａ程度の低い圧力においても十分に実用的な成膜速度が得られ、光ＣＶＤ法や通常のＰＣＶＤ法、ＬＰＣＶＤ法などと比較しても相当な低圧力での堆積が可能である。これは、触媒ＣＶＤ法の場合、原料ガス分子が高温に加熱された触媒によって極めて効率的に分解・励起されて堆積種が形成されるからであると考えられる。
そして、触媒ＣＶＤ法においては、このように低圧での堆積が可能となるために、成膜プリカーサ（前駆体）などの堆積種が気相中で他の気体分子などと衝突することによる運動エネルギーの損失を受けにくい。つまり、堆積種が高い運動エネルギーを維持したまま、薄膜の成長フロントに到達する。その結果として、密度（緻密度）の高い薄膜を形成することができる。また同時に、成膜雰囲気が低圧であるため、成長フロントに対するバックグランド気体分子の衝突頻度も低く、不純物（例えば、水素）などの混入も抑制できる。その結果として、高純度の薄膜を形成できる。
実際に、触媒ＣＶＤ法により１０Ｐａにおいて成膜したシリコン窒化膜は、同温度帯（〜３００℃）で成膜した光ＣＶＤ法やＰＣＶＤ法によるシリコン窒化膜と比較して非常に高密度で水素混入量が低く、ＬＰＣＶＤ法により約８００℃で成膜したシリコン窒化膜と同等以上の膜質を有する。
すなわち、触媒ＣＶＤ法の場合、触媒の表面に吸着した原料ガス分子が分解・励起されたプリカーサ化する際に、標準で約１７００℃という超高温の触媒体表面の原子から伝達・獲得した大きな熱振動エネルギーの一部がプリカーサの併進エネルギーに転換される。そして、成膜雰囲気が低圧であるために、これらプリカーサが気相輸送中に失活の機会が少なくエネルギーが保存されたまま基板に入射する。このため、基板温度のアシストにあまり依存せずに自己組織化的に緻密化させることが可能であると考えられる。
以上の説明をまとめると、以下の如くである。
（１）触媒ＣＶＤ法の場合、高温に加熱した触媒に原料ガスを作用させることにより、成膜プリカーサを極めて高い効率で生成することができるため、成膜雰囲気の圧力を従来の手法よりも大幅に下げることができる。
（２）プリカーサが生成される触媒が超高温であるため、これに吸着（接触）したプリカーサの脱離時の併進エネルギーが大きくなる。そして、成膜雰囲気が低圧であるために、基板方向への気相輸送中のプリカーサの失活が少ない。
（３）その結果として、基板表面に入射する成膜プリカーサの運動エネルギーが高いので薄膜の緻密化に寄与する。さらに、成膜雰囲気が低圧であるため、バッグラウンドの気体分子の混入が抑制され、高純度の薄膜が得られる。
本発明によれば、触媒ＣＶＤ法を用いることにより、プラズマを用いずに材料ガスを分解できるためゲート酸化膜に対してチャージアップによるダメージを与えない。また、例えば４００℃以下のように低温で成膜できるので、６５ｎｍノード以降の半導体装置の製造方法として有効である。そしてさらに、シリコンと窒素との組成比のバランスが良好であり、水素の含有量が少なく、優れた段差被覆性を有するシリコン窒化膜を形成することができる。
その結果として、高性能且つ高集積度の半導体装置などを安定的に製造することが可能となり、産業上のメリットは多大である。
以下、本発明の実施の形態について、図面を参照しつつ詳細に説明する。
図１及び図２は、それぞれ本発明の実施の形態にかかるシリコン窒化膜の形成方法を表す模式図である。すなわち、本発明においては、図１に表したように、シリコン（Ｓｉ）と窒素（Ｎ）とを含む第１の材料ガスと、窒素（Ｎ）と水素（Ｈ）とを含む第２の材料ガスと、を用いる。また、図２に表したように、水素（Ｈ２）をさらに追加することができる。
第１の材料ガスとしては、例えば、トリシリルアミン（（ＳｉＨ３）３Ｎ）（ＴＳＡ）やジシリルアミン（（ＳｉＨ３）２ＮＨ２）などを用いることができる。また、第２の材料ガスとしては、例えば、アンモニア（ＮＨ３）やメチルアミン（ＣＨ３ＮＨ２）などを用いることができる。
これらのガスは、減圧雰囲気中に配置され加熱された触媒に向けて供給される。すると、触媒の表面において、触媒反応による材料ガスの分解などが生じ、基板上にシリコン窒化膜が形成される。
図３は、本実施形態において用いる触媒ＣＶＤ装置の構成を例示する模式図である。
すなわち、触媒ＣＶＤ装置は、反応室１と、その内部を排気する真空排気系６と、材料ガス供給系８〜１０と、を有する。ガス供給系８からは、シリコン（Ｓｉ）と窒素（Ｎ）とを含む第１の材料ガスが供給される。ガス供給系９からは、水素（Ｈ２）が供給される。ガス供給系１０からは、窒素と水素とを含む第２の材料ガスが供給される。
これら材料ガスは、シャワーヘッド７を介して反応室１の中に導入される。この時、反応室１の中は、ターボ分子ポンプなどの真空排気系６により排気され、所定の減圧雰囲気が維持可能とされている。シャワーヘッド７から放出された材料ガスは、触媒２の表面において触媒反応により分解・活性化される。この時、触媒２は、例えば電流源５により１６００℃程度の温度に通電加熱されている。触媒２は、例えばタングステン（Ｗ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）、バナジウム（Ｖ）、レニウム（Ｒｅ）、イリジウム（Ｉｒ）、シリコン（Ｓｉ）、アルミナ（ＡｌＯｘ）などにより形成することができる。
触媒２により分解・活性化された粒子は、基板３の上に飛来し、シリコン窒化膜が堆積される。
以下、本発明者が実施した具体例について説明する。
すなわち、シリコンと窒素とを含む第１の材料ガスとしてトリシリルアミン（ＴＳＡ）を１５ｓｃｃｍ、窒素と水素とを含む第２の材料ガスとしてアンモニア（ＮＨ３）を３０ｓｃｃｍ、および水素（Ｈ２）を５０ｓｃｃｍを反応室１に導入した。トリシリルアミンは、材料ガス供給系８からマスフローコントローラにより流量を制御して反応室１に導入した。水素とアンモニアも同様に、材料ガス供給系９、１０からそれぞれ導入した。
反応室１の内部の圧力は、真空排気系６により減圧して４Ｐａから１５Ｐａに保持した。基板３は、触媒であるタングステン線２から７５ｍｍ離れた位置に載置された静電チャック方式の基板ステージ４の上に保持し、温度が３５０℃となるよう制御した。触媒２は、電源５により通電加熱して、約１７００℃に制御した。以下、本実施例の条件をまとめる。
このような条件において得られたシリコン窒化膜の成膜速度は、毎分約２０ｎｍと実用的な値であった。また、シリコン窒化膜の屈折率は、１．９８であり化学当量比のシリコン窒化物が得られたことが分かった。以下、本実施例の形成条件と、得られた結果をまとめる。

トリシリルアミン １５ｓｃｃｍ
アンモニア ３０ｓｃｃｍ
水素 ５０ｓｃｃｍ
触媒−基板間距離 ７５ｍｍ
触媒温度 １７００℃
基板温度 ３５０℃
成膜速度 ２０ｎｍ／分
屈折率 １．９８

上記の結果から、本発明によれば、良好な膜質のシリコン窒化膜を実用的な成膜速度で形成できることが確認できた。そしてさらに、本実施例によれば、優れた段差被覆性が得られる。
図４乃至図６は、段差被覆性を説明するための模式断面図である。
まず、図４（ａ）は、シリコン窒化膜２４０を堆積する前の状態を表し、同図（ｂ）は堆積後の状態を表す断面図である。ここでは、基板３として、半導体ウェーハなどの第１の層２１０の上に第２の層２２０がパターン形成された構造体が用いられている。すなわち、第２の層２２０がパターニングされて、溝Ｇが形成されている。この構造体を基板３として、その上にシリコン窒化膜２４０を堆積すると、図４（ｂ）に表した如く、第２の層２２０の上と、溝Ｇの底及び側面Ｓにもシリコン窒化膜２４０がほぼ同一の膜厚に形成される。つまり、段差被覆性が良好である。
本発明者の試作検討の結果によれば、例えば、シラン（ＳｉＨ４）とアンモニアを用いた触媒ＣＶＤ法において、このように良好な段差被覆性が得られるのは、溝Ｇの幅Ｗに対する深さＤの比率Ｄ／Ｗがおよそ０．５までの範囲である。つまり、溝の幅Ｗに対して深さＤが浅い場合には、比較的良好な段差被覆性が得られる。しかし、比率Ｄ／Ｗが大きくなるに従って、段差被覆性は低下する。
図５は、比率Ｄ／Ｗが大きい場合の段差被覆性を表す模式断面図である。すなわち、比率Ｄ／Ｗが大きくなり、溝Ｇの幅Ｗに対して深さＤが深くなるに従って、溝Ｇの側壁Ｓや底面に堆積されるシリコン窒化膜２４０の厚みが減少する。例えば、例えば、シラン（ＳｉＨ４）とアンモニアを用いた触媒ＣＶＤ法を用いて、比率Ｄ／Ｗが２を超えるような深い溝Ｇを有する基板上にシリコン窒化膜２４０を成膜した場合、溝Ｇの側壁Ｓや底面においては、第２の層２２０の上面に比べて３０パーセント程度しか成膜されない場合もある。
これに対して、本発明によれば、図６に表したように、溝Ｇの側壁Ｓや底面にも十分な厚みのシリコン窒化膜２４０を形成することができる。すなわち、上述した本発明の具体例の方法により、溝Ｇの側壁Ｓや底面において、第２の層２２０の上面に比べて９０パーセント以上の厚みで成膜することができた。つまり、本発明によれば、溝Ｇの比率Ｄ／Ｗが大きい場合であっても、良好な段差被覆性が得られる。
本発明においてこのように良好な段差被覆性が得られた理由のひとつは、材料ガスのひとつとして水素（Ｈ２）を導入したことにあると考えられる。すなわち、触媒ＣＶＤ法においては、トリシリルアミンやアンモニアなどの材料ガスが、加熱された触媒２によって極めて高い効率で分解される。その結果として、１０１２個／ｃｍ３レベルの大量の活性な水素原子が生成され、基板３の表面に吸着するが、同時に吸着した水素を引き抜く反応も進行するため、形成された薄膜中に残存する水素の含有量が低いという特徴がある。
つまり、触媒ＣＶＤ法の場合、材料ガスの分解効率が高く、ＳｉＨ４などの水素化ガスを材料ガスとして用いた場合には、多量の原子状水素を生成することができる。水素を原子状に分解することにより、成膜された膜からの余分な水素の排出が促進され、非常に緻密なシリコン窒化膜を形成することが可能となる。
そして、形成中のシリコン窒化膜２４０の表面において水素の吸着と脱離とが頻繁に行われるため、微視的には成長中の薄膜の表面には活性サイトが充分に存在する。
図７は、形成中のシリコン窒化膜の表面状態を表す概念図である。すなわち、同図（ａ）及び（ｂ）は、溝Ｇの開口部の一端を表す一部拡大断面図である。
図７（ａ）に表したように、形成中のシリコン窒化膜２４０の表面には、飛来する堆積種が吸着する活性サイト２４０Ａが存在する。材料ガスであるトリシリルアミンの分解により生成された主堆積種であるＳｉＨ３（シリル）やＳｉ−Ｎ−Ｈｘ（シリコンと窒素と水素が結合した分子）やＮＨ２などが形成中のシリコン窒化膜２４０の上面や溝Ｇの上部に飛来しても、図７（ｂ）に表したように、これらの活性サイト２４０Ａにトラップされてしまう。つまり、シリコン窒化膜２４０の表面での堆積種のマイグレート（migrate）が抑制されてしまう。そのため、溝Ｇの側壁Ｓや底面への堆積種の供給量が低下してしまい、溝Ｇの下部の膜厚が薄くなる原因となる。
これに対して、材料ガスのひとつとして水素（Ｈ２）を導入すると、活性サイト２４０Ａが終端される。
図８は、水素（Ｈ２）を導入した場合のシリコン窒化膜の成長表面を表す概念図である。 材料ガスのひとつとして水素（Ｈ２）を導入すると、触媒２によって原子状水素に分解される。そして、シリコン窒化膜２４０表面の活性サイト２４０Ａが、これら水素により終端される。このように水素により活性サイト２４０Ａが終端された成長表面に飛来したＳｉＨ３、ＮＨ２などの堆積種は、その成長表面を長距離にわたってマイグレートできる。すなわち、同図（ｂ）に矢印αで表した如く、溝Ｇの下方への堆積種の供給量が増加する。その結果として、段差被覆性を改善することができる。
ところで、このような水素導入の効果は、材料ガスとしてシラン（ＳｉＨ４）とアンモニアとを用いた場合にも同様に期待できる。つまり、シランとアンモニアを用いた触媒ＣＶＤ法によってシリコン窒化膜を形成する場合も、水素を導入することにより、段差被覆性を改善できる。
しかしながら、水素を添加すると図８に表したように薄膜表面の活性サイト２４０Ａの数が減じるため、窒化種であるＮＨ２などの前駆体の吸着も抑制されて窒化が不十分なシリコン窒化膜となってしまう。つまり、屈折率が高くシリコンリッチのシリコン窒化膜が形成される。シリコンリッチな膜質のシリコン窒化膜は、電気抵抗が低下するためリーク電流が多くなり絶縁膜として好ましくない。また、フッ酸などによるエッチング速度も高くなり脆弱な膜となる。
膜質を改善するために、窒化不足を解消するためにアンモニア（ＮＨ３）量をＮＨ３／ＳｉＨ４流量比で７程度にまで増やした場合には、窒化が促進されて屈折率は改善されるが、同時にＳｉＨ３が安定化されるため溝Ｇの下部への堆積種の供給量が低下して段差被覆性が悪化する。
つまり、材料ガスとしてシランとアンモニアを用いた場合、膜質を高いレベルに維持しつつ、段差被覆性を改善することが困難である。
これに対して、本発明によれば、材料ガスのひとつとして、シリコンと窒素とを含んだガス（第１の材料ガス）を用いることにより、段差被覆性を改善しつつ、同時に高いレベルの膜質を得ることができる。
図９は、本発明におけるシリコン窒化膜の成長表面を表す概念図である。
本発明においては、水素を導入することにより、図９（ａ）に表したように、シリコン窒化膜の表面の活性サイト２４０Ａが終端され、飛来する堆積種がマイグレートしやすい状態が形成されている。
そしてさらに、材料ガスのひとつとして、シリコンと窒素とを含むガス（第１の材料ガス）を用いることにより、シリコンと窒素とが結合した状態の堆積種が形成されると考えられる。例えば、材料ガスのひとつとしてトリシリルアミンを用いた場合、触媒２によってシリコンと窒素とが完全に分離する訳ではなく、シリコンと窒素とが結合した状態の堆積種（Ｓｉ−Ｎや、Ｓｉ−Ｎ−Ｈｘなど）が形成されるものと考えられる。このように、シリコンと窒素とが結合した状態の堆積種を供給することにより、シリコンの窒化が促進され、シリコンと窒素の組成比のバランスがとれた高い品質のシリコン窒化膜を形成することができる。
また、このように、シリコンと窒素とを含むガスを触媒２によって分解した場合、形成される分解種は、例えばＳｉ−Ｎや、Ｓｉ−Ｎ−Ｈｘなどであり、これらは、化学量論的な窒化シリコン（Ｓｉ３Ｎ４）よりもシリコンの組成比が高い状態、すなわち「シリコンリッチ」な状態にある。つまり、本発明の形成方法においては、Ｓｉ−Ｎなどのシリコンリッチの分解種が基板に飛来し吸着している。
一方、水素を導入することにより、過剰シリコンの「引き抜き」の効果が得られる。つまり、導入された水素は、触媒２によって励起・分解して水素ラジカルや水素原子などが形成される。これらの活性な水素ラジカルや水素原子は、基板の表面に吸着したＳｉ−Ｎなどのシリコンリッチな分解種と反応し、シリコンの水素化物を形成して気相に脱離する。つまり、基板の表面に吸着したシリコンリッチの分解種に対するエッチング効果が生ずる。
その結果として、本発明においては、シリコンリッチな分解種の吸着と、活性な水素によるこれら分解種のエッチングとが競合する状態が形成される。正味の堆積速度は、これら吸着とエッチングとの差引により決定される。そして、このように分解種の吸着とエッチングとが競合した状態で堆積が進行することにより、成長系のバランスが表面律速に近い状態に移行し、カバレッジが改善されるものと考えられる。
以上説明したように、本発明によれば、シリコンと窒素の組成比を良好な範囲に維持しつつ、水素を添加して段差被覆性を大幅に改善することが可能となる。その結果として、例えば、半導体集積回路装置の製造に本発明を適用して各種の効果が得られる。
図１０は、ＭＯＳＦＥＴの断面構造を例示する模式図である。
すなわち、シリコン基板の表面部分が素子分離領域１０１により絶縁分離され、これら分離されたウエル１０２のそれぞれにＭＯＳＦＥＴが形成されている。それぞれのＭＯＳＦＥＴは、ソース領域１０７、ドレイン領域１０８と、これらの間に設けられたチャネル１０３と、を有する。チャネル１０３の上には、ゲート絶縁膜１０４を介してゲート電極１０６が設けられている。ソース・ドレイン領域１０７、１０８とチャネル１０３との間には、いわゆる「ショートチャネル効果」などを防ぐ目的で、ＬＤＤ（lightly doped drain）領域１０３Ｄが設けられている。そして、これらＬＤＤ領域１０３Ｄの上には、ゲート電極１０６に隣接してゲート側壁１０５が設けられている。ゲート側壁１０５は、ＬＤＤ領域１０３Ｄをセルフアライン（自己整合）的に形成するために設けられている。
また、ソース・ドレイン領域１０７、１０８とゲート電極１０６の上には、電極とのコンタクトを改善するためにシリサイド層１１９が設けられている。これら構造体の上は、シリコン窒化膜１１０と層間絶縁膜１１１により覆われ、これらを貫通するコンタクトホールを介して、ソース配線１１５Ｓ、ゲート配線１１５Ｇ、ドレイン配線１１５Ｄが形成されている。
このような半導体集積回路のトランジスタを製造する場合、ゲート側壁１０５はシリコン窒化膜により形成する。しかし、シリコン窒化膜の段差被覆性が悪いと、隣接するパターンとの距離によってゲート側壁１０５として成長するシリコン窒化膜の厚さが変動し、トランジスタ閾値のバラツキの原因となる。
これに対して、本発明によれば、図４乃至図９に関して前述したように、シリコンと窒素との組成比バランスを維持しつつ、高い段差被覆性を有するシリコン窒化膜を形成することができる。その結果として、トランジスタの閾値のばらつきを生ずることなく、微細化させて集積度を上げた半導体装置を製造することができる。
また、層間絶縁膜１１１としては、シリコン酸化膜が一般に用いられている。このシリコン酸化膜に、図示した如くコンタクトホールを形成し、ソース配線１１５Ｓ、ゲート配線１１５Ｇ、ドレイン配線１１５Ｄを形成する必要がある。しかし、図１０から分かるように、トランジスタのゲート電極１０６の上と、ソース・ドレイン領域１０７、１０８の上とではコンタクトホールの深さが異なる。このため、同一条件でコンタクトホール開口のためのエッチングを実施すると、オーバーエッチング量が変わりコンタクトの導通不良などの問題を起こす場合がある。このため、シリコン酸化膜１１１の下敷きとして、シリコン窒化膜１１０が設けられている。つまり、シリコン窒化膜１１０は、シリコン酸化膜１１１に対して充分に高いエッチング選択比を有するため、シリコン酸化膜１１１のエッチングに際してエッチングのストッパとして働く。このため、深さの異なるコンタクトホールを同時にエッチングすることが可能となる。シリコン酸化膜１１１のエッチングに続いて行われるシリコン窒化膜１１０のエッチングによりコンタクトホールの形成が完了する。
ところが、シリコン窒化膜１１０の段差被覆性が悪いと、上述したように隣接パターンとの距離によってシリコン窒化膜１１０の厚みが変動し、シリコン窒化膜１１０のオーバーエッチング量が変動して導通不良などを起こすという問題が生じる。
これに対しても、本発明によれば、図４乃至図９に関して前述したように、シリコンと窒素との組成比バランスを維持しつつ、高い段差被覆性を有するシリコン窒化膜を形成することができる。その結果として、シリコン窒化膜１１０のオーバーエッチング量の変動を防ぎ、導通不良などの問題を解消できる。
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
例えば、触媒ＣＶＤ法の実施に際して用いる装置の具体的な構造、触媒の材質、形状、サイズなどに関しては、図３に例示したもの以外にも当業者が適宜設計したものも本発明の範囲に包含される。さらに、材料ガスの種類や、形成するシリコン窒化膜の厚み、基板の種類、サイズ、基板温度や圧力などの条件についても、当業者が適宜選択して用いたものは本発明の範囲に包含される。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全てのシリコン窒化膜の形成方法は、本発明の範囲に包含される。
本発明の実施の形態にかかるシリコン窒化膜の形成方法を表す模式図である。 本発明の実施の形態にかかるシリコン窒化膜の形成方法を表す模式図である。 本実施形態において用いる触媒ＣＶＤ装置の構成を例示する模式図である。 （ａ）は、シリコン窒化膜２４０を堆積する前の状態を表し、（ｂ）は堆積後の状態を表す断面図である。 比率Ｄ／Ｗが大きい場合の段差被覆性を表す模式断面図である。 本発明により溝Ｇの側壁Ｓや底面にも十分な厚みのシリコン窒化膜２４０を形成することを表す模式図断面図である。 形成中のシリコン窒化膜の表面状態を表す概念図である。 水素（Ｈ２）を導入した場合のシリコン窒化膜の成長表面を表す概念図である。 本発明におけるシリコン窒化膜の成長表面を表す概念図である。 ＭＯＳＦＥＴの断面構造を例示する模式図である。
符号の説明
１ 反応室
２ 触媒
３ 基板
４ 基板ステージ
５ 電源
６ 真空排気系
７ シャワーヘッド
８ 材料ガス供給系
１０１ 素子分離領域
１０２ ウエル
１０３ チャネル
１０３Ｄ ＬＤＤ領域
１０４ ゲート絶縁膜
１０５ ゲート側壁
１０６ ゲート電極
１０７ ソース領域
１０７ ドレイン領域
１０８ ドレイン領域
１１０ シリコン窒化膜
１１１ シリコン酸化膜（層間絶縁膜）
１１５Ｄ ドレイン配線
１１５Ｇ ゲート配線
１１５Ｓ ソース配線
１１９ シリサイド層
２１０ 第１の層
２２０ 第２の層
２４０ シリコン窒化膜
２４０Ａ 活性サイト

Claims (8)

  1. シリコンと窒素とを含む第１のガスと、窒素と水素とを含む第２のガスと、を減圧雰囲気において加熱した触媒に作用させることにより、シリコン窒化膜を形成することを特徴とするシリコン窒化膜の形成方法。
  2. 前記第１のガスを前記触媒に作用させることにより分解し、シリコンと窒素とが結合した堆積種を形成することを特徴とする請求項１記載のシリコン窒化膜の形成方法。
  3. 前記第１のガスは、トリシリルアミン及びジシリルアミンの少なくともいずれかであることを特徴とする請求項１または２に記載のシリコン窒化膜の形成方法。
  4. 前記第２のガスは、アンモニア及びメチルアミンの少なくともいずれかであることを特徴とする請求項１〜３のいずれか１つに記載のシリコン窒化膜の形成方法。
  5. 前記第１のガス及び前記第２のガスとともに、水素を前記減圧雰囲気に導入することを特徴とする請求項１〜４のいずれか１つに記載のシリコン窒化膜の形成方法。
  6. 表面に段差あるいは溝が形成された基板の上に前記シリコン窒化膜を形成することを特徴とする請求項１〜５のいずれか１つに記載のシリコン窒化膜の形成方法。
  7. 前記触媒は、通電加熱された金属体であることを特徴とする請求項１〜６のいずれか１つに記載のシリコン窒化膜の形成方法。
  8. 前記触媒は、タングステン（Ｗ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）、バナジウム（Ｖ）、レニウム（Ｒｅ）、イリジウム（Ｉｒ）、シリコン（Ｓｉ）及びアルミナ（ＡｌＯｘ）よりなる群から選択された少なくともいずかれを含むことを特徴とする請求項１〜６のいずれか１つに記載のシリコン窒化膜の形成方法。




JP2004058214A 2004-03-02 2004-03-02 シリコン窒化膜の形成方法 Expired - Fee Related JP4279176B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004058214A JP4279176B2 (ja) 2004-03-02 2004-03-02 シリコン窒化膜の形成方法
US11/057,246 US7510984B2 (en) 2004-03-02 2005-02-15 Method of forming silicon nitride film and method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004058214A JP4279176B2 (ja) 2004-03-02 2004-03-02 シリコン窒化膜の形成方法

Publications (2)

Publication Number Publication Date
JP2005251877A true JP2005251877A (ja) 2005-09-15
JP4279176B2 JP4279176B2 (ja) 2009-06-17

Family

ID=34909115

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004058214A Expired - Fee Related JP4279176B2 (ja) 2004-03-02 2004-03-02 シリコン窒化膜の形成方法

Country Status (2)

Country Link
US (1) US7510984B2 (ja)
JP (1) JP4279176B2 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005310861A (ja) * 2004-04-19 2005-11-04 Mitsui Chemicals Inc 炭化窒化珪素膜の形成方法
JP2006093242A (ja) * 2004-09-21 2006-04-06 Sanyo Electric Co Ltd 半導体装置の製造方法
WO2008047845A1 (fr) * 2006-10-17 2008-04-24 The Furukawa Electric Co., Ltd. Transistor à semi-conducteur de composé de nitrure et son procédé de fabrication
JP2012016952A (ja) * 2006-02-02 2012-01-26 Canon Inc 液体吐出ヘッド基体、その基体を用いた液体吐出ヘッドおよびそれらの製造方法
JP2014075493A (ja) * 2012-10-04 2014-04-24 Tokyo Electron Ltd 成膜方法及び成膜装置
US9777025B2 (en) 2015-03-30 2017-10-03 L'Air Liquide, Société pour l'Etude et l'Exploitation des Procédés Georges Claude Si-containing film forming precursors and methods of using the same
US9920078B2 (en) 2013-09-27 2018-03-20 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Halogen free synthesis of aminosilanes by catalytic dehydrogenative coupling

Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4279176B2 (ja) * 2004-03-02 2009-06-17 株式会社アルバック シリコン窒化膜の形成方法
JP4470023B2 (ja) * 2004-08-20 2010-06-02 レール・リキード−ソシエテ・アノニム・プール・レテュード・エ・レクスプロワタシオン・デ・プロセデ・ジョルジュ・クロード シリコン窒化物膜の製造方法
JP4959733B2 (ja) * 2008-02-01 2012-06-27 東京エレクトロン株式会社 薄膜形成方法、薄膜形成装置及びプログラム
US8357435B2 (en) 2008-05-09 2013-01-22 Applied Materials, Inc. Flowable dielectric equipment and processes
US20100006023A1 (en) * 2008-07-11 2010-01-14 Palo Alto Research Center Incorporated Method For Preparing Films And Devices Under High Nitrogen Chemical Potential
US8511281B2 (en) * 2009-07-10 2013-08-20 Tula Technology, Inc. Skip fire engine control
US8980382B2 (en) 2009-12-02 2015-03-17 Applied Materials, Inc. Oxygen-doping for non-carbon radical-component CVD films
US8345720B2 (en) * 2009-07-28 2013-01-01 Northrop Grumman Systems Corp. Laser diode ceramic cooler having circuitry for control and feedback of laser diode performance
US8741788B2 (en) 2009-08-06 2014-06-03 Applied Materials, Inc. Formation of silicon oxide using non-carbon flowable CVD processes
US8449942B2 (en) 2009-11-12 2013-05-28 Applied Materials, Inc. Methods of curing non-carbon flowable CVD films
KR20120111738A (ko) 2009-12-30 2012-10-10 어플라이드 머티어리얼스, 인코포레이티드 융통성을 가진 질소／수소 비율을 이용하여 제조된 라디칼에 의한 유전체 필름의 성장
US8329262B2 (en) 2010-01-05 2012-12-11 Applied Materials, Inc. Dielectric film formation using inert gas excitation
JP2013517616A (ja) 2010-01-06 2013-05-16 アプライド マテリアルズ インコーポレイテッド 酸化物ライナを使用する流動可能な誘電体
CN102844848A (zh) 2010-03-05 2012-12-26 应用材料公司 通过自由基成分化学气相沉积的共形层
US9892917B2 (en) 2010-04-15 2018-02-13 Lam Research Corporation Plasma assisted atomic layer deposition of multi-layer films for patterning applications
US9997357B2 (en) 2010-04-15 2018-06-12 Lam Research Corporation Capped ALD films for doping fin-shaped channel regions of 3-D IC transistors
US9373500B2 (en) 2014-02-21 2016-06-21 Lam Research Corporation Plasma assisted atomic layer deposition titanium oxide for conformal encapsulation and gapfill applications
US9611544B2 (en) 2010-04-15 2017-04-04 Novellus Systems, Inc. Plasma activated conformal dielectric film deposition
US8728956B2 (en) 2010-04-15 2014-05-20 Novellus Systems, Inc. Plasma activated conformal film deposition
US9257274B2 (en) 2010-04-15 2016-02-09 Lam Research Corporation Gapfill of variable aspect ratio features with a composite PEALD and PECVD method
US8637411B2 (en) 2010-04-15 2014-01-28 Novellus Systems, Inc. Plasma activated conformal dielectric film deposition
US9076646B2 (en) 2010-04-15 2015-07-07 Lam Research Corporation Plasma enhanced atomic layer deposition with pulsed plasma exposure
US9390909B2 (en) 2013-11-07 2016-07-12 Novellus Systems, Inc. Soft landing nanolaminates for advanced patterning
US8956983B2 (en) 2010-04-15 2015-02-17 Novellus Systems, Inc. Conformal doping via plasma activated atomic layer deposition and conformal film deposition
US9287113B2 (en) 2012-11-08 2016-03-15 Novellus Systems, Inc. Methods for depositing films on sensitive substrates
US8912353B2 (en) 2010-06-02 2014-12-16 Air Products And Chemicals, Inc. Organoaminosilane precursors and methods for depositing films comprising same
US9685320B2 (en) 2010-09-23 2017-06-20 Lam Research Corporation Methods for depositing silicon oxide
US20120213940A1 (en) * 2010-10-04 2012-08-23 Applied Materials, Inc. Atomic layer deposition of silicon nitride using dual-source precursor and interleaved plasma
US9285168B2 (en) 2010-10-05 2016-03-15 Applied Materials, Inc. Module for ozone cure and post-cure moisture treatment
US8664127B2 (en) 2010-10-15 2014-03-04 Applied Materials, Inc. Two silicon-containing precursors for gapfill enhancing dielectric liner
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US8450191B2 (en) 2011-01-24 2013-05-28 Applied Materials, Inc. Polysilicon films by HDP-CVD
US8716154B2 (en) 2011-03-04 2014-05-06 Applied Materials, Inc. Reduced pattern loading using silicon oxide multi-layers
US8647993B2 (en) 2011-04-11 2014-02-11 Novellus Systems, Inc. Methods for UV-assisted conformal film deposition
US8445078B2 (en) 2011-04-20 2013-05-21 Applied Materials, Inc. Low temperature silicon oxide conversion
US8771807B2 (en) 2011-05-24 2014-07-08 Air Products And Chemicals, Inc. Organoaminosilane precursors and methods for making and using same
US8466073B2 (en) 2011-06-03 2013-06-18 Applied Materials, Inc. Capping layer for reduced outgassing
US9404178B2 (en) 2011-07-15 2016-08-02 Applied Materials, Inc. Surface treatment and deposition for reduced outgassing
US8617989B2 (en) 2011-09-26 2013-12-31 Applied Materials, Inc. Liner property improvement
US8551891B2 (en) 2011-10-04 2013-10-08 Applied Materials, Inc. Remote plasma burn-in
US8592328B2 (en) 2012-01-20 2013-11-26 Novellus Systems, Inc. Method for depositing a chlorine-free conformal sin film
US8889566B2 (en) 2012-09-11 2014-11-18 Applied Materials, Inc. Low cost flowable dielectric films
US9355839B2 (en) 2012-10-23 2016-05-31 Lam Research Corporation Sub-saturated atomic layer deposition and conformal film deposition
SG2013083241A (en) 2012-11-08 2014-06-27 Novellus Systems Inc Conformal film deposition for gapfill
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
US9214334B2 (en) 2014-02-18 2015-12-15 Lam Research Corporation High growth rate process for conformal aluminum nitride
US9412581B2 (en) 2014-07-16 2016-08-09 Applied Materials, Inc. Low-K dielectric gapfill by flowable deposition
US9478411B2 (en) 2014-08-20 2016-10-25 Lam Research Corporation Method to tune TiOx stoichiometry using atomic layer deposited Ti film to minimize contact resistance for TiOx/Ti based MIS contact scheme for CMOS
US9478438B2 (en) 2014-08-20 2016-10-25 Lam Research Corporation Method and apparatus to deposit pure titanium thin film at low temperature using titanium tetraiodide precursor
US9214333B1 (en) 2014-09-24 2015-12-15 Lam Research Corporation Methods and apparatuses for uniform reduction of the in-feature wet etch rate of a silicon nitride film formed by ALD
US9589790B2 (en) 2014-11-24 2017-03-07 Lam Research Corporation Method of depositing ammonia free and chlorine free conformal silicon nitride film
US9564312B2 (en) 2014-11-24 2017-02-07 Lam Research Corporation Selective inhibition in atomic layer deposition of silicon-containing films
US9991124B2 (en) 2015-01-20 2018-06-05 Taiwan Semiconductor Manufacturing Company Ltd. Metal gate and manufacturing method thereof
US10566187B2 (en) 2015-03-20 2020-02-18 Lam Research Corporation Ultrathin atomic layer deposition film accuracy thickness control
US9502238B2 (en) 2015-04-03 2016-11-22 Lam Research Corporation Deposition of conformal films by atomic layer deposition and atomic layer etch
US10526701B2 (en) 2015-07-09 2020-01-07 Lam Research Corporation Multi-cycle ALD process for film uniformity and thickness profile modulation
US9601693B1 (en) 2015-09-24 2017-03-21 Lam Research Corporation Method for encapsulating a chalcogenide material
US9773643B1 (en) 2016-06-30 2017-09-26 Lam Research Corporation Apparatus and method for deposition and etch in gap fill
US10062563B2 (en) 2016-07-01 2018-08-28 Lam Research Corporation Selective atomic layer deposition with post-dose treatment
US10629435B2 (en) 2016-07-29 2020-04-21 Lam Research Corporation Doped ALD films for semiconductor patterning applications
US10037884B2 (en) 2016-08-31 2018-07-31 Lam Research Corporation Selective atomic layer deposition for gapfill using sacrificial underlayer
US10074543B2 (en) 2016-08-31 2018-09-11 Lam Research Corporation High dry etch rate materials for semiconductor patterning applications
US9865455B1 (en) 2016-09-07 2018-01-09 Lam Research Corporation Nitride film formed by plasma-enhanced and thermal atomic layer deposition process
US10832908B2 (en) 2016-11-11 2020-11-10 Lam Research Corporation Self-aligned multi-patterning process flow with ALD gapfill spacer mask
US10454029B2 (en) 2016-11-11 2019-10-22 Lam Research Corporation Method for reducing the wet etch rate of a sin film without damaging the underlying substrate
US10134579B2 (en) 2016-11-14 2018-11-20 Lam Research Corporation Method for high modulus ALD SiO2 spacer
US10269559B2 (en) 2017-09-13 2019-04-23 Lam Research Corporation Dielectric gapfill of high aspect ratio features utilizing a sacrificial etch cap layer
WO2019169335A1 (en) 2018-03-02 2019-09-06 Lam Research Corporation Selective deposition using hydrolysis
WO2020222853A1 (en) 2019-05-01 2020-11-05 Lam Research Corporation Modulated atomic layer deposition

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE7921916U1 (de) 1979-08-01 1979-11-08 Gebr. Happich Gmbh, 5600 Wuppertal Sonnenblende fuer fahrzeuge mit einem im sonnenblendenkoerper angeordneten spiegel
JPS61234534A (ja) 1985-04-11 1986-10-18 Semiconductor Energy Lab Co Ltd 窒化珪素被膜作成方法
JP2637265B2 (ja) * 1990-06-28 1997-08-06 株式会社東芝 窒化珪素膜の形成方法
JP2508581B2 (ja) 1993-05-28 1996-06-19 日本電気株式会社 化学気相成長法
JP3737221B2 (ja) 1996-09-06 2006-01-18 英樹 松村 薄膜作成方法及び薄膜作成装置
US5874368A (en) 1997-10-02 1999-02-23 Air Products And Chemicals, Inc. Silicon nitride from bis(tertiarybutylamino)silane
US5968611A (en) 1997-11-26 1999-10-19 The Research Foundation Of State University Of New York Silicon nitrogen-based films and method of making the same
WO2000063956A1 (fr) * 1999-04-20 2000-10-26 Sony Corporation Procede et dispositif pour realiser un depot de couches minces, et procede pour la production d'un dispositif a semiconducteur a couches minces
JP2003166060A (ja) 2001-11-30 2003-06-13 L'air Liquide Sa Pour L'etude & L'exploitation Des Procede S Georges Claude Ｃｖｄ法によるシリコン窒化物膜、シリコンオキシ窒化物膜、またはシリコン酸化物膜の製造方法
JP3868324B2 (ja) 2002-04-15 2007-01-17 三菱電機株式会社 シリコン窒化膜の成膜方法、成膜装置、及び半導体装置の製造方法
JP2005210076A (ja) * 2003-12-25 2005-08-04 Semiconductor Leading Edge Technologies Inc 窒化珪素膜の成膜方法及びこの方法を使用する半導体装置の製造方法
JP4279176B2 (ja) * 2004-03-02 2009-06-17 株式会社アルバック シリコン窒化膜の形成方法
US7098150B2 (en) * 2004-03-05 2006-08-29 Air Liquide America L.P. Method for novel deposition of high-k MSiON dielectric films
JP4652860B2 (ja) * 2004-04-27 2011-03-16 大陽日酸株式会社 クリプトン又はキセノンの回収方法
JP4179311B2 (ja) * 2004-07-28 2008-11-12 東京エレクトロン株式会社 成膜方法、成膜装置及び記憶媒体
JP4258518B2 (ja) * 2005-03-09 2009-04-30 東京エレクトロン株式会社 成膜方法、成膜装置及び記憶媒体
JP4506677B2 (ja) * 2005-03-11 2010-07-21 東京エレクトロン株式会社 成膜方法、成膜装置及び記憶媒体
US20070135552A1 (en) * 2005-12-09 2007-06-14 General Atomics Gas barrier
JP4434149B2 (ja) * 2006-01-16 2010-03-17 東京エレクトロン株式会社 成膜方法、成膜装置及び記憶媒体
JP4929932B2 (ja) * 2006-09-01 2012-05-09 東京エレクトロン株式会社 成膜方法、成膜装置及び記憶媒体

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005310861A (ja) * 2004-04-19 2005-11-04 Mitsui Chemicals Inc 炭化窒化珪素膜の形成方法
JP2006093242A (ja) * 2004-09-21 2006-04-06 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2012016952A (ja) * 2006-02-02 2012-01-26 Canon Inc 液体吐出ヘッド基体、その基体を用いた液体吐出ヘッドおよびそれらの製造方法
WO2008047845A1 (fr) * 2006-10-17 2008-04-24 The Furukawa Electric Co., Ltd. Transistor à semi-conducteur de composé de nitrure et son procédé de fabrication
JP2014075493A (ja) * 2012-10-04 2014-04-24 Tokyo Electron Ltd 成膜方法及び成膜装置
US9920078B2 (en) 2013-09-27 2018-03-20 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Halogen free synthesis of aminosilanes by catalytic dehydrogenative coupling
US10494387B2 (en) 2013-09-27 2019-12-03 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Halogen free syntheses of aminosilanes by catalytic dehydrogenative coupling
US11274112B2 (en) 2013-09-27 2022-03-15 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Halogen free syntheses of aminosilanes by catalytic dehydrogenative coupling
US11780859B2 (en) 2013-09-27 2023-10-10 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Halogen free syntheses of aminosilanes by catalytic dehydrogenative coupling
US9777025B2 (en) 2015-03-30 2017-10-03 L'Air Liquide, Société pour l'Etude et l'Exploitation des Procédés Georges Claude Si-containing film forming precursors and methods of using the same
US10403494B2 (en) 2015-03-30 2019-09-03 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Si-containing film forming precursors and methods of using the same
US11699584B2 (en) 2015-03-30 2023-07-11 L'Air Liquide, Société Anonyme pour l'Edute ed l'Exploitation des Procédés Georges Claude Si-containing film forming precursors and methods of using the same

Also Published As

Publication number Publication date
US7510984B2 (en) 2009-03-31
JP4279176B2 (ja) 2009-06-17
US20050196977A1 (en) 2005-09-08

Similar Documents

Publication Publication Date Title
JP4279176B2 (ja) シリコン窒化膜の形成方法
US11637011B2 (en) Method of topology-selective film formation of silicon oxide
US11610774B2 (en) Methods for forming a topographically selective silicon oxide film by a cyclical plasma-enhanced deposition process
US10468251B2 (en) Method for forming spacers using silicon nitride film for spacer-defined multiple patterning
US7871883B2 (en) Method of manufacturing semiconductor device includes the step of depositing the capacitor insulating film in a form of a hafnium silicate
TW202030351A (zh) 氧化矽之拓撲選擇性膜形成之方法
KR100660890B1 (ko) Ａｌｄ를 이용한 이산화실리콘막 형성 방법
US7544996B2 (en) Methods of fabricating a semiconductor device having a metal gate pattern
JP2591566B2 (ja) 半導体集積回路の製造方法
JP2001257208A (ja) 半導体装置のゲート絶縁膜形成方法
JP2004523885A (ja) 堆積前の表面調整方法
JP2005536063A (ja) Ｈｉｇｈ−ｋ金属酸化物の原子層堆積
KR100752559B1 (ko) 유전체막의 형성 방법
JP4563016B2 (ja) シリコン基板の複合面に酸化膜を形成する方法
TW202125627A (zh) 形成氣隙的系統及方法
KR100618008B1 (ko) 전계 효과 트랜지스터용 게이트 산화물 형성 방법
JP2006500778A (ja) ウェハ用二層ｌｔｏ背面シール
JP3080809B2 (ja) 半導体装置の製造方法
KR100511914B1 (ko) 피이사이클 시브이디법을 이용한 반도체소자의 제조방법
CN104051263A (zh) 一种半导体器件的制备方法
KR20010083569A (ko) 반도체소자의 텅스텐 게이트전극 형성방법
KR20020010816A (ko) 반도체소자의 콘택 형성 방법
JPH1197439A (ja) 半導体装置及びその製造方法
TW202437385A (zh) 改良經蝕刻之含矽鍺材料表面粗糙度之加工方法
KR100650758B1 (ko) 반도체 소자의 게이트 형성방법

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20060522

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20060522

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070109

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080926

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080930

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081201

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090227

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090311

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120319

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4279176

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130319

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140319

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees