JP2005251158A - 共有されたローカルメモリを備える通信装置とその通信方法 - Google Patents

Abstract

【課題】 共有されたローカルメモリを備える通信装置とその通信方法とを提供する。
【解決手段】 無線通信を行うためのデジタル信号プロセッサを備える信号変調器／復調器(モデム)と、複数の周辺装置を制御するためのＣＰＵを備えるＡＰと、モデムとＡＰとによって共有されたメモリと、を備える通信装置。共有されたメモリは、共通バスを介してＡＰおよびモデムによってアクセスされる。複数の周辺装置は、映像撮影モジュール、ディスプレイ装置、フラッシュメモリのうちの少なくとも一つを備える。
【選択図】 図３

Description

本発明は、通信装置とその通信方法とに係り、より詳細には共有メモリを用いる複数のプロセッサとアプリケーションとを備える通信装置とその通信方法に関する。

最近の半導体技術、無線技術及びソフトウェア技術の発展により、移動電話機やＰＤＡのような移動通信装置で多様なアプリケーションが利用できるようになった。例えば、無線通信を用いるハンドヘルド電話機はＰＤＡ、カメラ、ゲーム装置として使われる。以前は、このようなアプリケーションは分離され、それぞれ独立装置として使用されていた。このようなマルチ-アプリケーション通信装置は一つまたはそれ以上の処理装置を備え、一般的に少なくとも二つの集積回路チップで構成されていた。

これら二つのチップのうちの一方は変調器／復調器(モデム)として動作する。モデムチップは基地局または他の通信装置と無線通信を行うための信号処理用としてデジタル信号プロセッサ(ＤＳＰ：ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ)を備える。
二つのチップのうちの他方のチップは多様な機能を行うＣＰＵとカメラ、映像取得装置、ディスプレイ(装置)、２Ｄ／３Ｄエンジン、メモリ、データベースなどの周辺装置を備えるアプリケーションプロセッサ(ＡＰ：Ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｃｅｓｓｏｒ)である。

各アプリケーションまたは各周辺装置は、他のプラットフォームと動作するので、ＣＰＵはアプリケーション及び周辺装置のそれぞれと各アプリケーションに独特でかつ特別なインターフェースを介して通信する。相異なるインターフェースは一般的にＡＰチップ内に具現される。通信装置においてＡＰチップとモデムチップそれぞれは、対応する各プロセッサによって制御され、データとプログラムとを保存するためのローカルメモリ装置(例えば、ＲＡＭとＲＯＭ)をそれぞれ備える。ＡＰチップとモデムチップそれぞれは、自身の運用システムまたはプラットフォームを駆動する。ＡＰチップとモデムチップとの間での通信は共有されたインターフェースメモリと各インターフェースとを介して行われる。

図１は、従来の通信装置の簡略化されたブロック図である。図１を参照すれば、通信装置はカメラ、ＬＣＤディスプレイ、ローカルメモリ(ＲＡＭとＲＯＭ)のようなアプリケーションまたは周辺装置を動作させるためのモデムチップとＡＰチップとを備える。デュアルポート(または共有２ポート)ＳＲＡＭは、ＡＰチップとモデムチップとの間の通信を容易にするための共有されたインターフェースメモリとして使用される。各チップは、ローカルメモリ(ＲＡＭとＲＯＭ)と共有されたインターフェースメモリとを制御するための独自のメモリコントローラを備える。

図２は、図１の従来の通信装置の詳細なブロック図である。図に示すように、ＡＰチップ１１０は、ＬＣＤモジュール１２０、カメラモジュール１３０、及びメモリモジュール１４０のような周辺装置を制御するためのＣＰＵ１１１を備える。各周辺装置／アプリケーションは独自の運用システムを備えるので、ＬＣＤモジュール１２０を制御するためのＬＣＤモジュールコントローラ１１３、カメラモジュール１３０を制御するためのカメラモジュールコントローラ１１５、及びメモリモジュール１４０を制御するためのメモリコントローラ１１７のような各アプリケーションのための分離されたインターフェースまたは制御ユニットが必要である。

また、各アプリケーションはＡＰチップ１１０の相異なるピンアウトの相異なるバスを介してＡＰチップ１１０に接続される。例えば、ＬＣＤモジュール１２０はＬＣＤモジュールコントローラ１１３に接続するために３０ピンバス接続手段を要求し、カメラモジュール１３０はカメラモジュールコントローラ１１５に接続するために２０ピンバス接続手段を要求し、メモリモジュール１４０はメモリコントローラ１１７に接続するために５０ピンバス接続手段を要求する。

モデムチップ１５０は、無線通信を行うためのデジタル信号プロセッサ(ＤＳＰ)１５５とコプロセッサ１５１とを備える。ＤＳＰ１５５は、内部インターフェース１５３を介してコプロセッサ１５１と通信する。モデムチップ１５０は、メモリコントローラ１５７を介して外部メモリモジュール１６０と接続される。ＡＰチップ１１０とモデムチップ１５０との間の通信は共有メモリ(図示せず)を介してインターフェースライン１７０によって行われる。

個別的なメモリコントローラ１１９と１５９とは、デュアルポート共有されたインターフェースメモリの各ポートを介して独立的にアクセスするために各ＡＰチップ１１０及びモデムチップ１５０内に具現される。

図１と図２に示したような多様なアプリケーションを有する移動電話機のような移動通信装置で、相当に多くのピンアウトと異なるバス及びインターフェースに対する要求のためにＡＰチップ１１０の物理的なサイズは非常に大きい。また、異なるプラットフォームを有する多様なアプリケーションの動作はＣＰＵ１１１によって一定のプロセッシングを要求する。したがって、電力消費は相対的に高い。

本発明が解決しようとする技術的課題は、物理的なサイズと電力消耗とを最小化させうる通信装置とその通信方法を提供することである。

前記技術的課題を達成するための通信装置は、無線通信を行うためのデジタル信号プロセッサを備える信号変調器／復調器(モデム)と、複数の周辺装置を制御するためのＣＰＵを備えるアプリケーションプロセッサ(ＡＰ)と、前記モデムと前記ＡＰとで使われたデータを保存するための共有メモリと、を備え、前記データは前記モデムと前記ＡＰとによってアクセス可能である。

前記共有メモリは、共通バスを介して前記ＡＰおよび前記モデムによってアクセスされる。前記共有メモリは、ＳＤＲＡＭまたはＤＤＲ ＳＤＲＡＭであることが望ましい。前記ＡＰ、前記モデム、及び前記共有メモリは、共通クロックによってクロックされる。前記データは、前記共通クロックの立上りエッジと立下りエッジとを使って前記共有メモリに／からアクセスされる。前記ＡＰに／からの前記共有メモリのデータアクセスは前記クロックの立上りエッジを用いて行われ、前記モデムに／からのデータアクセスは前記クロックの立下りエッジを用いて行われる。

前記ＡＰに／からの前記共有メモリのデータアクセスは前記クロックの立下りエッジを用いて行われ、前記モデムに／からのデータアクセスは前記クロックの立上りエッジを用いて行われる。前記ＡＰから前記モデムへの通信は前記クロックの立下りエッジと立上りエッジのうちの一方のエッジを用いて行われ、前記モデムから前記ＡＰへの通信は前記クロックの立下りエッジと立上りエッジのうちの他方のエッジを用いて行われる。

前記共有メモリは、インターフェース制御データを保存するために前記ＡＰおよび前記モデムによって使われる。前記共有メモリは、ＳＤＲＡＭとフラッシュメモリとを含み、前記フラッシュメモリは、ＮＡＮＤ型フラッシュメモリである。前記複数の周辺装置は、映像撮影モジュールとディスプレイのうち少なくとも一方を備える。

前記技術的課題を達成するための無線通信を行うための信号変調器／復調器(モデム)及びＣＰＵを有するＡＰを備える通信システムにおける共有メモリのアクセス方法は、共通クロックによって前記ＡＰ、前記モデム、及び前記共有メモリをクロックする段階と、前記クロックの立上りエッジと立下りエッジのうちの一方のエッジを用いて前記ＡＰによって前記共有メモリに／からＣＰＵデータをアクセスし、前記ＡＰが使っていない前記クロックの他方のエッジを用いて前記モデムによって前記共有メモリに／からモデムデータをアクセスする段階と、を備える。

前記共有メモリは、共通バスを介して前記ＡＰおよび前記モデムによってアクセスされる。前記共有メモリは、ＳＤＲＡＭまたはＤＤＲ ＳＤＲＡＭである。
前記ＡＰに／からの前記共有メモリのデータアクセスは前記クロックの立上りエッジを用いて行われ、前記モデムに／からの前記共有メモリのデータアクセスは前記クロックの立下りエッジを用いて行われる。

前記通信システムにおける共有メモリのアクセス方法は、前記クロックの立上りエッジと立下りエッジのうち何れか一方のエッジを用いて前記ＡＰから出力されたアドレスデータをＡＰアドレスレジスタに保存し、前記ＡＰアドレスレジスタが使っていない前記クロックの他方のエッジを用いて前記モデムから出力されたアドレスデータをモデムアドレスレジスタに保存する段階をさらに備える。
前記共有メモリは、インターフェース制御データを保存するために前記ＡＰおよび前記モデムによって使われる。前記共有メモリは、ＳＤＲＡＭとフラッシュメモリとを含み、前記フラッシュメモリは、ＮＡＮＤ型フラッシュメモリである。

前記通信システムにおける共有メモリのアクセス方法は、前記ＡＰによって映像撮影モジュールとディスプレイの少なくとも一方を制御する。前記通信システムにおける共有メモリのアクセス方法は、前記ＡＰから前記クロックの立上りエッジと立下りエッジのうちの少なくとも一方を用いて前記モデムに通信し、前記モデムから前記クロックの立上りエッジと立下りエッジのうちの他方のエッジを用いてＡＰに通信する段階をさらに備える。

前記技術的課題を達成するための通信装置は、ＣＰＵを有するＡＰと、無線通信を行うためのモデムと、前記ＡＰおよび前記モデムをインターフェースするためのインターフェースとを備え、前記ＡＰおよび前記モデムは共通クロックを受信し、前記ＡＰから発生する信号は前記共通クロックの第１遷移エッジによってクロックされ、前記モデムから発生する信号は前記共通クロックの第２遷移エッジによってクロックされ、前記第１遷移エッジと前記第２遷移エッジとは互いに反対に遷移する。

前記通信装置は、前記ＡＰおよび前記モデムによって共有されたメモリをさらに備え、前記メモリは、前記インターフェースによってインターフェースされ、前記インターフェースは、前記共通クロックによってクロックされる。前記ＡＰから出力されたデータは前記第１遷移エッジにクロックされて前記メモリに書き込まれ、前記モデムから出力されたデータは前記第２遷移エッジにクロックされて前記メモリに書き込まれる。

前記メモリは第１アドレスレジスタと第２アドレスレジスタとを備え、前記第１アドレスレジスタは、前記共通クロックの前記第１遷移エッジを用いてアドレスをクロックし、前記第２アドレスレジスタは前記共通クロックの前記第２遷移エッジを用いてアドレスをクロックする。前記メモリは、ＳＤＲＡＭまたは前記メモリは、フラッシュメモリやＤＤＲメモリである。前記メモリに／からのデータアクセスは、前記共通クロックの一つのクロックサイクル内で前記ＡＰおよび前記モデムから出力されたデータを含む。

前記技術的課題を達成するための無線通信を行うための信号変調器／復調器(モデム)、及びＣＰＵを有するＡＰを備える通信システムにおける共有メモリのアクセス方法は、クロックによって前記ＡＰ、前記モデム、及び前記共有メモリをクロックする段階と、前記クロックの立上りエッジと立下りエッジを用いて前記ＡＰおよび前記モデムによって前記共有メモリをアクセスする段階と、を備える。

本発明の移動通信装置に使われる通信装置とその通信方法とは物理的なサイズと電力消耗とを最小化させることができる。

本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施の形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付した図面に基づき、本発明の望ましい実施の形態を説明することにより本発明を詳細に説明する。各図面に付された同一参照符号は同一部材を示す。

図３は、本発明の望ましい実施の形態による通信装置のブロック図である。図３に示した通信装置２００は、ＡＰ２１０、モデム２２０、及び共有ローカルメモリ装置２４０を備える。モデム２２０は、他の互換性ある通信装置または基地局と無線通信を行うための信号をプロセッシングするためのＤＳＰと変調器／復調器回路とを備える。

ＡＰ２１０は、ブリッジ、カメラ、ディスプレイ(装置)、ＵＳＢ装置などのアプリケーション周辺装置のようなＣＰＵに関連した内部機能を制御するＣＰＵを備える。ＡＰ２１０は、クロック同期回路２１３を備えるメモリコントローラ２１１を備え、モデム２２０は、クロック同期回路２２３を備えるメモリコントローラ２２１を備える。各クロック同期回路２１３、２２３は遅延同期ループ(ＤＬＬ：ｄｅｌａｙ ｌｏｃｋｅｄ ｌｏｏｐ)で具現されることが望ましい。

本発明の実施の形態による遅延同期回路２１３、２２３はクロック信号ＣＬＫ、ＣＬＫＢに同期される。クロック信号ＣＬＫＢはクロック信号ＣＬＫと同じクロック信号であるが、クロック信号ＣＬＫＢの位相はクロック信号ＣＬＫの位相の反転した位相である。

図４は、本発明の実施の形態によるＡＰ２１０とモデム２２０とに接続された共有ローカルメモリ装置２４０のブロック図である。共有ローカルメモリ装置２４０は、デュアルアドレスとデュアル出力ポートとを有するメモリ４１１、望ましくはＳＤＲＡＭ、さらに望ましくは２倍データ率(ＤＤＲ：ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ)ＳＤＲＡＭを備える。メモリ装置２４０は、クロック信号ＣＬＫの立上りエッジと立下りエッジの全部を使ってメモリデータアクセスを支援する。

本発明の実施の形態によってＡＰ２１０と関連したデータは、クロック信号ＣＬＫの第１クロックエッジを使ってローカルメモリ装置２４０に／から書き込み／読み出され、モデム２２０と関連したデータは、クロック信号ＣＬＫの第２クロックエッジを使ってローカルメモリ装置２４０に／から書き込み／読み出される。

例えば、ＡＰ２１０によって使われる第１クロックエッジは立上りクロックエッジであり、モデム２２０によって使われる第２クロックエッジは立下りクロックエッジである。メモリ４１１に／からデータをアクセスするためのＡＰ２１０またはモデム２２０によって使われる特別なクロックエッジは互いに変換できる。
それぞれのアドレスレジスタ４０７と４０９とはＡＰ２１０のアドレスバッファ４０１とモデム２２０のアドレスバッファ４０３とに交互に接続されるバッファ４０５を介してＡＰ２１０とモデム２２０のそれぞれのアドレス出力ポートに接続される。

アドレスレジスタ４０９とＡＰ２１０のアドレスバッファ４０１とはクロック信号ＣＬＫの立上りエッジによって活性化される。アドレスレジスタ４０７とバッファ４０３とはクロック信号ＣＬＫの立下りエッジによって活性化される。アドレスレジスタ４０７と４０９から出力されるアドレスデータはメモリ４１１のデュアルアドレスポートＩＰ１、ＩＰ２に入力される。
すなわち、ＡＰ２１０から出力されたアドレスデータはクロック信号ＣＬＫの第１立上りエッジでメモリ４１１に受信され、モデム２２０から出力されたアドレスデータは第１立上りエッジ直後のクロックサイクルの立下りエッジでメモリ４１１に受信される。

メモリ４１１に／からアクセスされたデータはメモリ４１１と双方向で通信するデータレジスタ４１３に伝送される。メモリ４１１にデータを書き込むために、データはデータレジスタ４１３でラッチされた次のアドレスレジスタ４０７、４０９から出力されたアドレスに相応するアドレスに応答してメモリ４１１に書き込まれる。
メモリ４１１から読み出されたデータはデータレジスタ４１３にラッチされた後にＡＰ２１０またはモデム２２０に出力される。

図５は、データアクセス動作のためのクロック波形を示すタイミング図である。図５に示すようにアドレスＲＡとＲＢとは、望ましくはＡＰ２１０から出力された、クロック信号ＣＬＫの立上りエッジでクロックされる。アドレスＦＡとＦＢとは、望ましくはモデム２２０から出力された、クロック信号ＣＬＫの立下りエッジでクロックされる。
また、読み出し命令または書き込み命令として使われる命令ＣＲはクロック信号ＣＬＫの立上りエッジでクロックされ、命令ＣＦはクロック信号ＣＬＫの立下りエッジでクロックされる。データＲＤとＦＤとは、図に示すようにクロック信号ＣＬＫの立上りエッジと立下りエッジでメモリ４１１に／からアクセスされる。

図６は、ＡＰ２１０とモデム２２０との間で通信のためのクロック信号ＣＬＫの両エッジの使用を示すタイミング図である。本発明の実施の形態によってＡＰ２１０はクロック信号ＣＬＫの立上りエッジを用いてモデム２２０に信号を伝送し、モデム２２０はクロック信号ＣＬＫの立下りエッジを用いてＡＰ２１０に信号を伝送する。

図６に示すように命令(信号)と要求(信号)とは、クロック信号ＣＬＫの立上りエッジでＡＰ２１０からモデム２２０に伝送される。モデム２２０は、クロック信号ＣＬＫの次のサイクルの立下りエッジで要求(信号)を認識し、データＦＤ０とＦＤ１は、連続的なクロックサイクルの立下りエッジでモデム２２０からＡＰ２１０に出力される。

本発明に係る実施の形態においては、ＡＰ２１０からモデム２２０に通信するためのエッジとして立上りエッジが使われ、モデム２２０からＡＰ２１０に通信するためのエッジとして立下りエッジが使われる。しかし、立上りエッジ及び立下りエッジはＡＰ２１０とモデム２２０との間の通信に影響を与えることなく相互交換することができる。

本発明の他の実施の形態によって、共有されたローカルメモリは前述したようにＡＰおよびモデムと関連したデータを保存するために使われ、さらにＡＰおよびモデム間の共有されたインターフェースメモリとして使われる。
このような構造でＣＰＵデータのようなＡＰと関連したデータのみならず、インターフェース制御データはメモリ４１１に保存される。このような構造で、カメラとディスプレイのような接続されたアプリケーションと、装置との通信のための共通のプラットフォームとを使って、ＡＰ、モデム、そして共有されたメモリは一つのチップまたはチップセットに集積化されうる。

本発明に係るまた他の実施の形態を通じて、メモリ４１１はプログラム、映像、またはビデオファイルのようなデータを不揮発性で保存することを支援するフラッシュメモリ、望ましくはＮＡＮＤフラッシュメモリ、を備える。例えば、共有されたメモリ４１１はカメラによって撮影された映像の保存のような周辺機能のみならずＣＰＵに関連して使われたデータを保存する。

本発明は図面に示された一実施の形態に基づいて説明されたが、これは例示的なものに過ぎず、当業者ならばこれより多様な変形及び均等な他の実施の形態が可能である。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まるべきものである。

本発明は、移動通信装置のように複数のプロセッサとＡＰとを備える通信装置に適用できる。

従来の通信装置の簡略化されたブロック図である。 図１の従来の通信装置の詳細なブロック図である。 本発明の望ましい実施の形態による通信装置のブロック図である。 通信装置と処理処置とに接続された共有されたローカルメモリのブロック図である。 本発明の望ましい実施の形態による共有されたローカルメモリに／からデータをアクセスするタイミング図である。 本発明の他の望ましい実施の形態による通信装置および処理処置の通信タイミング図である。

符号の説明

２００ 通信装置
２１０ ＡＰ
２２０ モデム
２４０ 共有ローカルメモリ装置
２１１、２２１ メモリコントローラ
２１３、２２３ クロック同期回路

Claims (33)

1. 通信装置において、
   無線通信を行うためのデジタル信号プロセッサを備える信号変調器／復調器(モデム)と、
   複数の周辺装置を制御するためのＣＰＵを備えるアプリケーションプロセッサ(ＡＰ)と、
   前記モデムと前記ＡＰとで使われたデータを保存するための共有メモリと、を備え、前記データは前記モデムと前記ＡＰとによってアクセス可能であることを特徴とする通信装置。
2. 前記共有メモリは、共通バスを介して前記ＡＰおよび前記モデムによってアクセスされることを特徴とする請求項１に記載の通信装置。
3. 前記共有メモリは、ＳＤＲＡＭであることを特徴とする請求項１に記載の通信装置。
4. 前記共有メモリは、ＤＤＲ ＳＤＲＡＭであることを特徴とする請求項３に記載の通信装置。
5. 前記ＡＰ、前記モデム、及び前記共有メモリは、共通クロックによってクロックされることを特徴とする請求項１に記載の通信装置。
6. 前記データは、前記共通クロックの立上りエッジと立下りエッジとを使って前記共有メモリに／からアクセスされることを特徴とする請求項５に記載の通信装置。
7. 前記ＡＰに／からの前記共有メモリのデータアクセスは前記クロックの立上りエッジを用いて行われ、前記モデムに／からのデータアクセスは前記クロックの立下りエッジを用いて行われることを特徴とする請求項６に記載の通信装置。
8. 前記ＡＰに／からの前記共有メモリのデータアクセスは前記クロックの立下りエッジを用いて行われ、前記モデムに／からのデータアクセスは前記クロックの立上りエッジを用いて行われることを特徴とする請求項６に記載の通信装置。
9. 前記ＡＰから前記モデムへの通信は前記クロックの立下りエッジと立上りエッジのうちの一方のエッジを用いて行われ、前記モデムから前記ＡＰへの通信は前記クロックの立下りエッジと立上りエッジのうちの他方のエッジを用いて行われることを特徴とする請求項６に記載の通信装置。
10. 前記共有メモリは、インターフェース制御データを保存するために前記ＡＰおよび前記モデムによって使われることを特徴とする請求項６に記載の通信装置。
11. 前記共有メモリは、ＳＤＲＡＭとフラッシュメモリとを含むことを特徴とする請求項１に記載の通信装置。
12. 前記フラッシュメモリは、ＮＡＮＤ型フラッシュメモリであることを特徴とする請求項１１に記載の通信装置。
13. 前記複数の周辺装置は、映像撮影モジュールとディスプレイのうち少なくとも一方を備えることを特徴とする請求項１に記載の通信装置。
14. 無線通信を行うための信号変調器／復調器(モデム)及びＣＰＵを有するＡＰを備える通信システムにおける共有メモリのアクセス方法において、
    共通クロックによって前記ＡＰ、前記モデム、及び前記共有メモリをクロックする段階と、
    前記クロックの立上りエッジと立下りエッジのうちの一方のエッジを用いて前記ＡＰによって前記共有メモリに／からＣＰＵデータをアクセスし、前記ＡＰが使っていない前記クロックの他方のエッジを用いて前記モデムによって前記共有メモリに／からモデムデータをアクセスする段階と、を備えることを特徴とする通信システムにおける共有メモリのアクセス方法。
15. 前記共有メモリは、共通バスを介して前記ＡＰおよび前記モデムによってアクセスされることを特徴とする請求項１４に記載の通信システムにおける共有メモリのアクセス方法。
16. 前記共有メモリは、ＳＤＲＡＭであることを特徴とする請求項１４に記載の通信システムにおける共有メモリのアクセス方法。
17. 前記共有メモリは、ＤＤＲ ＳＤＲＡＭであることを特徴とする請求項１６に記載の通信システムにおける共有メモリのアクセス方法。
18. 前記ＡＰに／からの前記共有メモリのデータアクセスは前記クロックの立上りエッジを用いて行われ、前記モデムに／からの前記共有メモリのデータアクセスは前記クロックの立下りエッジを用いて行われることを特徴とする請求項１４に記載の通信システムにおける共有メモリのアクセス方法。
19. 前記通信システムにおける共有メモリのアクセス方法は、前記クロックの立上りエッジと立下りエッジのうち何れか一方のエッジを用いて前記ＡＰから出力されたアドレスデータをＡＰアドレスレジスタに保存し、前記ＡＰアドレスレジスタが使っていない前記クロックの他方のエッジを用いて前記モデムから出力されたアドレスデータをモデムアドレスレジスタに保存する段階をさらに備えることを特徴とする請求項１４に記載の通信システムにおける共有メモリのアクセス方法。
20. 前記共有メモリは、インターフェース制御データを保存するために前記ＡＰおよび前記モデムによって使われることを特徴とする請求項１４に記載の通信システムにおける共有メモリのアクセス方法。
21. 前記共有メモリは、ＳＤＲＡＭとフラッシュメモリとを含むことを特徴とする請求項１４に記載の通信システムにおける共有メモリのアクセス方法。
22. 前記フラッシュメモリは、ＮＡＮＤ型フラッシュメモリであることを特徴とする請求項２１に記載の通信システムにおける共有メモリのアクセス方法。
23. 前記通信システムにおける共有メモリのアクセス方法は、前記ＡＰによって映像撮影モジュールとディスプレイの少なくとも一方を制御することを特徴とする請求項１４に記載の通信システムにおける共有メモリのアクセス方法。
24. 前記通信システムにおける共有メモリのアクセス方法は、前記ＡＰから前記クロックの立上りエッジと立下りエッジのうちの少なくとも一方を用いて前記モデムに通信し、前記モデムから前記クロックの立上りエッジと立下りエッジのうちの他方のエッジを用いてＡＰに通信する段階をさらに備えることを特徴とする請求項１４に記載の通信システムにおける共有メモリのアクセス方法。
25. 通信装置において、
    ＣＰＵを有するＡＰと、
    無線通信を行うためのモデムと、
    前記ＡＰおよび前記モデムをインターフェースするためのインターフェースとを備え、
    前記ＡＰおよび前記モデムは共通クロックを受信し、
    前記ＡＰから発生する信号は前記共通クロックの第１遷移エッジによってクロックされ、前記モデムから発生する信号は前記共通クロックの第２遷移エッジによってクロックされ、前記第１遷移エッジと前記第２遷移エッジとは互いに反対に遷移することを特徴とする通信装置。
26. 前記通信装置は、前記ＡＰおよび前記モデムによって共有されたメモリをさらに備え、前記メモリは、前記インターフェースによってインターフェースされ、前記インターフェースは、前記共通クロックによってクロックされることを特徴とする請求項２５に記載の通信装置。
27. 前記ＡＰから出力されたデータは前記第１遷移エッジにクロックされて前記メモリに書き込まれ、前記モデムから出力されたデータは前記第２遷移エッジにクロックされて前記メモリに書き込まれることを特徴とする請求項２６に記載の通信装置。
28. 前記メモリは第１アドレスレジスタと第２アドレスレジスタとを備え、前記第１アドレスレジスタは、前記共通クロックの前記第１遷移エッジを用いてアドレスをクロックし、前記第２アドレスレジスタは前記共通クロックの前記第２遷移エッジを用いてアドレスをクロックすることを特徴とする請求項２６に記載の通信装置。
29. 前記メモリは、ＳＤＲＡＭであることを特徴とする請求項２６に記載の通信装置。
30. 前記メモリは、フラッシュメモリであることを特徴とする請求項２６に記載の通信装置。
31. 前記メモリは、ＤＤＲメモリであることを特徴とする請求項２６に記載の通信装置。
32. 前記メモリに／からのデータアクセスは、前記共通クロックの一つのクロックサイクル内で前記ＡＰおよび前記モデムから出力されたデータを含むことを特徴とする請求項２６に記載の通信装置。
33. 無線通信を行うための信号変調器／復調器(モデム)、及びＣＰＵを有するＡＰを備える通信システムにおける共有メモリのアクセス方法において、
    クロックによって前記ＡＰ、前記モデム、及び前記共有メモリをクロックする段階と、
    前記クロックの立上りエッジと立下りエッジを用いて前記ＡＰおよび前記モデムによって前記共有メモリをアクセスする段階と、を備えることを特徴とする通信システムにおける共有メモリのアクセス方法。

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