JP2005235984A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2005235984A JP2005235984A JP2004042560A JP2004042560A JP2005235984A JP 2005235984 A JP2005235984 A JP 2005235984A JP 2004042560 A JP2004042560 A JP 2004042560A JP 2004042560 A JP2004042560 A JP 2004042560A JP 2005235984 A JP2005235984 A JP 2005235984A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- insulating film
- diffusion layer
- low resistance
- gate insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【解決手段】 シリコン基板と、シリコン基板表面のチャネル領域と、チャネル領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート絶縁膜上にゲート電極をゲート長方向より挟み、形成された第1のゲート側壁と、ゲート電極及び第1のゲート側壁を挟む第2のゲート側壁と、チャネル領域を挟みシリコン基板表面に形成された第1の拡散層と、チャネル領域及び第1の拡散層を挟み、第1の拡散層より深く形成された第2の拡散層と、第1の拡散層と第2のゲート側壁の間にあり、Ti、Zr、Hf若しくはTaの窒化物、ホウ化物若しくは炭化物を含む低抵抗化層と、を備えることを特徴とする半導体装置。低抵抗化層は、ゲート絶縁膜からの変換により形成する。
【選択図】 図1
Description
熱処理により金属がシリコンを消費するように形成する。しかし、金属のシリコン消費を制御することは困難であり、低抵抗化層は第1の拡散層を突き抜けて形成しやすい。すると、pn接合が破壊されるため、MOSFETはショートしてしまうという問題もある。現状の技術では、この問題は、0.1μm(ゲート長)世代以降のMOSFETにおいて、特に顕著となる。
第一の実施の形態に係わるMOSFETについて図1(a)を参照して説明する。
第二の実施の形態に係わるCMOSFETについて説明する。便宜上、図1(b)を参照し、図1(a)と異なる部分について説明する。
第三の実施の形態に係わるMOSFETの製造方法について説明する。便宜上、第一の実施の形態の変形例1に係わる第1乃至第3のMOSFETについて説明する。
Taのホウ化物と酸化物の混合物を備える。第3のMOSFETは、低抵抗化層5にTi、Zr、Hf若しくはTaの炭化物と酸化物の混合物を備える。
ついては、Hf-Oのみのピークが観測される。低抵抗化層前駆層11(窒化HfO2)については、Hf-Oに加え、Hf-Nのピークが観測される。
1a n型シリコン基板
1b p型シリコン基板
2 第1の拡散層
2a 第1のp型拡散層
2b 第1のn型拡散層
3 第2の拡散層
3a 第2のp型拡散層
3b 第2のn型拡散層
4 コンタクト電極
5 低抵抗化層
5a p型対応低抵抗化層
5b n型対応低抵抗化層
6 ゲート絶縁膜
7 第1のゲート側壁
8 第2のゲート側壁
9 ゲート電極
10 素子分離
11 低抵抗下層前駆層
12 酸素欠乏ゲート絶縁膜
13 BSG(ボロンシリケートガラス)
Claims (8)
- シリコン基板と、
前記シリコン基板表面のチャネル領域と、
前記チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極をゲート長方向より挟み、前記ゲート絶縁膜上に形成された第1のゲート側壁と、
前記ゲート電極及び前記第1のゲート側壁を挟む第2のゲート側壁と、
前記チャネル領域を挟み前記シリコン基板表面に形成された第1の拡散層と、
前記チャネル領域及び前記第1の拡散層を挟み、前記第1の拡散層より深く形成された第2の拡散層と、
前記第1の拡散層と前記第2のゲート側壁の間にあり、Ti、Zr、Hf若しくはTaの窒化物、ホウ化物若しくは炭化物を含む低抵抗化層と、を備えることを特徴とする半導体装置。 - 前記低抵抗化層は、Ti、Zr若しくはHfの窒化物若しくはホウ化物、又は、Taの炭化物を含むことを特徴とする請求項1記載の半導体装置。
- 前記低抵抗化層は、Hfの窒化物を含むことを特徴とする請求項2記載の半導体装置。
- 前記低抵抗化層は、前記Ti、Zr、Hf若しくはTaの窒化物、ホウ化物若しくは炭化物と酸化物の混合物からなり、前記ゲート絶縁膜は、前記Ti、Zr、Hf若しくはTaの酸化物からなり、前記低抵抗化層と前記ゲート絶縁膜において、前記Ti、Zr、Hf若しくはTa夫々の原子のモル濃度は同一であることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
- 前記低抵抗化層は、前記Ti、Zr、Hf若しくはTaの原子の1/3以下のモル濃度のAl原子を含むことを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。
- シリコン基板と、
前記シリコン基板表面のn型チャネル領域と、
前記n型チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極をゲート長方向より挟み、前記ゲート絶縁膜上に形成された第1のゲート側壁と、
前記ゲート電極及び前記第1のゲート側壁を挟む第2のゲート側壁と、
前記n型チャネル領域を挟み前記シリコン基板表面に形成された第1のp型拡散層と、
前記n型チャネル領域及び前記第1のp型拡散層を挟み、前記第1のp型拡散層より深く形成された第2のp型拡散層と、
前記第1のp型拡散層と前記第2のゲート側壁の間にあり、Tiのホウ化物を含むp型対応低抵抗化層と、を備えるp型半導体電界効果型トランジスタ、及び、
前記シリコン基板表面のp型チャネル領域と、
前記p型チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極をゲート長方向に挟み、前記ゲート絶縁膜上に形成された第1のゲート側壁と、
前記ゲート電極及び前記第1のゲート側壁を挟む第2のゲート側壁と、
前記p型チャネル領域を挟み前記シリコン基板表面に形成された第1のn型拡散層と、
前記p型チャネル領域及び前記第1のn型拡散層を挟み、前記第1のn型拡散層より深く形成された第2のn型拡散層と、
前記第1のn型拡散層と前記第2のゲート側壁の間にあり、Ti、Zr、Hf若しくはTaの炭化物、Zrの窒化物又はHf若しくはZrのホウ化物を含むn型対応低抵抗化層と、を備えるn型半導体電界効果型トランジスタ、を有することを特徴とする相補型の半導体装置。 - シリコン基板上にTi、Zr、Hf若しくはTaの酸化物を含むゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極を挟む前記シリコン基板表面に第1の拡散層を形成する工程と、
前記ゲート絶縁膜上に前記ゲート電極をゲート長方向より挟む第1のゲート側壁を形成する工程と、
前記ゲート電極及び前記第1のゲート側壁に被覆されない前記ゲート絶縁膜の一部を窒素、ホウ素若しくは炭素を供給することにより低抵抗化層前駆層に変換する工程と、
熱処理により、前記低抵抗化層前駆層を前記Ti、Zr、Hf若しくはTaの窒化物、ホウ化物若しくは炭化物と前記Ti、Zr、Hf若しくはTaの酸化物の混合物を形成させ低抵抗化層に変換する工程と、
前記ゲート電極及び前記第1のゲート側壁を挟む第2のゲート側壁を形成する工程と、
前記ゲート電極、前記第1のゲート側壁及び前記第2のゲート側壁を挟む前記シリコン基板中に第2の拡散層を形成する工程と、を備えることを特徴とする半導体装置の製造方法。 - 前記ゲート絶縁膜の一部を低抵抗化層前駆層に変換する工程は、励起状態の窒素を前記ゲート絶縁膜に供給する工程であることを特徴とする請求項7記載の半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004042560A JP3901696B2 (ja) | 2004-02-19 | 2004-02-19 | 半導体装置及びその製造方法 |
US11/052,036 US7205618B2 (en) | 2004-02-19 | 2005-02-08 | Semiconductor device and method for manufacturing the same |
US11/736,261 US7435655B2 (en) | 2004-02-19 | 2007-04-17 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004042560A JP3901696B2 (ja) | 2004-02-19 | 2004-02-19 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005235984A true JP2005235984A (ja) | 2005-09-02 |
JP3901696B2 JP3901696B2 (ja) | 2007-04-04 |
Family
ID=34857976
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004042560A Expired - Fee Related JP3901696B2 (ja) | 2004-02-19 | 2004-02-19 | 半導体装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US7205618B2 (ja) |
JP (1) | JP3901696B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
MD3511C2 (ro) * | 2005-10-28 | 2008-09-30 | Институт Электронной Инженерии И Промышленных Технологий Академии Наук Молдовы | Procedeu de obţinere a diborurii de magneziu |
MD3512C2 (ro) * | 2005-10-28 | 2008-09-30 | Институт Электронной Инженерии И Промышленных Технологий Академии Наук Молдовы | Dispozitiv pentru obţinerea diborurii de magneziu |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11297991A (ja) | 1998-04-06 | 1999-10-29 | Seiko Epson Corp | 半導体装置 |
US6110784A (en) * | 1998-07-28 | 2000-08-29 | Advanced Micro Devices, Inc. | Method of integration of nitrogen bearing high K film |
US6531368B1 (en) * | 2001-04-03 | 2003-03-11 | Advanced Micro Devices, Inc. | Method of fabricating a semiconductor device having a metal oxide high-k gate insulator by localized laser irradiation and a device thereby formed |
JP2003257968A (ja) * | 2002-03-07 | 2003-09-12 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP3651802B2 (ja) * | 2002-09-12 | 2005-05-25 | 株式会社東芝 | 半導体装置の製造方法 |
US6909145B2 (en) * | 2002-09-23 | 2005-06-21 | International Business Machines Corporation | Metal spacer gate for CMOS FET |
JP2005005603A (ja) * | 2003-06-13 | 2005-01-06 | Toshiba Corp | 半導体装置及びその製造方法 |
US7132338B2 (en) * | 2003-10-10 | 2006-11-07 | Applied Materials, Inc. | Methods to fabricate MOSFET devices using selective deposition process |
US7067379B2 (en) * | 2004-01-08 | 2006-06-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Silicide gate transistors and method of manufacture |
US7135724B2 (en) * | 2004-09-29 | 2006-11-14 | International Business Machines Corporation | Structure and method for making strained channel field effect transistor using sacrificial spacer |
-
2004
- 2004-02-19 JP JP2004042560A patent/JP3901696B2/ja not_active Expired - Fee Related
-
2005
- 2005-02-08 US US11/052,036 patent/US7205618B2/en not_active Expired - Fee Related
-
2007
- 2007-04-17 US US11/736,261 patent/US7435655B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP3901696B2 (ja) | 2007-04-04 |
US7435655B2 (en) | 2008-10-14 |
US20070190704A1 (en) | 2007-08-16 |
US7205618B2 (en) | 2007-04-17 |
US20050184346A1 (en) | 2005-08-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5241237B2 (ja) | pMOS半導体構造 | |
JP4860183B2 (ja) | 半導体装置およびその製造方法 | |
JP5336814B2 (ja) | 半導体装置およびその製造方法 | |
JP2008147393A (ja) | 半導体装置及びその製造方法 | |
JP4939960B2 (ja) | 半導体装置およびその製造方法 | |
JP2004247736A (ja) | 高温度における高kゲート誘電体用の界面層成長 | |
JP2006344836A (ja) | 半導体装置及びその製造方法 | |
CN101840863A (zh) | 半导体装置及半导体装置的制造方法 | |
JP2007005721A (ja) | 半導体装置およびその製造方法 | |
US8207584B2 (en) | Semiconductor device and manufacturing method of the same | |
JP4120938B2 (ja) | 高誘電率絶縁膜を有する半導体装置とその製造方法 | |
JP2008205012A (ja) | 半導体装置およびその製造方法 | |
JP2007149755A (ja) | 半導体装置及びその製造方法 | |
JP4398939B2 (ja) | 半導体装置 | |
WO2011077536A1 (ja) | 半導体装置およびその製造方法 | |
JP2009267180A (ja) | 半導体装置 | |
US9786762B2 (en) | Gate electrode of a semiconductor device, and method for producing same | |
JP2008258487A (ja) | 半導体装置の製造装置 | |
JP2007134650A (ja) | 半導体装置及びその製造方法 | |
JP2008243994A (ja) | 半導体装置及びその製造方法 | |
JP3901696B2 (ja) | 半導体装置及びその製造方法 | |
JP2011071202A (ja) | 半導体装置の製造方法 | |
JP2008244331A (ja) | 半導体装置およびその製造方法 | |
US11652152B2 (en) | Capping structures in semiconductor devices | |
JP2006278873A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050606 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061020 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061024 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061129 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061222 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061226 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110112 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120112 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130112 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130112 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140112 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |