JP5241237B2 - ｐＭＯＳ半導体構造 - Google Patents
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Description
本発明は、半導体装置およびそれを製造する方法に関するものである。特に、本発明は、高誘電率（ｋ）誘電体／界面積層体上に熱的に安定したｐ型金属炭化物を含む相補型金属酸化物半導体（ＣＭＯＳ）装置に関するものである。更に、本発明は、ＣＭＯＳ処理フローと一体化することが可能な熱的に安定したｐ型金属炭化物を形成するためのプロセスも提供する。
標準ＣＭＯＳ装置では、一般に、ポリシリコンが標準のゲート材料である。ポリシリコン・ゲートを使用してＣＭＯＳ装置を製造する技術は不断の開発状態にあったし、今や半導体産業において広範に使用されている。ポリシリコン・ゲートを使用する１つの利点は、それらが高温に耐え得るということである。しかし、ポリシリコン・ゲートの使用に関連した幾つかの問題点も存在する。例えば、ポリデプリーション（poly-depletion）効果および比較的高い電気シート抵抗（約１５０オーム／□）のために、ＣＭＯＳ装置において一般に使用されるポリシリコン・ゲートは、０.１ミクロン以下のチャネル長に対するチップ性能の決定的な要素となりつつある。ポリシリコン・ゲートに関するもう１つの問題点は、ホウ素のようなポリシリコン・ゲートにおけるドーパントが、薄いゲート誘電体を通して容易に拡散してデバイス性能の低下を生じさせ得るということである。
ポリシリコン・ゲートに関する問題点を回避するために、ポリシリコン・ゲートを単一の金属と置換することが提案された。そのような技術が提案されたが、単一の金属は、高誘電率（ｋ）誘電体（４.０よりも大きい誘電率）と界面層のゲート積層体上では熱的に安定しない。例えば、タングステンＷおよびレニウムＲｅは、１０００℃における安定性の問題を有する。タングステンは、１０００℃、５秒のアニール後の４〜５Åでの界面ＳｉＯ２の再成長を示して装置のスケーリングを制限し、Ｒｅは、高誘電率（ｋ）のゲート積層体上で安定せず、装置（移動度）の低下を導く。これに関しては、例えば、IEDM2004, p825, S. Francisco Ca, Dec. 13-15, 2004 における A. Callegari氏他による論文および VLSI Digest 2004, Hawaii June 2004 におけるNarayanan 氏他による論文を参照されたい。
１０００℃における安定性は、自己整列型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）においてソース／ドレイン注入を活性化することを必要とする。更に、高温アニールを行うと、高い電子移動度が得られることが報告されている。これに関しては、例えば、IEDM 2004, p825, S. Francisco Ca, Dec. 13-15, 2004 における A. Callegari 氏他による論文を参照されたい。ＴｉＮのような金属窒化物が、金属／高誘電率（ｋ）誘電体の熱的安定性を改良するために広く使用されてきた。しかし、ＴｉＮに関して報告された研究のほとんどは、ＴｉＮが、装置性能を制限していると思われるミッド・ギャップ型の材料である。
上記に鑑み、高誘電率（ｋ）の誘電体を含むゲート積層体上で熱的に安定した新しい金属化合物の提供を求める要求が存在する。特に、ｐＦＥＴ装置において有用な新しい金属化合物の提供を求める要求が存在する。
IEDM 2004, p825, S.Francisco Ca, Dec. 13-15, 2004 における A. Callegari氏他による論文。 VLSI Digest 2004, HawaiiJune 2004 におけるNarayanan 氏他による論文。
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本発明の目的は、約４.７５乃至約５.３ｅＶ、望ましくは、約５ｅＶ の仕事関数を有し且つ高誘電率（ｋ）の誘電体および界面層を含むゲート積層体上で熱的に安定した、ｐ型金属であるＴｉＣから成る新しい金属化合物を提供することにある。本発明のＴｉＣ金属化合物は、ｐ型金属酸化物半導体（ｐＭＯＳ）装置において１４Åよりも小さい反転層厚へのスケーリングおよび非常に意欲的な等価酸化膜厚（ＥＯＴ）を可能にする、１０００℃においても非常に効率的な酸素拡散障壁（バリア）である。
大きく見ると、本発明は、半導体構造、即ち、積層膜を提供する。その半導体構造は、半導体基板と、該半導体基板上に設けられた界面層と、該界面層上に設けられた高誘電率（ｋ）の誘電体と、該高誘電率（ｋ）の誘電体上に設けられたＴｉＣゲート金属とを含む。
更に、本発明の半導体構造は、半導体基板と、パターン化されたゲート領域とを含み、該ゲート領域は、該基板の一部分上に設けられた少なくとも１つの界面層と、該界面層上に設けられた高誘電率（ｋ）の誘電体と、該高誘電率（ｋ）の誘電体上に設けられたＴｉＣ金属化合物とを含む。
上記積層膜および半導体構造に加えて、本発明はＴｉＣ金属化合物を製造する方法も提供する。その方法は、Ｔｉターゲットと、Ｈｅ希釈された炭素源およびＡｒを含む雰囲気とを準備するステップと、該雰囲気において該ＴｉターゲットからＴｉＣ膜をスパッタするステップとを含む。
本発明は、ＴｉＣ膜を形成するための本発明のプロセスが使用される、上記半導体構造を製造する方法も提供する。一般には、半導体構造は、先ず基板の表面上に高誘電率（ｋ）の誘電体および界面層を含む積層体を準備するステップと、しかる後、前述の処理ステップを利用して、即ち、Ｔｉターゲットと、Ｈｅ希釈された炭素源およびＡｒを含む雰囲気とを準備することによって該積層体上にＴｉＣ膜を形成するステップと、該雰囲気において該ＴｉターゲットからＴｉＣ膜をスパッタするステップとによって形成される。
本発明の一部の実施例では、ＴｉＣ金属ゲートは、ゲート電極として単独で使用されるか、またはシリサイド・コンタクトを含むシリコン含有ゲート電極と共に使用されることが可能である。後者の構造は、本明細書では、デュアル・ポリシリコン／ＴｉＣ含有ＦＥＴと呼ばれる。
高誘電率（ｋ）の誘電体という用語は、本明細書全体を通して、ＳｉＯ２よりも大きい誘電率を有する絶縁材料、例えば、４.０よりも大きい誘電率ｋを有する絶縁材料を表わすために使用されるということに留意されたい。望ましくは、高誘電率（ｋ）の誘電体は約７.０以上のｋを有する。
「界面層」という用語は、本明細書全体を通して、例えば、ＳｉＯ２およびＳｉＯＮを含む少なくともＳｉまたはＯの原子から成る絶縁材料を表わすために使用される。
次に、高誘電率（ｋ）の誘電体および界面層を含む積層体上に熱的に安定したｐ金属ゲートとして使用し得るＴｉＣ金属化合物およびその金属化合物を製造する方法を提供する本発明を、本願に添付した図面を参照することによって、更に詳細に説明する。本発明に関する図面は説明を目的に提供され、従って、正確な縮尺で描かれているのではないことに留意されたい。
先ず、図１（Ａ）〜（Ｃ）を参照する。これらの図は、高誘電率（ｋ）の誘電体および界面層を含む積層体上に本発明のＴｉＣ金属化合物を含む積層膜構造を形成する場合に使用される基本的な処理ステップを示す。図１（Ａ）は、半導体基板１０の表面上に界面層１２を含む初期積層膜構造を示す。
本発明において使用される半導体基板１０は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｇａ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、およびすべての他のIV／IV族、III／V族、またはII／VI族化合物半導体を含むがこれらに限定されない任意の半導体材料を含む。半導体基板１０は、有機半導体、またはＳｉ／ＳｉＧｅ、シリコン・オン・インシュレータ（ＳＯＩ）或いはＳｉＧｅオン・インシュレータ（ＳＧＯＩ）のような積層された半導体も含み得る。本発明の一部の実施例では、半導体基板１０が、Ｓｉ含有半導体材料、即ち、シリコンを含む半導体材料から構成されることが望ましい。半導体基板１０は、不純物がドープされるかまたはドープされなくてもよく、或いはドープされた領域およびドープされない領域を含んでもよい。
半導体基板１０は、第１のドープされた（ｎまたはｐ）領域および第２のドープされた（ｎまたはｐ）領域を含むことができる。明確にするために、ドープされた領域は本明細書の図面には詳しく示されない。第１のドープされた領域および第２のドープされた領域は同じであってもよく、或いは異なる導電型または異なるドーピング濃度もしくはこれら両方を有してもよい。ドープされた領域は「ウェル（well）」として知られている。半導体基板１０は、歪まされてもよいし、歪まされなくてもよく、或いはその組合せであってもよい。更に、半導体基板１０は、例えば、１００、１１０、１１１、またはそれらの組合せを含む任意の結晶配向を有してもよい。それとは別に、半導体基板１０は、異なる結晶配向の少なくとも２つの平面を含むハイブリッド基板であってもよい。
少なくとも１つの分離領域（図示されていない）が、一般に、半導体基板１０内に形成される。分離領域は、トレンチ分離領域またはフィールド酸化物分離領域であってもよい。トレンチ分離領域は、当業者には周知の一般的なトレンチ分離プロセスを利用して形成される。トレンチ分離領域の形成において、例えば、リソグラフィ、エッチング、およびトレンチ誘電体によるトレンチの充填を使用することも可能である。任意選択的に、トレンチ充填の前にライナ層が形成されてもよく、トレンチ充填の後に高密度化ステップが行われてもよく、平坦化プロセスがトレンチ充填に後続してもよい。所謂シリコン・プロセスの局部的酸化を利用して、フィールド酸化物が形成されてもよい。一般には隣接するゲートが反対の導電型を有するときに必要とされる隣接ゲート領域間の分離を、少なくとも１つの分離領域が行うということに留意されたい。隣接するゲート領域は同じ導電型（即ち、共にｎ型またはｐ型）を有してもよく、或いは、それとは別に、それらは異なる導電型（一方がｎ型および他方がｐ型）を有してもよい。
次に、界面層１２が、酸化または酸窒化のような熱プロセス、化学的付着（ＣＶＤ）、プラズマ支援ＣＶＤ、原子層付着（ＡＬＤ）、蒸発、スパッタリング、および化学溶液付着のような付着プロセス、またはそれらの組合せを利用して半導体基板１０の表面上に形成される。別の方法として、付着プロセスおよび窒化物形成が、界面層１２を形成するために使用されてもよい。界面層１２は、任意選択のＮと共に、少なくともＳｉおよびＯの原子を含む。従って、界面層１２は、ＳｉＯ２、ＳｉＯＮ、それらのシリケート（ケイ酸塩）、またはそれらの多層構造を含み得る。一部の実施例では、界面層１２はＳｉＯ２を含むが、別の実施例では、界面層１２はＳｉＯＮを含む。界面層１２は、約１乃至約８０原子パーセントＳｉ、典型的には、約１乃至約２０原子パーセントＳｉを含む。残りはＯまたはＮもしくはこれら両方である。化学的酸化物は、典型的には、Ｎの存在なしで使用される。Ｓｉは、界面層１２全体にわたって連続的に存在し得るし、或いはそれは段階的に変動され（graded）得る。
界面層１２は、一般に、約４.０乃至約２０の誘電率を有するが、約４.５乃至約１８の誘電率が更に典型的である。界面層１２は、一般に、約０.１乃至約５ｎｍの厚さを有するが、約０.２乃至約２.５ｎｍの厚さが更に典型的である。
次に、図１（Ｂ）に示されるように、高誘電率（ｋ）の誘電体１４が界面層１２の上に形成される。「高誘電率（ｋ）」という用語は、４.０よりも大きい、一般には、約７.０以上の誘電率を有する絶縁物を表わす。高誘電率（ｋ）の誘電体１４は、例えば、酸化、窒化、または酸窒化のような熱成長プロセスによって形成されてもよい。それとは別に、高誘電率（ｋ）の誘電体１４は、例えば、化学的付着（ＣＶＤ）、プラズマ支援ＣＶＤ、有機金属化学気相成長法（ＭＯＣＶＤ）、原子層付着（ＡＬＤ）、蒸着、反応性スパッタ、および化学的溶液付着、および他の同様の付着プロセスによって形成されてもよい。誘電体１４は、上記のプロセスの任意の組合せを利用しても形成されてもよい。
例示として、本発明において使用される高誘電率（ｋ）の誘電体１４は、酸化物、窒化物、酸窒化物、およびシリケート（金属シリケートおよび窒化金属シリケートを含む）を含むが、それらに限定されない。一実施例では、高誘電率（ｋ）の誘電体１４は、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、Ｙ２Ｏ３、Ｇａ２Ｏ３、ＧｄＧａ０およびそれらの混合物のような酸化物から構成される。高誘電率（ｋ）の誘電体１４の非常に望ましい例は、ＨｆＯ２、ハフニウム・シリケートまたはハフニウム・シリコン・オキシナイトライドを含む。
高誘電率（ｋ）の誘電体１４の物理的な厚さは変わり得るが、典型的には、高誘電率（ｋ）の誘電体１４は約０.５乃至約１０ｎｍの厚さを有し、約０.５乃至約３ｎｍの厚さが更に典型的である。
図１（Ｂ）に示された積層構造を準備した後、ＴｉＣ金属化合物層１６が高誘電率（ｋ）の誘電体１４の上に形成され、例えば、図１（Ｃ）に示される構造を与える。本発明によれば、ＴｉＣ金属化合物層１６は、およびＴｉターゲットと、Ｈｅ希釈された炭素源およびＡｒを含む雰囲気とを準備するステップ、しかる後、前記雰囲気において前記ＴｉターゲットからＴｉＣ膜をスパッタするステップによって形成される。本発明によれば、Ｈｅは炭素源を希釈するために使用される。炭素源を希釈するために使用することが可能なＨｅの量は、典型的には約７０乃至約９９％であるが、更に典型的には約９０乃至約９８％であり、更に典型的には約９５％である。スパッタ処理は、任意の一般的なスパッタ装置の反応室において生じる。
本発明において使用されるＴｉターゲットはＴｉの任意の固体ソースを含む。ＴｉＣ膜のスパッタ時の雰囲気において使用される炭素源は、例えば、アルカン（ＣＨ４、Ｃ２Ｈ６、および他のＣｎＨ２ｎ＋２化合物のようなＣの二重結合を含む有機化合物の単一結合を含む有機結合体）、アルケン（Ｃ２Ｈ４および他のＣｎＨ２ｎのようなＣの二重結合を含む）、およびアルキン（Ｃ２Ｈ２のようなＣの三重結合を含む）を含む炭素化合物を含有した任意の有機物を含む。望ましくは、炭素源はアルキンであり、Ｃ２Ｈ２が最も望ましい。炭素源は、固体、液体、または気体であるが、気体の炭素源が最も望ましい。
本発明の一部の実施例では、本発明において使用されたＨｅ希釈された炭素源およびＡｒの流量が、Ａｒに対して約１乃至約１００ｓｃｃｍであり、炭素源に対しては約１乃至約１００ｓｃｃｍである。典型的には、Ａｒの流量は約２０ｓｃｃｍであり、Ｈｅ希釈された炭素源の流量は約１６ｓｃｃｍである。温度、気圧、および時間のような他のスパッタ条件が一般的であり、当業者にはよく知られている。
形成されたＴｉＣ膜１６の厚さは、使用されたスパッタ条件および製造されるべき装置のタイプ次第で変わり得る。典型的には、ＴｉＣ膜１６は、スパッタの後、約２乃至約２００ｎｍの厚さを有し、約５乃至約５０ｎｍの厚さが更に典型的である。
図１（Ｃ）に示された構造は、その後、任意の一般的なＣＭＯＳ処理フローを利用して、ＣＭＯＳ装置、例えば、ＦＥＴに形成され得る。一部の実施例では、図１（Ｃ）に示された積層構造がそのまま処理され得るし、或いは、それとは別に、Ｓｉ含有ゲート材料１８がＴｉＣ層１６の上に形成され得る。図２（Ａ）〜（Ｄ）はＳｉ含有材料１８の存在を示すが、Ｓｉ含有材料が形成されないときには、一般に次のような処理ステップが使える。ＴｉＣ層１６しか含まないパターン化されたゲート領域２０のその後のシリサイド化が一般には行われないということに留意されたい。
図２（Ａ）に示された実施例では、ポリシリコン、ＳｉＧｅ、およびＳｉＧｅＣのようなＳｉ含有材料１８がＴｉＣ層１６の上に形成される。従って、この実施例では、Ｓｉ含有材料１８およびＴｉＣ層１６が多層ゲートを形成する。別の実施例では、ＴｉＣは単一金属ゲートとして使用される。使用されるＳｉ含有材料１８は、単結晶、多結晶、またはアモルファス状態であるか、またはそのような形態の混合物から成る。
Ｓｉ含有材料は、一般には、その場（in-situ）付着プロセスを利用して、または付着、イオン注入、およびアニールによってドープされる。ＴｉＣがｐ型金属であるので、ドーパントはｐ型ドーパントである。本発明のこの時点で形成されたＳｉ含有材料１８の厚さ、即ち、高さは使用されるプロセスに従って変わり得る。典型的には、Ｓｉ含有材料１８は約２０乃至約１８０ｎｍの垂直方向厚を有し、約４０乃至約１５０ｎｍの厚さが更に典型的である。
図示された処理の実施例では、Ｓｉ含有材料１８、ＴｉＣ層１６、任意選択的には高誘電率（ｋ）の誘電体１４、および界面層１２が、パターン化されたゲート領域、即ち、積層体２０を提供するようにリソグラフィおよびエッチングによってパターン化される。単一のパターン化されたゲート領域（即ち、積層体）２０が示されるが、本発明は、複数のパターン化されたゲート領域（即ち、積層体）２０を形成することを意図するものである。複数のパターン化されたゲート領域（即ち、積層体）が形成されるとき、そのゲート領域は同じ寸法、即ち、長さを有してもよく、または、装置性能を改善するために可変の寸法を有してもよい。本発明のこの時点における各パターン化されたゲート領域（即ち、積層体）２０は少なくともパターン化されたＴｉＣ層１６を含む。図２（Ｂ）は、各パターン化されたゲート領域（即ち、積層体）２０の形成後の構造を示す。図示の実施例では、Ｓｉ含有材料１８、ＴｉＣ層１６、高誘電率（ｋ）の誘電体１４、および界面層１２が、本発明のこのステップ中にエッチングされる、即ち、パターン化される。
リソグラフィ・ステップは、図２（Ａ）または図１（Ｃ）に示されたブランケット積層構造の上面にフォトレジストを塗布するステップと、そのフォトレジストを所望の照射パターンに露光するステップと、通常のレジスト現像装置を用いて該露光されたフォトレジストを現像するステップとを含む。次に、１つ以上のドライ・エッチング・ステップを利用して、フォトレジストのパターンが構造に変換される。一部の実施例では、パターンがブランケット積層構造の層の１つに変換された後、そのパターン化されたフォトレジストは除去され得る。別の実施例では、エッチングが完了した後で、そのパターン化されたフォトレジストが除去される。
パターン化されたゲート領域（即ち、積層体）２０を形成する場合に本発明で使用し得る適当なドライ・エッチング・プロセスは、反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチング、またはレーザ・アブレーションを含むが、それに限定されない。その使用されるドライ・エッチング・プロセスは、下にある高誘電率（ｋ）の誘電体１４にとって一般には選択的であるが、いつもそうであるとは限らず、従って、このエッチング・ステップは、典型的には、高誘電率（ｋ）の誘電体１４および界面層１２を含む積層体を除去しない。しかし、一部の実施例では、図２（Ｂ）に示されるように、以前にエッチングされたゲート領域（即ち、積層体）の材料層によって保護されない高誘電率（ｋ）の誘電体１４および界面層１２の部分を除去するためにエッチングを使用することも可能である。
次に、例えば、図２（Ｃ）に示されるように、少なくとも１つのスペーサ２２が、一般には、パターン化されたゲート領域（即ち、積層体）２０の露出した側壁に形成されるが、いつもそうであるとは限らない。少なくとも１つのスペーサ２２が、酸化物、窒化物、酸窒化物、またはそれらの組合せのような絶縁物から構成される。少なくと１つのスペーサ２２は、付着またはエッチングによって形成される。
少なくとも１つのスペーサ２２の幅は、ソースおよびドレイン・シリサイド・コンタクト（その後に形成される）がゲート領域（即ち、積層体）２０のエッジの下に侵入しないように十分に幅広くなければならない。典型的には、ソース／ドレイン・シリサイドは、少なくとも１つのスペーサ２２が、最下部において測定した場合、約２０乃至約８０ｎｍの幅を有するとき、ゲート領域（即ち、積層体）２０のエッジの下に侵入しない。
ゲート領域（即ち、積層体）２０は、それに熱的な酸化、窒化、または酸化窒化プロセスを受けさせることによってスペーサ形成前に不動態化してもよい。不動態化（パッシベーション）は、ゲート領域（即ち、積層体）２０の付近に不動態材料の薄い層（図示されてない）を形成する。このステップは、スペーサ形成という前のステップの代わりにまたはそれに関連して使用されてもよい。それがスペーサ形成と共に使用されるとき、スペーサ形成は、ゲート領域（即ち、積層体）２０の不動態化プロセスの後に行う。
次に、ソース／ドレイン拡散領域２４が（スペーサ領域と共に、またはそれの存在なしに）基板内に形成される。ソース／ドレイン拡散領域２４は、イオン注入およびアニール・ステップを利用して形成される。アニール・ステップは、前の注入ステップによって注入されたドーパントを活性化するように働く。イオン注入およびアニールのための条件は当業者には周知である。イオン注入およびアニールの後に形成された構造が図２（Ｄ）に示される。
ソース／ドレイン拡散領域２４は、通常の拡張（エクステンション）注入を使用してソース／ドレイン注入の前に形成される拡張注入領域（個別にラベル付けされてない）も含んでもよい。拡張注入は活性化アニールによって後続されてもよく、或いは、それとは別に、拡張注入およびソース／ドレイン注入中に注入されたドーパントが同じ活性化アニール・サイクルを使用して活性化されてもよい。本明細書では、ハロー注入（図示されてない）も考慮される。ソース／ドレイン拡張領域は、一般に、深いソース／ドレイン領域よりも狭く、パターン化されたゲート領域（即ち、積層体）２０のエッジと揃えられるエッジを含む。
次に、高誘電率（ｋ）の誘電体１４および下にある界面層１２は、それらが事前に除去されなかった場合、これらの絶縁材料を選択的に除去する化学的エッチング・プロセスを利用して除去される。このエッチング・ステップは半導体基板１０の上面において停止する。高誘電率（ｋ）の誘電体１４および下にある界面層１２の露出した部分の除去において任意の化学的エッチング液を使用し得るが、一実施例では希釈フッ化水素酸（ＤＨＦ）が使用される。
図２（Ｄ）は、ソース／ドレイン拡散領域２４上のシリサイド領域２６、およびＳｉ含有材料１８（それが存在する場合）の存在を示す。Ｓｉ含有材料１８上のシリサイドは、任意選択であり、ゲート領域（即ち、積層体）上にＳｉ含有材料が存在しない場合には形成されない。シリサイド領域２６は、任意の一般的なシリサイド化プロセスを利用して形成される。一部の実施例では、少なくともソース／ドレイン拡散領域２４上にＳｉ含有材料が存在しないとき、エピタキシャルＳｉまたはアモルファスＳｉのようなＳｉ含有材料がシリサイド化の前に形成されてもよい。
シリサイド化プロセスは、シリサイド化されるべき領域の上に、Ｃｏ、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、またはそれらの合金のような導電性且つ高融点金属をＣ、Ｇｅ、Ｓｉ等のような他の合金添加物によって形成するステップを含む。ＣＶＤ、ＰＥＣＶＤ、スパッタ、蒸着、またはめっきのような通常の付着プロセスを使用することが可能である。任意選択的には、金属の酸化を防ぐ障壁層が金属層の上に形成されてもよい。任意選択的なバリア層の例は、例えば、ＳｉＮ、ＴｉＮ、ＴａＮ、ＴｉＯＮ、およびそれの組合せを含む。金属付着に続いて、その構造は、付着された金属とＳｉとの間に反応を生じさせ、かつその後の金属シリサイドの形成を生じさせる第１のアニールを受ける。アニールは、典型的には、約２５０℃乃至約８００℃の温度で行われる。なお、約４００℃乃至約５５０℃の第１アニール温度がより典型的である。
一部の実施例では、第１アニールは、選択的エッチ・プロセスに対して非常に耐性のある金属に富んだ（メタル・リッチ）シリサイド相を形成する。メタル・リッチ相が生じるとき、低抵抗性のシリサイドを形成するためには第２の高温アニールが必要となる。別の実施例では、低抵抗性のシリサイドを形成する場合、第１アニールが十分である。
第１アニールに続いて、付着された金属の未反応の残り部分が、ウェット・エッチング、反応性イオン・エッチング（ＲＩＥ）、イオン・ビーム・エッチング、またはプラズマ・エッチングのような通常のエッチング・プロセスを使って除去される。
必要な場合、第２アニールがエッチング・プロセスの後に行われる。第２アニールは、典型的には、第１アニールよりも高い温度で行われる。その第２アニール（任意選択）に対する典型的な温度範囲は約５５０℃乃至約９００℃である。
金属相互接続による後工程（ＢＥＯＬ：バック・エンド・オブ・ザ・ライン）相互接続レベルの形成のような更なるＣＭＯＳ処理を、当業者には周知である処理ステップを利用して形成することも可能である。
以下の例は、本発明のプロセスおよびそれを使ってＴｉＣ含有ゲート積層体を形成する場合に得られる幾つかの利点の説明を行うものである。
この例では、ＴｉＣ／ＨｆＯ２／ＳｉＯ２積層体がＳｉウェハの表面上に形成された。ＳｉＯ２界面層がＳｉウェハの酸化によって形成された。ＳｉＯ２界面層の厚さは約１.２ｎｍであった。約３ｎｍの厚さを有するＨｆＯ２誘電体はＭＯＣＶＤによってＳｉＯ２界面層上に形成された。次に、それぞれが２０および１６ｓｃｃｍの流速を用いるＡｒ／Ｃ２Ｈ２（Ｈｅ中に５％）を含む雰囲気およびＴｉターゲットを準備することによって、ＴｉＣ層が形成された。ＴｉＣ層は約４０ｎｍの厚さを有した。
積層体の形成後、その積層体はＮ２中で１０００℃における急熱アニールを受け、４５０℃アニールにおけるガスの形成が別個に行われた。図３は、この積層体のＣＶ特性を示す。ＣＶは１０ｋＨｚで行われ、往復トレースされた。そのトレースは、低い電荷トラップを表わすヒステリシスがないことを示す。１ｘ１０１１電荷／ｃｍ２よりも低い低インターフェース状態を表わすＣＶ特性が理想的のように見える。j. Wiley & Sins 社の Physics of Semiconductor Devices 誌, SecondEdition, pages 395-397 において S.M. Sze により計算されたように、積層体に対する仕事関数が、ｐＭＯＳ装置にとっては一般的である、５ｅＶであったということに留意されたい。従って、この積層体を使って製造されたｐＦＥＴは、ゲート積層体において具現化された高誘電率（ｋ）の誘電体のために、かなりのゲート・リークの減少（〜５桁の大きさ）を伴う約１４Åの反転層厚で動作しなければならない。現在のＳｉＯ２技術は、ずっと大きなゲート・リークを伴う約１９Åの反転層厚を有する。
本発明を好適な実施例に関して詳しく示し、説明したが、発明の主旨および範囲から逸脱することなく、形態および細部における上記および他の変更を施し得るということは当業者には明らかであろう。従って、本発明が、開示および図示された形態および細部そのものに限定されるのではなく、「特許請求の範囲」の記載の範囲内にあるということは当然である。
Claims (4)
- Ｓｉ半導体基板と、
前記Ｓｉ半導体基板の表面上に設けられた１乃至２０原子パーセントのＳｉ含有量を有するＳｉＯ２を含む界面層であって、０.２〜２．５ｎｍの厚さを有し、１×１０１１電荷／ｃｍ２よりも低い界面状態を有する、界面層と、
前記界面層の表面上に設けられたＨｆＯ ２ 、Ｈｆシリケート、またはＨｆ酸窒化物を含む材料からなる、７．０以上の誘電率及び０．５〜３ｎｍの厚さを有する高誘電率（ｋ）の誘電体と、
前記高誘電率（ｋ）の誘電体の表面上に設けられたＴｉＣゲート金属であって、４.７５〜５.３ｅＶの間の仕事関数及び５〜５０ｎｍの厚さを有し、前記界面層および前記誘電体の側壁に連続する側壁を有する、ＴｉＣゲート金属と
を含む、ｐＭＯＳ半導体構造。 - 前記ＴｉＣゲート金属の表面上に、ｐ型ドーパントを含み４０〜１５０ｎｍの厚さを有するＳｉ含有導電材料を更に含む、請求項１に記載のｐＭＯＳ半導体構造。
- 前記界面層、前記高誘電率（ｋ）の誘電体、および前記ＴｉＣゲート金属がゲート領域にパターン化される、請求項１または２に記載のｐＭＯＳ半導体構造。
- １４Åの厚さの反転層を有する、請求項１に記載のｐＭＯＳ半導体構造。
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