JP2005209779A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】液状封止樹脂の規制型枠を用いた封止硬化を行い、樹脂表面を任意の形状とし、かつ製造工程の作業時間を削減して、製造の歩留まりを向上させる。
【解決手段】液状封止樹脂の硬化前に、樹脂表面を規制する規制型枠を載せ、レベリング工程の時間短縮を図り、これにより、樹脂塗布から硬化炉内への時間を削減でき、空気中ダストによる歩留まり低下を防ぐ。また、同時に規制型枠に、半導体製品の個別番号を形成してマーキング工程を削減できる。さらに、規制型枠で回路基板の四隅を押さえ基板の反りを矯正し、樹脂硬化時に生じる基板の反りを低減させる。
【選択図】図１

Description

本発明は、液状封止樹脂を用いた封止工法で製造する半導体装置の製造方法に関するものである。
近年、携帯情報機器等の小型・軽量化に伴い、そこに搭載される半導体装置の高密度化・小型化への要求が強い。これらの要求に答えるために、より高密度化された半導体装置を実現するための手段として、回路基板と半導体素子との電気的導通をとる金属細線の細線化・狭ピッチ化が進んでいる。半導体素子と金属細線を樹脂封止するために、硬化後の形状を規制しにくいという欠点を持っていても、液状封止樹脂を用いる封止法が近年用いられている。
硬化後の形状を規制できない従来の封止方法は、半導体素子を回路基板と電気的に導通をとった状態で、半導体素子を覆うように樹脂塗布を行い、レベリング時間を数十分程度おいて樹脂表面を平坦にしたあと、硬化炉に投入し封止硬化を行うという方法である。
以下、図４〜図１０を参照しながら詳細に従来技術を説明する。
まず、図４に示すような回路基板１が複数配置されたシート基板２を準備する。シート基板２を用いる製造方法は、仕様により回路基板１のサイズが変わってもシート基板２の大きさは変わらないことから、設備の変更などがないため、コスト・作業時間が低減できるとして近年用いられている方法である。
次に、図５に示すように、各々の回路基板１上に回路面を上にして半導体素子３を熱と荷重をかけて搭載する。
次に、図６に示すように、半導体素子３と回路基板１の電気的導通をとるために、半導体素子３の回路面側に形成されている電極パッドと回路基板１のパッドとに金属細線４を張る。
次に、図７（ａ），（ｂ）に示すように、ディスペンサー６を用いて液状封止樹脂５を塗布し、所定の温度になっている硬化炉内に数時間放置し、硬化を完了させる。このとき、通常は硬化の前には数十分間室温で放置する。これは、塗布直後に凹凸がある液状封止樹脂５の表面を平坦にするためのレベリングという工程である。
次に、図８に示すように、インクマーク用ツール７によりマーキングを行う。図８では例として、インクマーキング工法を示しているが、他にはレーザーマーキング工法などもよく用いられている。
次に、図９に示すように、回路基板１の裏面に外部端子電極８を搭載する。
次に、図１０に示すように、回路基板１をダイシングブレード９により分割し、半導体製品（半導体装置）１０が完成する。
以上に説明した製造方法の中で、封止樹脂の塗布後にレベリングを行うための時間をおき、樹脂硬化後に樹脂表面を平らにすることが、半導体製品１０の表面平坦性を確保する上で重要な工程となっている。
また、特許文献１，２には半導体素子を樹脂により封止する際に、素子を所定の面積，形状に薄肉かつ平坦に封止する方法が記載されている。
特開昭６１−１５８１５０号公報 特開昭６１−１５８１５１号公報
しかしながら、このような構成の半導体装置の製造方法は、樹脂表面を任意の形状にはできないという問題を有し、また、樹脂表面の平坦化のためのレベリング工程の時間が必ず必要であり、さらに、マーキング工程も封止とは別に行う必要があった。このため、レベリング工程、およびマーキング工程の作業時間が発生しており、さらに、レベリング工程中は室内に放置しなければならなず、硬化前の液状樹脂表面に空気中のダストが載る可能性もあり、半導体製品の歩留まり低下の原因にもなっていた。
本発明は、前記従来技術の問題を解決することに指向するものであり、半導体装置の液状封止樹脂を用いる封止工法において、規制型枠を用いた封止硬化を行って、樹脂表面を任意の形状とし、かつ製造工程の作業時間を削減し、さらに、製造の歩留まりを向上させる半導体装置の製造方法を提供することを目的とする。
この目的を達成するために、本発明に係る半導体装置の製造方法は、一面には格子状に外部端子を配列し、他面には半導体素子の電極と電気的に接続する電極を有する回路基板を準備する工程と、回路基板上の所定の位置に半導体素子を搭載する工程と、半導体素子と回路基板の電極を電気的に導通する工程と、回路基板の他面に搭載する半導体素子、および半導体素子と回路基板の電極を電気的に導通する部分を覆い液状樹脂で封止する工程とを有する半導体装置の製造方法であって、半導体素子および電極部分を覆う液状樹脂上から規制型枠を載せて、液状樹脂の表面形状を任意形状に硬化すること、また、規制型枠の樹脂接触面に形成した凸状または凹状の識別番号を転写することで、樹脂を硬化させると同時に、樹脂表面にマーキングを行うこと、さらに、規制型枠により、回路基板に荷重をかけることで、樹脂硬化時における回路基板の形状変形を制御することを特徴とする。
前記製造方法によれば、封止樹脂の硬化前に、液状樹脂表面を規制するために規制型枠を載せて樹脂表面形状を規制し、レベリング工程と同様な効果を出すことで工程時間を短縮し、また、規制型枠を載せることで、樹脂塗布から硬化炉内に入れる時間を削減して、空気中のダストが樹脂表面に載ることに起因する歩留まり低下も低減でき、さらに、規制型枠に半導体製品の識別番号を配置して、マーキング工程を必要とせず、マーキング工程に要する時間も削減できる。
さらに、規制型枠によって回路基板の四隅を押さえることで基板形状を規制でき、樹脂硬化時に基板が半導体素子搭載面側等に反ることを低減できる。
以上説明したように、本発明によれば、液状樹脂硬化の際に、規制型枠を載せることで樹脂表面形状を規制でき、レベリング工程の時間削減、マーキング工程の時間削減を図ることが可能となり、さらに、基板の反りも低減することができるという効果を奏する。
以下、図面を参照して本発明における実施の形態を詳細に説明する。
図１は本発明の実施の形態である半導体装置の製造方法における封止硬化する工程を示す（ａ）は断面図、（ｂ）は上面図であり、１１は規制型枠、１２は金属ボートである。ここで、前記従来例を示す図４〜１０において説明した構成部材に対応し実質的に同等の機能を有するものには同一の符号を付してこれを示し、以下の各図においても同様とする。
本実施の形態の半導体装置の製造方法について、図面を参照しながら説明を行う。本実施の形態の製造方法の例として、図４に示すように、シート基板２の大きさは縦横５０．８ｍｍで、回路基板１は縦横１３ｍｍである基板を用いた。１つのシート基板２内には回路基板１が９個配置されている。このシート基板２に、図５に示すように、半導体素子３を搭載する工程と、図６に示すように、半導体素子３と回路基板１との導通をとるために金属細線４を張る工程は、従来技術と同様である。
次に、図７（ａ）に示すように、ポッティング工法にて樹脂塗布を行った。図５（ａ）では液状封止材料を用いた封止工法の例としてポッティング工法を用いているが、ポッティング工法に限らず、例えば印刷封止工法など、液状封止樹脂５を用いて行う封止工法であればよい。
樹脂塗布を行ったあと、図１（ａ）に示すように、規制型枠１１を載せて硬化炉へ投入したが、このとき、工程内の搬送用の金属ボート１２を用いて樹脂表面の基準面とした。金属ボート１２はシート基板２が３シート載せられるようになっている。
また、金属ボート１２の表面の平坦度は５０〜１２０μｍ程度である。金属ボート１２の上にシート基板２を載せ、さらに離型剤を塗布した規制型枠１１を載せる。離型剤は、樹脂が硬化した際に規制型枠１１に付着するのを防ぐためである。さらに、規制型枠１１の内面には回路基板の識別番号が凸状に形成されたマーク部１１ｄを有しており、封止樹脂が硬化すると同時にマーキングも行うことが可能となる。
規制型枠１１は図２（ａ）に示すように、金属ブロック１１ａを支える８本の足のうち、内側の４本の足１１ｃは回路基板１の反りを低減させるため回路基板１に接触しており、外側の４本の足１１ｂは基準面とするために金属ボート１２に接触している。ただし、回路基板１に載せる足１１ｃは、金属ボート１２に載せる足１１ｂよりも短い。シート基板２の材質・反り量にもよるが、この例ではシート基板２の厚みに２００μｍを足した値の分だけ短くして設計した。
また、図２（ｃ）において、足１１ｃの斜線ハッチング部分は金属ボート１２の表面に接触する面で、足１１ｂの格子状ハッチング部分はシート基板２に接触する面である。従来技術において、液状樹脂硬化後にシート基板の角部が樹脂面側に持ち上がるように反りが発生することから、シート基板２の角部を押さえるような構造にした。樹脂封止を行ったあとは、従来技術と同様に、図９に示す外部端子電極８を搭載する。その後、図１０に示すように切断を行うため、ダイシングブレード９を用いたダイシング工法により分割を行った。図３（ａ），（ｂ），（ｃ）に示す半導体装置を得ることができる。
このようにして、規制型枠１１を用いた結果、従来では１５分以上必要であったレベリング工程の時間が０分になり、従来、レベリング時におけるダストによって発生していた不良は０個となった。また、マーキング工程にかかる時間、およびマーキング装置が不要となった。
また、シート基板２の反りは、シート基板２の対角方向で６００〜９００μｍであったが、８０〜２５０μｍに低減された。さらに、樹脂表面状態の平坦性も、従来技術では回路基板内における樹脂表面の平坦性が１５０〜２００μｍであったが、本実施の形態の規制型枠１１を用いることで、回路基板内の樹脂表面の平坦性は１００μｍ以下となり向上した。
なお、本実施の形態では、シート基板２を用いたが、回路基板１でのみ製造を行うことももちろん可能であり、前述した同様な効果が得られることはいうまでもない。
本発明に係る半導体装置の製造方法は、液状樹脂硬化の際に樹脂表面形状を規制し、レベリング，マーキング工程の時間削減することができ、液状樹脂を用いた封止工法で製造される半導体装置の製造方法として有用である。
本発明の実施の形態における液状樹脂を塗布後に金属ボート上で規制型枠を載せた（ａ）は断面図、（ｂ）は上面図 本実施の形態における規制型枠を示す（ａ）は断面図、（ｂ）は上面図、（ｃ）は下面図 本実施の形態により製造した半導体装置を示す（ａ）は上面斜視図、（ｂ）は下面斜視図、（ｃ）は断面図 シート基板、回路基板を示す上面図 半導体素子の搭載工程を示す図 半導体素子と回路基板の電極間に金属細線を張る工程を示す図 液状樹脂による封止工程を示す（ａ）は断面図、（ｂ）は上面図 マーキング工程を示す図 外部端子電極の搭載工程を示す図 切断工程を示す図
符号の説明
１ 回路基板
２ シート基板
３ 半導体素子
４ 金属細線
５ 液状封止樹脂
６ ディスペンサー
７ インクマーク用ツール
８ 外部端子電極
９ ダイシングブレード
１０ 半導体製品（半導体装置）
１１ 規制型枠
１１ａ 金属ブロック
１１ｂ，１１ｃ 足
１１ｄ マーク部
１２ 金属ボート

Claims (3)

  1. 一面には格子状に外部端子を配列し、他面には半導体素子の電極と電気的に接続する電極を有する回路基板を準備する工程と、前記回路基板上の所定の位置に半導体素子を搭載する工程と、前記半導体素子と前記回路基板の電極を電気的に導通する工程と、前記回路基板の他面に搭載する前記半導体素子、および前記半導体素子と前記回路基板の電極を電気的に導通する部分を覆い液状樹脂で封止する工程とを有する半導体装置の製造方法であって、前記半導体素子および前記電極部分を覆う前記液状樹脂上から規制型枠を載せて、前記液状樹脂の表面形状を任意形状に硬化することを特徴とする半導体装置の製造方法。
  2. 前記規制型枠の樹脂接触面に形成した凸状または凹状の識別番号を転写することで、前記液状樹脂を硬化させると同時に、樹脂表面にマーキングを行うことを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記規制型枠により、回路基板に荷重をかけることで、樹脂硬化時における回路基板の形状変形を制御することを特徴とする請求項１または２記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6304435B1 (ja) * 2017-07-25 2018-04-04 第一精工株式会社 基材の変形止め機構及び基材の変形止め方法
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