JP2005183962A - 薄膜トランジスタアレイ基板及びその製造方法 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 116
- 239000000758 substrate Substances 0.000 title claims abstract description 70
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000010408 film Substances 0.000 claims description 41
- 238000000034 method Methods 0.000 claims description 23
- 230000001681 protective effect Effects 0.000 claims description 18
- 229910052751 metal Inorganic materials 0.000 description 14
- 239000002184 metal Substances 0.000 description 14
- 239000004973 liquid crystal related substance Substances 0.000 description 12
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 230000005684 electric field Effects 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 238000002834 transmittance Methods 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910001182 Mo alloy Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000005192 partition Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- -1 acrylic organic compound Chemical class 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
- TYHJXGDMRRJCRY-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) tin(4+) Chemical compound [O-2].[Zn+2].[Sn+4].[In+3] TYHJXGDMRRJCRY-UHFFFAOYSA-N 0.000 description 1
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
Abstract
【課題】本発明の目的は画素領域の有効画素面積が縮まることを防止して開口率を進めることができる薄膜トランジスタアレイ基板及びその製造方法を提供するのにある。
【解決手段】本発明に係る薄膜トランジスタアレイ基板は、基板上に形成されたゲートライン３２と、前記ゲートライン３２と交差するデータライン３４と、前記データライン３４がソース電極４０に利用されてゲートライン３２と重畳されるドレイン電極４２を持つ薄膜トランジスタ３６とを具備することを特徴とする。
【選択図】図３
【解決手段】本発明に係る薄膜トランジスタアレイ基板は、基板上に形成されたゲートライン３２と、前記ゲートライン３２と交差するデータライン３４と、前記データライン３４がソース電極４０に利用されてゲートライン３２と重畳されるドレイン電極４２を持つ薄膜トランジスタ３６とを具備することを特徴とする。
【選択図】図３
Description
本発明は、薄膜トランジスタアレイ基板に関することで、特に有効画素面積を増加させて開口率を高めることができる薄膜トランジスタアレイ基板及びその製造方法に関するものである。
液晶表示装置は、電界を利用して液晶の光透過率を調節することによって画像を表示する。このような液晶表示装置は、下部基板及び上部基板に対向するように配置された画素電極と共通電極との間に形成される電界により液晶を駆動する。
液晶表示装置は、薄膜トランジスタアレイが形成された下部基板と、カラーフィルターアレイが形成された上部基板と、互いに対向して合着されるこれら２つの基板の間でセルギャップを一定に維持させるためのスペーサと、そのセルギャップに満たされた液晶とを具備する。
薄膜トランジスタアレイは、多数のゲートライン及びデータラインからなる信号配線の交差される部分に形成された薄膜トランジスタと、その上に液晶背向のために塗布された背向膜から構成される。カラーフィルターアレイは、カラー具現のためのカラーフィルター及び光濡れ防止のためのブラックマトリックスと、その上に液晶背向のために塗布された背向膜から構成される。
図１は、従来薄膜トランジスタアレイを示す平面図で、図２は、図１に図示された薄膜トランジスタをＩＩ−ＩＩ’線に沿って切断して図示した断面図である。
図１及び図２に図示された薄膜トランジスタアレイは、基板１上にゲート絶縁膜１５を間に置いて、互いに交差するように形成されたゲートライン２及びデータライン４と、その交差部ごとに形成された薄膜トランジスタ６と、その交差構造に用意された画素領域に形成された画素電極１４とを具備する。
ゲート信号を供給するゲートライン２とデータ信号を供給するデータライン４は、交差構造を形成することにより画素領域５を規定する。
薄膜トランジスタ６は、ゲートライン２に印加されるゲート信号に応答して、データライン４の画素信号が画素電極１４に充電されて維持されるようにする。このために、薄膜トランジスタ６は、ゲートライン２に接続されて画素領域５に突出するように形成されたゲート電極８と、データライン４に接続されて画素領域５に突出するように形成されたソース電極１０と、画素電極１４に接続されるように画素領域５の内に形成されたドレイン電極１２とを具備する。
また、薄膜トランジスタ６は、ゲート絶縁膜１５を介在してゲート電極８と重畳されるように形成され、ソース電極１０とドレイン電極１２との間がチャンネルに利用される活性層１７をさらに具備する。そして、活性層１７は、データライン４及びストレージ電極とも重畳するように形成され、この活性層１７の上には、ソース電極１０及びドレイン電極１２とオーミック接触するためのオーミック接触層１９がさらに形成される。
画素電極１４は、画素領域５に形成されて保護膜２１を貫くように形成されたコンタクトホール１３を通じて、薄膜トランジスタ６のドレイン電極１２と接触される。これによって、薄膜トランジスタ６を通じて画素信号が供給された画素電極１４と、基準電圧が供給された共通電極(図示しない)との間には電界が形成される。このような電界により、薄膜トランジスタアレイが形成された下部基板とカラーフィルターアレイが形成された上部基板との間の液晶分子が誘電異方性により回転するようになる。さらに、液晶分子の回転程度に依存して画素領域５の光透過率が変わることによって、階調を具現するようになる。
しかし、前述した従来の薄膜トランジスタアレイは、薄膜トランジスタ６が画素領域５に突出するように形成されるから、画素領域５の光を透過させる有効画素面積が縮まって開口率が低下する問題点があった。
したがって、本発明の目的は、画素領域の有効画素面積が縮まることを防止して開口率を高めることができる薄膜トランジスタアレイ基板及びその製造方法を提供することにある。
上記目的を達成するために、基板上に形成されたゲートラインと、前記ゲートラインと交差するデータラインと、前記データラインがソース電極に利用されて前記ゲートラインと重畳されるドレイン電極を持つ薄膜トランジスタとを具備することを特徴とする。
前記薄膜トランジスタアレイ基板は、前記薄膜トランジスタと接続される画素電極をさらに具備することを特徴とする。
前記ドレイン電極は、前記ゲートラインと重畳される領域で前記データラインと対向する第１ドレイン電極と、前記第１ドレイン電極で伸張されて前記画素電極と接触する第２ドレイン電極とを含むことを特徴とする。
前記薄膜トランジスタは前記データラインと第１ドレイン電極の間でチャンネルを形成するアクティブ層を含むことを特徴とする。
前記チャンネルにあたるアクティブ層は、前記ゲートラインと重畳されるように形成されることを特徴とする。
前記アクティブ層は、前記データライン及び前記第１ドレイン電極に沿って下部に形成されることを特徴とする。
前記画素電極は、前記保護膜を貫くコンタクトホールを通じて前記薄膜トランジスタのドレイン電極の上部面と接続されることを特徴とする。
前記画素電極は、前記薄膜トランジスタのドレイン電極の上部及び側面と接触することを特徴とする。
前記ドレイン電極は、前記データラインと並んでいることを特徴とする。
前記薄膜トランジスタは、前記データラインから伸張されたソース伸張部を具備することを特徴とする。
前記ソース伸張部は、前記ゲートライン上に形成されることを特徴とする。
前記ソース伸張部は、前記ドレイ電極を部分的に取り囲むように形成されることを特徴とする。
前記薄膜トランジスタアレイ基板は、データラインから伸張された第１及び第２伸張部を含んで、前記第１及び第２伸張部のそれぞれは、ドレイン電極の対向面に沿って形成されることを特徴とする。
上記目的を達成するために、本発明に係る薄膜トランジスタアレイ基板の製造方法は、基板上にゲートラインを形成する段階と、前記ゲートラインと交差するデータラインを形成する段階と、前記データラインがソース電極に利用されて前記ゲートラインと重畳されるドレイン電極を持つ薄膜トランジスタを形成する段階とを含むことを特徴とする。
前記ドレイン電極を露出させるコンタクトホールを持つ保護膜を形成する段階と、前記保護膜上に前記コンタクトホールを通じて前記薄膜トランジスタと接続される画素電極を形成する段階とをさらに含むことを特徴とする。
前記ドレイン電極を形成する段階は、前記ゲートラインと重畳される領域で前記データラインと対向する第１ドレイン電極と、前記第１ドレイン電極で伸張されて前記画素電極と接触する第２ドレイン電極とを持つドレイン電極を形成する段階を含むことを特徴とする。
前記薄膜トランジスタを形成する段階は、前記データラインと前記第１ドレイン電極との間でチャンネルを形成するアクティブ層を形成する段階を含むことを特徴とする。
前記アクティブ層を形成する段階は、前記ゲートラインと重畳されるように形成される段階を含むことを特徴とする。
前記アクティブ層を形成する段階は、前記ゲートラインと重畳されるようにゲート絶縁膜上に前記アクティブ層を形成する段階を含むことを特徴とする。
前記薄膜トランジスタを形成する段階は、前記データラインから伸張されたソース伸張部を形成する段階を含むことを特徴とする。
本発明に係る薄膜トランジスタアレイ基板及びその製造方法は、薄膜トランジスタがゲートライン上に形成されることにより、画素領域の有効画素面積が縮まることを防止して開口率を高めることができる利点がある。
実施例
以下、図３乃至図８ｄを参照して、本発明の望ましい実施例を説明する事にする。
以下、図３乃至図８ｄを参照して、本発明の望ましい実施例を説明する事にする。
図３は、本発明に係る薄膜トランジスタアレイ基板を示す平面図で、図４は、図３に図示された薄膜トランジスタアレイ基板をＩＶ−ＩＶ’線に沿って切断して図示した断面図である。
図３及び図４に図示された本発明に係る薄膜トランジスタアレイは、基板３１上にゲート絶縁膜４５を間に置いて、互いに交差するように形成された多数のゲートライン３２及び多数のデータライン３４と、そのゲートライン３２と重畳されるように形成された多数の薄膜トランジスタ３６と、その交差構造にマトリックス状に配列された画素領域に形成される多数の画素電極４４とを具備する。
薄膜トランジスタアレイにおいて、ゲート信号を供給するゲートライン３２とデータ信号を供給するデータライン３４は、交差構造を形成することにより、光を透過させる画素領域３５を規定する。前記ゲートライン３２は、アルミニウム（Ａｌ）系金属または銅（Ｃｕ）などのような電導性金属から形成され、データライン３４は、モリブデン（Ｍｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、銅（Ｃｕ）またはクロム（Ｃｒ）などのような金属から形成される。
薄膜トランジスタ３６は、ゲートライン３２に印加されるゲート信号に応答して、データライン３４の画素信号が画素電極４４に充電されて維持されるようにする。本発明によると、薄膜トランジスタ３６は、ゲートライン３２が交差する部分のデータライン３４がソース電極４０に利用されて、ドレイン電極４２は、その一部分がゲートライン３２上に重畳されるように形成される。ここで、ドレイン電極４２は、ゲートライン３２と重畳される領域でデータライン３４と対向する第１ドレイン電極（４２ａ）と、第１ドレイン電極（４２ａ）で伸張されて画素電極４４と接触する第２ドレイン電極（４２ｂ）とを含む。
さらに、ゲートライン３２のソース電極４０とドレイン電極４２との間がゲート電極３８になる。
また、薄膜トランジスタ３６は、ゲート絶縁膜４５を介在してゲート電極３８と重畳されるように形成され、ソース電極４０とドレイン電極４２との間がチャンネルに利用される活性層４７をさらに具備する。そして、活性層４７の上には、ソース電極４０及びドレイン電極４２とオーミック接触するためのオーミック接触層４９がさらに形成される。一方、チャンネルに当たる活性層４７及びオーミック接触層４９は、ゲートライン３２と重畳されるように形成される。
ゲート絶縁膜４５は、酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）などの無機絶縁物質によって形成され、活性層４７は、不純物がドーピングされない非晶質シリコンまたは多結晶シリコンによって形成され、オーミック接触層４９は、不純物がドーピングされない非晶質シリコンまたは多結晶シリコンによって形成される。
薄膜トランジスタ３６は、ドレイン電極４２が画素電極４４と接触のためのコンタクトホール４３が形成される部分にだけ画素領域３５の中に突出されるように形成される。ゆえに、薄膜トランジスタ３６がドレイン電極４２のコンタクトホール４３が形成される部分にだけ画素領域３５の中に突出し、他の部分は、ゲートライン３２上に形成されるから画素領域３５の有効画素面積が増加する。
画素電極４４は、画素領域３５に形成されて保護膜５１を貫くように形成されたコンタクトホール４３を通じて、薄膜トランジスタ３６のドレイン電極４２と接触される。ここで、コンタクトホール４３は、図４に図示されたように、ドレイン電極４２を露出させるように保護膜５１を貫くように形成され、あるいは、図５に図示されたように、ドレイン電極４２の平面と側面、活性層４７及びオーミック接触層４９の側面とゲート絶縁膜４５を貫いて、基板が露出するように形成される。すなわち、図５に図示されたコンタクトホール４３は、ドレイン電極４２の平面と側面とが露出するように過エッチングして形成される。これによって、画素電極４４とドレイン電極４２との接触面積が広く形成され、画素電極４４のステップカバレッジを高めることができる。
図３に図示された薄膜トランジスタアレイ基板は、薄膜トランジスタ３６を通じて画素信号が供給された画素電極４４と、基準電圧が供給された共通電極(図示しない)との間に電界が形成される。このような電界により、薄膜トランジスタアレイが形成された下部基板とカラーフィルターアレイが形成された上部基板との間の液晶分子が誘電異方性により回転するようになる。さらに、液晶分子の回転程度に依存して画素領域３５の光透過率が変わることによって、階調を具現するようになる。
上述したように、本発明では、データラインの中のゲートラインと交差する部分がソース電極に利用されて、ドレイン電極は、ソース電極と離隔されて、一部分がゲートライン上に重畳されるように形成される。これにより、ゲートラインのソース電極とドレイン電極との間がゲート電極になる。ゆえに、薄膜トランジスタは、ドレイン電極の画素電極と接触してコンタクトホールが形成される部分だけ、画素領域の中に突出し、他の部分は、ゲートライン上に形成される。
このように、本発明に係る薄膜トランジスタは、ゲートラインと重畳されるように形成されることによって、従来画素領域で薄膜トランジスタが占めていた領域の分の開口率を増加させることができる。すなわち、画素領域を限定する上部基板のブラックマットリックスは、薄膜トランジスタと重畳されるように形成されたゲートライン及びデータラインを覆うように形成されることによって、従来薄膜トランジスタ、ゲートライン及びデータラインを覆うように形成されていたブラックマットリックスより画素領域内で占める面積が減る。
図６Ａ乃至図６Ｄは、本発明に係る薄膜トランジスタアレイ基板の製造方法を示す平面図及び断面図である。
図６Ａを参照すると、下部基板３１上にゲートライン３２を含む第１導電パターン群が形成される。
これを詳しく説明すると、下部基板３１上に、スパッタリング方法などの蒸着方法を通じて、ゲート金属層が形成される。引き継いで、フォトリソグラフィ工程とエッチング工程でゲート金属層がパターニングされることによって、ゲート電極３８を含むゲートライン３２が形成される。ここで、ゲート金属層としては、アルミニウム系金属などが利用される。
図６Ｂを参照すると、第１導電パターン群が形成された下部基板３１上にゲート絶縁膜４５が塗布される。さらに、第２マスク工程を利用してゲート絶縁膜４５上に活性層４７及びオーミック接触層４９を含む半導体パターンと、ソース電極４０を含むデータライン３４及びドレイン電極４２を含む第２導電パターン群が形成される。
これを詳しく説明すると、第１導電パターン群が形成された下部基板３１上に、ＰＥＣＶＤ、スパッタリングなどの蒸着方法を通じてゲート絶縁膜４５、非晶質シリコン層、ｎ＋非晶質シリコン層、そしてソース／ドレイン金属層が順次的に形成される。ここで、ゲート絶縁膜４５の材料としては、酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）などの無機絶縁物質が利用される。ソース／ドレイン金属としてはモリブデン（Ｍｏ）、チタン、タンタル、モリブデン合金（Ｍｏ ａｌｌｏｙ）などが利用される。
引き継いで、ソース／ドレイン金属層上に第２マスクを利用したフォトリソグラフィ工程でフォトレジストパターンを形成する。この場合、第２マスクでは、薄膜トランジスタのチャンネル部に回折露光部を持つ回折露光マスクを利用することによって、チャンネル部のフォトレジストパターンが他のソース／ドレインパターン部より低い高さを持つようにする。
引き継いで、フォトレジストパターンを利用した湿式エッチング工程で、ソース／ドレイン金属層がパターニングされることによって、ソース電極４０を含むデータライン３４、そのデータライン３４と一体化されたドレイン電極４２を含む第２導電パターン群が形成される。
その次に、同一なフォトレジストパターンを利用した乾式エッチング工程で、ｎ＋非晶質シリコン層と非晶質シリコン層が同時にパターニングされることによって、オーミック接触層４９と活性層４７が形成される。
及び、アッシング（Ａｓｈｉｎｇ）工程でチャンネル部で相対的に低い高さを持つフォトレジストパターンが除去された後、乾式エッチング工程でチャンネル部のソース／ドレイン金属パターン及びオーミック接触層４９がエッチングされる。これによって、チャンネル部の活性層４７が露出して、データライン３４とドレイン電極４２が分離する。
引き継いで、ストリップ工程で第２導電パターン群上に残っていたフォトレジストパターンが除去される。
図６Ｃを参照すると、第２導電パターン群が形成されたゲート絶縁膜４５上に、第３マスク工程を利用してコンタクトホール４３を含む保護膜５１が形成される。
これを詳しく説明すると、第２導電パターン群が形成されたゲート絶縁膜４５上にＰＥＣＶＤなどの蒸着方法で、保護膜５１が全面形成される。引き継いで、保護膜５１がフォトリソグラフィ工程とエッチング工程によってパターニングされることにより、コンタクトホール４３が形成される。コンタクトホール４３は、保護膜５１または保護膜５１／ゲート絶縁膜４５を貫いてドレイン電極４２または基板を露出させる。ここで、ソース／ドレイン金属でモリブデン（Ｍｏ）のように乾式エッチング比の大きい金属が利用される場合、コンタクトホール４３は、ドレイン電極４２まで貫いてその側面を露出させるようになる。
保護膜５１の材料としては、ゲート絶縁膜４５のような無機絶縁物質や誘電定数が小さなアクリル系有機化合物、ＢＣＢまたはＰＦＣＢなどのような有機絶縁物質が利用される。
図６Ｄを参照すると、保護膜５１上に画素電極４４を含む第３導電パターン群が形成される。
これを詳しく説明すると、保護膜５１上にスパッタリングなどの蒸着方法で透明導電膜が塗布される。引き継いで、第４マスクを利用したフォトリソグラフィ工程とエッチング工程を通じて透明導電膜がパターニングされることによって、画素電極４４を含む第３導電パターン群が形成される。画素電極４４は、コンタクトホール４３を通じてドレイン電極４２と電気的に接続される。
ここで、透明導電膜の材料としては、インジウムスズオキサイド（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：ＩＴＯ、スズオキサイド（Ｔｉｎ Ｏｘｉｄｅ：ＴＯ）、インジウムスズ亜鉛オキサイド（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＴＺＯ）及びインジウム亜鉛オキサイド（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＺＯ）の中からいずれか一つが利用される。
図７は、ソース伸張部を持つ本発明の他の実施例に係る薄膜トランジスタアレイ基板を示す平面図である。
図７を参照すると、本発明に係る薄膜トランジスタアレイ基板は、多数のゲートライン３２及び多数のデータライン３４を含む。ゲート信号を供給するゲートライン３２及びデータ信号を供給するデータライン３４は、光を透過させる画素領域３５を区分する。また、薄膜トランジスタアレイ基板は、画素領域内に形成される多数の画素電極４４を含む。さらに、多数の薄膜トランジスタ４６は、ゲートライン３２と重畳されるように画素領域内に形成される。
各薄膜トランジスタ４６は、ゲートライン３２と重畳されるドレイン電極５２及びソース電極６０を含む。ドレイン電極４２は、ゲートライン３２と重畳される領域でデータライン３４と対向する第１ドレイン電極４２ａと、第１ドレイン電極４２ａで伸張されて画素電極４４と接触する第２ドレイン電極４２ｂを含む。ソース電極６０は、データライン３４から伸張されて、第１ドレイン電極４２ａを少なくとも部分的に取り囲むように形成される。
薄膜トランジスタ３６は、ドレイン電極４２が画素電極４４と接触するためのコンタクトホール４３が形成される部分にだけ画素領域３５の中に突出されるように形成される。ゆえに、薄膜トランジスタ３６がドレイン電極４２のコンタクトホール４３が形成される部分にだけ画素領域３５の中に突出し、他の部分は、ゲートライン３２上に形成されるから画素領域３５の有効画素面積が増加する。また、薄膜トランジスタのチャンネルの長さを増加させるために、ソース電極６０は、第１ドレイン電極４２ａの少なくとも一部分を取り囲むように形成される。この増加されたチャンネル長さは、応答速度を進めることと同時に薄膜トランジスタの電流容量を増加させる。
図８は、ソース伸張部を持つ本発明の他の実施例に係る薄膜トランジスタアレイ基板を示す平面図である。
図８を参照すると、本発明に係る薄膜トランジスタアレイ基板は、多数のゲートライン３２及び多数のデータライン３４を含む。ゲート信号を供給するゲートライン３２及びデータ信号を供給するデータライン３４は、光を透過させる画素領域３５を区分する。また、薄膜トランジスタアレイ基板は、画素領域内に形成される多数の画素電極４４を含む。さらに、多数の薄膜トランジスタ４６は、ゲートライン３２と重畳されるように画素領域内に形成される。
各薄膜トランジスタ５６は、ゲートライン３２と重畳されるドレイン電極６２及びソース電極７０ａ、７０ｂを含む。ドレイン電極６２は、ゲートライン３２と重畳される領域でデータライン３４と対向する第１ドレイン電極６２ａと、第１ドレイン電極６２ａで伸張されて画素電極４４と接触する第２ドレイン電極６２ｂと、前記第１ドレイン電極から前記データラインを向くように伸張された第３ドレイン電極６２ｃを含む。ソース電極７０ａ、７０ｂのそれぞれは、データライン３４から伸張されて、第３ドレイン電極６２ｃの対向面に沿って形成される。ソース電極７０ａ、７０ｂとドレイン電極６２との間のゲートライン３２の領域がゲート電極５８になる。
薄膜トランジスタ５６は、ドレイン電極６２が画素電極４４と接触のためのコンタクトホール４３が形成される部分にだけ画素領域３５の中に突出されるように形成される。ゆえに、薄膜トランジスタ５６がドレイン電極６２のコンタクトホール４３が形成される部分にだけ画素領域３５の中に突出し、他の部分は、ゲートライン３２上に形成されるから、画素領域３５の有効画素面積が増加する。また、薄膜トランジスタ５６のチャンネルの長さを増加させるためにソース電極７０ａ、７０ｂのそれぞれは、第３ドレイン電極６２ｃの少なくとも一部分を取り囲むように形成される。この増加されたチャンネル長さは、応答速度を高めることと同時に薄膜トランジスタの電流容量を増加させる。
３１ 下部基板、３２ ゲートライン、３４ データライン、３５ 画素領域、３６ 薄膜トランジスタ、３８ ゲート電極、４０ ソース電極、４２、４２ａ、４２ｂ ドレイン電極、４３ コンタクトホール、４４ 画素電極、４５ ゲート絶縁膜、４６ 薄膜トランジスタ、４７ 活性層、４９ オーミック接触層、５１ 保護膜、５２ ドレイン電極、５６ 薄膜トランジスタ、５８ ゲート電極、６０ ソース電極、６２、６２ａ、８２ｂ、６２ｃ ドレイン電極、７０ａ ソース電極。
Claims (20)
- 基板上に形成されたゲートラインと、
前記ゲートラインと交差するデータラインと、
前記データラインがソース電極に利用されて前記ゲートラインと重畳されるドレイン電極を持つ薄膜トランジスタと
を具備することを特徴とする薄膜トランジスタアレイ基板。 - 前記薄膜トランジスタと接続される画素電極をさらに具備することを特徴とする請求項１記載の薄膜トランジスタアレイ基板。
- 前記ドレイン電極は、前記ゲートラインと重畳される領域で前記データラインと対向する第１ドレイン電極と、前記第１ドレイン電極で伸張されて前記画素電極と接触する第２ドレイン電極とを含むことを特徴とする請求項２記載の薄膜トランジスタアレイ基板。
- 前記薄膜トランジスタは、前記データラインと前記第１ドレイン電極との間でチャンネルを形成するアクティブ層を含むことを特徴とする請求項３記載の薄膜トランジスタアレイ基板。
- 前記チャンネルにあたるアクティブ層は、前記ゲートラインと重畳されるように形成されることを特徴とする請求項４記載の薄膜トランジスタアレイ基板。
- 前記アクティブ層は、前記データライン及び前記第１ドレイン電極に沿って下部に形成されることを特徴とする請求項４記載の薄膜トランジスタアレイ基板。
- 前記画素電極は、前記保護膜を貫くコンタクトホールを通じて前記薄膜トランジスタのドレイン電極の上部面と接続されることを特徴とする請求項２記載の薄膜トランジスタアレイ基板。
- 前記画素電極は、前記薄膜トランジスタのドレイン電極の上部及び側面と接触することを特徴とする請求項２記載の薄膜トランジスタアレイ基板。
- 前記ドレイン電極は、前記データラインと並んでいることを特徴とする請求項１記載の薄膜トランジスタアレイ基板。
- 前記薄膜トランジスタは、前記データラインから伸張されたソース伸張部を具備することを特徴とする請求項１記載の薄膜トランジスタアレイ基板。
- 前記ソース伸張部は、前記ゲートライン上に形成されることを特徴とする請求項１０記載の薄膜トランジスタアレイ基板。
- 前記ソース伸張部は、前記ドレイ電極を部分的に取り囲むように形成されることを特徴とする請求項１０記載の薄膜トランジスタアレイ基板。
- 前記薄膜トランジスタアレイ基板は、データラインから伸張された第１及び第２伸張部を含んで、前記第１及び第２伸張部のそれぞれは、ドレイン電極の対向面に沿って形成されることを特徴とする請求項１０記載の薄膜トランジスタアレイ基板。
- 基板上にゲートラインを形成する段階と、
前記ゲートラインと交差するデータラインを形成する段階と、
前記データラインがソース電極に利用されて前記ゲートラインと重畳されるドレイン電極を持つ薄膜トランジスタを形成する段階と
を含むことを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 前記ドレイン電極を露出させるコンタクトホールを持つ保護膜を形成する段階と、
前記保護膜上に前記コンタクトホールを通じて前記薄膜トランジスタと接続される画素電極を形成する段階と
をさらに含むことを特徴とする請求項１４記載の薄膜トランジスタアレイ基板の製造方法。 - 前記ドレイン電極を形成する段階は、前記ゲートラインと重畳される領域で前記データラインと対向する第１ドレイン電極と、前記第１ドレイン電極で伸張されて前記画素電極と接触する第２ドレイン電極とを持つドレイン電極を形成する段階を含むことを特徴とする請求項１５記載の薄膜トランジスタアレイ基板の製造方法。
- 前記薄膜トランジスタを形成する段階は、前記データラインと前記第１ドレイン電極との間でチャンネルを形成するアクティブ層を形成する段階を含むことを特徴とする請求項１６記載の薄膜トランジスタアレイ基板の製造方法。
- 前記アクティブ層を形成する段階は、前記ゲートラインと重畳されるように形成される段階を含むことを特徴とする請求項１７記載の薄膜トランジスタアレイ基板の製造方法。
- 前記アクティブ層を形成する段階は、前記ゲートラインと重畳されるようにゲート絶縁膜上に前記アクティブ層を形成する段階を含むことを特徴とする請求項１７記載の薄膜トランジスタアレイ基板の製造方法。
- 前記薄膜トランジスタを形成する段階は、前記データラインから伸張されたソース伸張部を形成する段階を含むことを特徴とする請求項１４記載の薄膜トランジスタアレイ基板の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2003-092703 | 2003-12-17 | ||
| KR1020030092703A KR20050060963A (ko) | 2003-12-17 | 2003-12-17 | 박막 트랜지스터 어레이 기판 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005183962A true JP2005183962A (ja) | 2005-07-07 |
| JP5329019B2 JP5329019B2 (ja) | 2013-10-30 |
Family
ID=34675791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004361911A Active JP5329019B2 (ja) | 2003-12-17 | 2004-12-14 | 薄膜トランジスタアレイ基板及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7737446B2 (ja) |
| JP (1) | JP5329019B2 (ja) |
| KR (1) | KR20050060963A (ja) |
| CN (1) | CN100335960C (ja) |
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| JP2020061573A (ja) * | 2007-07-06 | 2020-04-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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- 2003-12-17 KR KR1020030092703A patent/KR20050060963A/ko active Search and Examination
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- 2004-10-14 US US10/963,548 patent/US7737446B2/en active Active
- 2004-12-01 CN CNB200410096704XA patent/CN100335960C/zh not_active Expired - Fee Related
- 2004-12-14 JP JP2004361911A patent/JP5329019B2/ja active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| US20050133787A1 (en) | 2005-06-23 |
| US7737446B2 (en) | 2010-06-15 |
| JP5329019B2 (ja) | 2013-10-30 |
| CN1629703A (zh) | 2005-06-22 |
| KR20050060963A (ko) | 2005-06-22 |
| CN100335960C (zh) | 2007-09-05 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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