JP2005150189A - 容量素子及びその製造方法 - Google Patents

Abstract

【課題】 段差の底部の隅部に形成される容量下部電極に断線が発生することを防止すると共に、高集積化に適した立体型の容量素子及びその製造方法を提供する。
【解決手段】
容量素子は、半導体基板上の絶縁膜に形成されている段差の少なくとも壁面に順に形成された容量下部電極、容量絶縁膜及び容量上部電極からなる容量素子であって、容量下部電極は、段差における下面上の隅部に形成され、傾斜面を有する第１の導電膜１３ａと、第１の導電膜１３ａの上及び段差の壁面に形成された第２の導電膜１５とから構成されている。
【選択図】 図１

Description

本発明は、容量素子及びその製造方法に関し、特に、強誘電体材料又は高誘電率材料よりなる容量絶縁膜を備えた容量素子及びその製造方法に関する。

近年、半導体メモリ装置の高集積化及び高機能化が急速に進展する中で、容量素子を構成する容量絶縁膜として高誘電率材料を使用したＤＲＡＭ又は強誘電体材料を使用したＦｅＲＡＭ（強誘電体メモリ）等の半導体メモリ装置が盛んに研究開発されている。高誘電率材料又は強誘電体材料としては、酸化タンタル、チタン酸ビスマスストロンチウム、チタン酸鉛、又はタンタル酸ビスマスストロンチウム等の絶縁性金属酸化物が主として用いられるが、これらの金属酸化物が有する高誘電率性能又は強誘電体性能を十分に発揮させるためには、一般に、成膜後に６００℃〜８００℃といった比較的高温での結晶化が必要となることがよく知られている。

一方、前述の半導体メモリ装置に対しては大容量化を目的としてさらなる集積化が要求されており、これを実現するためにはメモリセルを構成する容量素子の占有面積を削減することが最も有効である。従って、容量素子が導電性プラグ上に形成されるスタック型と呼ばれる構造がメモリセル構造として高集積化に適してるが、特に現状においては、容量素子を立体型の構造にすることによって同一占有面積に対する実効容量面積を増大させる技術が必要不可欠になっている。

立体型容量素子を形成する際には、段差を有する下地上に、容量下部電極、容量絶縁膜及び容量上部電極を順に形成する。しかしながら、段差を有する下地上に、段差被覆性に優れた容量下部電極を形成することは困難である場合が多く、特に段差の底部の隅部においては、容量下部電極の膜厚が局所的に薄くなりやすい。このような状況の下で、容量絶縁膜の堆積後に結晶化のための高温アニールを実施すると、温度変化によって容量下部電極中に発生する応力が膜厚の薄い段差の底部の隅部に特に集中することにより、段差の底部の隅部において容量下部電極に断線が発生する。従って、段差を有する下地上に容量素子を形成する場合には、特に段差の底部の隅部に形成される容量下部電極が十分な膜厚を確保できる構成が要求される（例えば、特許文献１参照）。

以下に、従来の容量素子の構造について、図７を参照しながら説明する。

図７に示すように、半導体基板１上には第１の絶縁膜２が形成されており、該第１の絶縁膜２には下端が半導体基板１に接続する導電性プラグ３が形成されている。第１の絶縁膜２の上には段差を有する第２の絶縁膜４が形成されており、該第２の絶縁膜４内には上端の開口幅が下端の開口幅よりも大きい、すなわち、側壁の形状が傾斜形状（テーパー形状）である段差が形成されている。第２の絶縁膜４の段差を覆うようにして、下面が導電性プラグ３の上端と電気的に接続する容量下部電極５が形成されており、該容量下部電極５の上には容量絶縁膜６及び容量上部電極７が順に形成されている。

次に、従来の容量素子の製造方法について、図８（ａ）〜（ｃ）を参照しながら説明する。

まず、図８（ａ）に示すように、半導体基板１上に第１の絶縁膜２を形成した後、該第１の絶縁膜２内に下端が半導体基板１に到達する導電性プラグ３を形成する。

次に、図８（ｂ）に示すように、第１の絶縁膜２の上に全面に亘って第２の絶縁膜４を形成した後、該第２の絶縁膜４に対してドライエッチングを行なって導電性プラグ３の上面を露出させ、第２の絶縁膜４内に上端の開口幅が下端の開口幅よりも大きい、すなわち、側壁の形状が傾斜形状（テーパー形状）である段差を形成する。この際、ドライエッチングに用いるエッチングガスとして例えば所望の混合比を有する四フッ化炭素と酸素との混合ガスを用いることによって、段差の側壁が傾斜形状を持つように形成することができる。

次に、図８（ｃ）に示すように、第２の絶縁膜４の段差を覆うようにして、下端が導電性プラグ３の上端と電気的に接続する容量下部電極５を形成した後、該容量下部電極５の上に容量絶縁膜６及び容量上部電極７を順に形成する。

前述の従来の容量素子及びその製造方法においては、第２の絶縁膜４には上端の開口幅が下端の開口幅よりも大きい、すなわち、側壁が傾斜形状（テーパー形状）を有する段差が形成されているので、この段差を覆うようにして容量下部電極５を形成すると、容量下部電極５の膜厚が段差の隅部において局所的に薄くなることを抑制することができる。従って、容量下部電極５上に容量絶縁膜６を形成する際に高温アニールによる結晶化を実施しても、容量下部電極５が段差の底部の隅部において断線することを防止することが可能となっている。
特開昭５２−４０９７８号公報

しかしながら、前述の従来の容量素子及びその製造方法では、側壁が傾斜形状を持つ段差を形成することによって断線の防止を図っているので、段差の側壁が垂直形状になるように形成されている場合に比べて、側壁を傾斜形状にする分だけの付加的な段差形成領域が必要となる。このため、容量素子全体を形成するために必要な領域の面積、つまり容量素子の占有面積が大きくなってしまう。従って、容量素子の高集積化という観点においては、従来の容量素子及びその製造方法は極めて不利である。

前記に鑑み、本発明の目的は、段差の底部の隅部に形成される容量下部電極に断線が発生することを防止すると共に、高集積化に適した立体型の容量素子及びその製造方法を提供することである。

前記課題を解決するために、本発明に係る第１の容量素子は、半導体基板上の絶縁膜に形成されている段差の少なくとも壁面に順に形成された容量下部電極、容量絶縁膜及び容量上部電極からなる容量素子であって、容量下部電極は、段差における下面上の隅部に形成され、傾斜面を有する第１の導電膜と、第１の導電膜の上及び段差の壁面に形成された第２の導電膜とから構成されていることを特徴とする。

本発明に係る第１の容量素子によると、容量下部電極は、段差の下面上の隅部に形成されている傾斜面を有する第１の導電膜と、その上及び段差の壁面に形成されている第２の導電膜とによって一体的に構成されているため、容量下部電極が段差の底部の隅部において膜厚が局所的に薄くなることを抑制できるので、容量絶縁膜に対する高温アニール処理を施す等の場合であっても、段差の底部の隅部において断線が発生することを防止することができる。

本発明に係る第１の容量素子において、第１の導電膜は、段差部における隅部と、該隅部の下側に位置する底部とに形成されていることが好ましい。

このように、段差の隅部の下側に第１の導電膜が形成されているので、第１の導電膜は段差の底部の隅部においてより確実にまた容易に形成される。従って、第１の導電膜と第２の導電膜とからなる容量下部電極が段差の底部の隅部において膜厚が局所的に薄くなることを確実に抑制できるので、段差の底部の隅部において断線が発生することをより確実に防止することができる。

本発明に係る第２の容量素子は、半導体基板上の絶縁膜に形成されている凹部を有する段差の少なくとも壁面及び底面に順に形成された容量下部電極、容量絶縁膜及び容量上部電極からなる容量素子であって、容量下部電極は、凹部における底面上の隅部に形成され、傾斜面を有する第１の導電膜と、第１の導電膜の上及び凹部の壁面に形成された第２の導電膜とから構成されていることを特徴とする。

本発明に係る第２の容量素子によると、容量下部電極は、凹部における底面上の隅部に形成されている傾斜面を有する第１の導電膜と、その上及び凹部の壁面に形成されている第２の導電膜とによって一体的に構成されているため、容量下部電極が凹部における底面上の隅部において膜厚が局所的に薄くなることを抑制できるので、容量絶縁膜に対する高温アニール処理を施す等の場合であっても、凹部における底面上の隅部において断線が発生することを防止することができる。

本発明に係る第２の容量素子において、第１の導電膜は、凹部における隅部と、該隅部の下側に位置する底部とに形成されていることが好ましい。

このように、凹部における底面上の隅部の下側に第１の導電膜が形成されているので、第１の導電膜が凹部における底面上の隅部においてより確実にまた容易に形成される。従って、第１の導電膜と第２の導電膜とからなる容量下部電極が凹部における底面上の隅部において膜厚が局所的に薄くなることを確実に抑制できるので、凹部における底面上の隅部において断線が発生することをより確実に防止することができる。

本発明に係る第３の容量素子は、半導体基板上の絶縁膜に形成されている凸部を有する段差の下底面、壁面及び上底面に順に形成された容量下部電極、容量絶縁膜及び容量上部電極からなる容量素子であって、容量下部電極は、凸部における下底面上の隅部に形成され、傾斜面を有する第１の導電膜と、第１の導電膜の上並びに凸部の壁面及び上底面に形成された第２の導電膜とから構成されていることを特徴とする。

本発明に係る第３の容量素子によると、容量下部電極は、凸部における下底面上の隅部に形成されている傾斜面を有する第１の導電膜と、その上並びに凸部の壁面及び上底面に形成されている第２の導電膜とによって一体的に構成されているため、容量下部電極が凸部における下底面上の隅部において膜厚が局所的に薄くなることを抑制できるので、容量絶縁膜に対する高温アニール処理を施す等の場合であっても、凸部における下底面上の隅部において断線が発生することを防止することができる。

本発明に係る第３の容量素子において、第１の導電膜は、凸部における隅部と、該隅部の下側に位置する底部とに形成されていることが好ましい。

このように、凸部における下底面上の隅部の下側に第１の導電膜が形成されているので、第１の導電膜が凸部における下底面上の隅部においてより確実にまた容易に形成される。従って、第１の導電膜と第２の導電膜とからなる容量下部電極が凸部における下底面上の隅部において膜厚が局所的に薄くなることを確実に抑制できるので、凸部における下底面上の隅部において断線が発生することをより確実に防止することができる。

本発明に係る第１〜第３の容量素子において、第１の導電膜と第２の導電膜とは、同一の材質よりなることが好ましい。

このようにすると、第１の導電膜と第２の導電膜とは同一の材質よりなるなので、容量絶縁膜に対する高温アニール処理等によって発生する応力は、第１及び第２の導電膜に対して均等に及ぶ。このため、第１の導電膜と第２の導電膜との間の剥離を抑制できるので、より効果的に容量下部電極の断線を防止することができる。

本発明に係る第１〜第３の容量素子において、半導体基板と容量下部電極とは、導電性プラグを介して電気的に接続されていることが好ましい。

このようにすると、高集積化に適した立体型の容量素子を容易に実現することができる。

本発明に係る第１の容量素子の製造方法は、半導体基板上に第１の導電膜を形成する工程と、第１の導電膜の上を含む半導体基板上に絶縁膜を形成する工程と、絶縁膜に、第１の導電膜を露出させる段差を形成する工程と、段差の少なくとも壁面に容量下部電極を形成する工程と、容量下部電極の上に順に容量絶縁膜及び容量上部電極を形成する工程とを備え、容量下部電極を形成する工程は、段差に露出している第１の導電膜に対してエッチングを行なって、段差における下面上の隅部に、傾斜面を有する第１の導電膜を形成した後、傾斜面を有する第１の導電膜の上及び段差の壁面に第２の導電膜を成膜することにより、傾斜面を有する第１の導電膜と第２の導電膜とからなる容量下部電極を形成する工程であることを特徴とする。

本発明に係る第１の容量素子の製造方法によると、段差に露出している第１の導電膜に対するエッチングにより除去された第１の導電膜が、段差における下面上の隅部に再付着することにより、傾斜面を有する第１の導電膜が形成される。そして、傾斜面を有する第１の導電膜と、その上及び段差の壁面に成膜する第２の導電膜とから一体的に容量下部電極を形成するので、容量下部電極が段差の底部の隅部において膜厚が局所的に薄くなることを抑制できるので、容量絶縁膜に対する高温アニール処理を施す等の場合であっても、段差の底部の隅部において断線が発生することを防止することができる。

本発明に係る第２の容量素子の製造方法は、半導体基板上に第１の導電膜を形成する工程と、第１の導電膜の上を含む半導体基板上に絶縁膜を形成する工程と、絶縁膜に、第１の導電膜を露出させる凹部を有する段差を形成する工程と、凹部の少なくとも壁面及び底面に容量下部電極を形成する工程と、容量下部電極の上に順に容量絶縁膜及び容量上部電極を形成する工程とを備え、容量下部電極を形成する工程は、凹部に露出している第１の導電膜に対してエッチングを行なって、凹部における底面上の隅部に、傾斜面を有する第１の導電膜を形成した後、傾斜面を有する第１の導電膜の上及び凹部の壁面に第２の導電膜を成膜することにより、傾斜面を有する第１の導電膜と第２の導電膜とからなる容量下部電極を形成する工程であることを特徴とする。

本発明に係る第２の容量素子の製造方法によると、凹部を有する段差に露出している第１の導電膜に対するエッチングにより除去された第１の導電膜が、凹部における底面上の隅部に再付着することにより、傾斜面を有する第１の導電膜が形成される。そして、傾斜面を有する第１の導電膜と、その上及び凹部の壁面に成膜する第２の導電膜とから一体的に容量下部電極を形成するので、容量下部電極が凹部における底面上の隅部において膜厚が局所的に薄くなることを抑制できるので、容量絶縁膜に対する高温アニール処理を施す等の場合であっても、凹部における底面上の隅部において断線が発生することを防止することができる。

本発明に係る第３の容量素子の製造方法は、半導体基板上に第１の導電膜を形成する工程と、第１の導電膜の上を含む半導体基板上に絶縁膜を形成する工程と、絶縁膜に、第１の導電膜を露出させる凸部を有する段差を形成する工程と、凸部における下底面、壁面及び上底面に容量下部電極を形成する工程と、容量下部電極の上に順に容量絶縁膜及び容量上部電極を形成する工程とを備え、容量下部電極を形成する工程は、凸部に露出している第１の導電膜に対してエッチングを行なって、凸部における下底面上の隅部に、傾斜面を有する第１の導電膜を形成した後、傾斜面を有する第１の導電膜の上並びに凸部の壁面及び上底面に第２の導電膜を成膜することにより、傾斜面を有する第１の導電膜と第２の導電膜とからなる容量下部電極を形成する工程であることを特徴とする。

本発明に係る第３の容量素子の製造方法によると、凸を有する段差に露出している第１の導電膜に対するエッチングにより除去された第１の導電膜が、凸部における下底面上の隅部に再付着することにより、傾斜面を有する第１の導電膜が形成される。そして、傾斜面を有する第１の導電膜と、その上並びに凸部の壁面及び上底面に成膜する第２の導電膜とから一体的に容量下部電極を形成するので、容量下部電極が凸部における下底面上の隅部において膜厚が局所的に薄くなることを抑制できるので、容量絶縁膜に対する高温アニール処理を施す等の場合であっても、凸部における下底面上の隅部において断線が発生することを防止することができる。

本発明に係る第１〜第３の容量素子の製造方法において、エッチングは、第１の導電膜と化学的に反応しないエッチングガスを用いて行なうことが好ましい。

このようにすると、段差に露出している第１の導電膜に対するエッチングの際に、第１の導電膜とエッチングガスとの化学反応によって導電性を持たない反応生成物が生成されることがないので、傾斜面を有する第１の導電体は非導電性の反応生成物から構成されることなく導電性が損なわれることがない。このため、傾斜面を有する第１の導電膜と第２の導電膜とから容量下部電極を確実に一体的に形成することができる。

本発明に係る第１〜第３の容量素子の製造方法において、第１の導電膜と第２の導電膜とは、同一の材質よりなることが好ましい。

このようにすると、第１の導電膜と第２の導電膜とは同一の材質よりなるので、容量絶縁膜に対する高温アニール処理等によって発生する応力は、第１及び第２の導電膜に対して均等に及ぶ。このため、第１の導電膜と第２の導電膜との間の剥離を抑制できるので、より効果的に容量下部電極の断線を防止することができる。

本発明に係る第１〜第３の容量素子の製造方法において、第１の導電膜を形成する工程よりも前に、下端が半導体基板と電気的に接続する導電性プラグを形成する工程をさらに備え、第１の導電膜は、下面が導電性プラグの上端と電気的に接続するように形成されていることが好ましい。

このようにすると、高集積化に適した立体型の容量素子を容易に実現することができる。

以上のように、本発明に係る容量素子及びその製造方法によると、容量下部電極は、段差の底部の隅部に形成されている傾斜面を有する第１の導電膜と、その上及び段差の壁面に形成されている第２の導電膜とによって一体的に構成されているため、容量下部電極が段差の底部の隅部において膜厚が局所的に薄くなることを抑制できるので、容量絶縁膜に対する高温アニール処理を施す等の場合であっても、段差における下面上の隅部において断線が発生することを防止することができる。

以下に、本発明の各実施形態について、図面を参照しながら説明する。

（第１の実施形態）
以下に、本発明の第１の実施形態に係る容量素子の構造について、図１を参照しながら説明する。

図１に示すように、半導体基板１０上には酸化シリコンよりなる第１の絶縁膜１１が形成されており、該第１の絶縁膜１１内には下端が半導体基板１０に到達するタングステンからなる導電性プラグ１２が形成されている。第１の絶縁膜１１上には、下面が導電性プラグ１２の上端と電気的に接続するように形成された白金からなる第１の導電膜１３が形成されている。第１の絶縁膜１１及び第１の導電膜１３の上には、酸化シリコンからなる第２の絶縁膜１４が形成されており、該第２の絶縁膜１４には、凹部を有する段差が形成されている。第１の導電膜１３は、凹部における底面上の隅部に形成された傾斜面を有する第１の導電膜１３ａと凹部における底面上の隅部の下側に位置する底部に形成された第１の導電膜１３ｂとから構成されている。尚、第１の導電膜１３ａが有する傾斜面は、凹部における底面上の隅部が覆われるような方向に延びる傾斜を有する面である。第１の導電膜１３並びに凹部の壁面及び上面には、白金からなる第２の導電膜１５が形成されており、第１の導電膜１３と第２の導電膜１５とから容量下部電極が一体的に構成されている。第２の導電膜１５の上には、タンタル酸ビスマスストロンチウムからなる容量絶縁膜１６及び白金からなる容量上部電極１７が順に形成されている。

以上のように、本発明の第１の実施形態に係る容量素子では、容量下部電極は凹部における底面上の隅部に形成された傾斜面を有する第１の導電膜１３ａと凹部の隅部の下側に位置する底部に形成された第１の導電膜１３ｂとから一体的に構成されている。つまり、凹部における底面上の隅部には、第１の導電膜１３と第２の導電膜１５との積膜構造が形成されている。従って、壁面が垂直形状である凹部を有する段差を覆うように形成される第２の導電膜１５の膜厚が凹部における底面上の隅部で局所的に薄くなってしまう場合であっても、この部分に第１の導電膜１３を構成する傾斜面を有する第１の導電膜１３ａが存在しているので、容量下部電極が局所的に薄くなってしまうことが効果的に防止される。また、第２の導電膜１５が例えばＭＯＣＶＤ法等の段差被覆性に優れた方法によって形成されている場合には、容量下部電極の膜厚を凹部における底面上の隅部において局所的に厚くすることも可能である。

従って、容量絶縁膜１６を結晶化する際の高温アニールによって容量下部電極内に発生する応力が、凹部における底面上の隅部に集中することが緩和されるので、凹部における底面上の隅部において容量下部電極の断線が生じることを確実に防止することができる。

また、本発明の第１の実施形態に係る容量素子によると、凹部の壁面が傾斜を持たずに垂直形状であっても、断線が生じない容量下部電極を形成することができるため、容量素子の占有面積を増大させることがなくなるので、高集積化に適した凹型形状を有する立体型容量素子を形成することができる。

以下に、本発明の第１の実施形態に係る容量素子の製造方法について、図２（ａ）〜（ｄ）を参照しながら説明する。

まず、図２（ａ）に示すように、半導体基板１０上に酸化シリコンからなる第１の絶縁膜１１を形成した後、第１の絶縁膜１１内に下端が半導体基板１０に到達するタングステンからなる導電性プラグ１２を形成する。

次に、図２（ｂ）に示すように、第１の絶縁膜１１の上に、下面が導電性プラグ１２の上端と電気的に接続するように、白金からなる第１の導電膜１３ｃを形成する。次に、第１の絶縁膜１１及び第１の導電膜１３ｃの上に全面に亘って酸化シリコンからなる第２の絶縁膜１４ａを形成する。

次に、図２（ｃ）に示すように、第２の絶縁膜１４に対して第１のドライエッチングを行なうことにより、第１の導電膜１３ｃを露出させる凹部を有する段差を形成する。次に、凹部に露出している第１の導電膜１３ｃに対して第２のドライエッチングを行なって、凹部における底面上の隅部に、傾斜面を有する第１の導電膜１３ａを形成する。このように、凹部に露出している第１の導電膜１３ｃに対する第２のドライエッチングにより除去された第１の導電膜１３ｃが、凹部における底面上の隅部に再付着することにより、凹部における底面上の隅部に傾斜面を有する第１の導電膜１３ａが形成される。尚、第１の導電膜１３ａが有する傾斜面は、凹部における底面上の隅部が覆われるような方向に延びる傾斜を有する面である。

次に、図２（ｄ）に示すように、傾斜面を有する第１の導電膜１３ａの上並びに凹部の壁面及び上面に第２の導電膜１５を形成する。これにより、容量下部電極は、傾斜面を有する第１の導電膜１３ａ及び第２のドライエッチング後の第１の導電膜１３ｂよりなる第１の導電膜１３と第２の導電膜１５とから一体的に形成される。次に、第２の導電膜１５の上に、タンタル酸ビスマスストロンチウムからなる容量絶縁膜１６及び白金からなる容量上部電極１７を順次形成する。

ここで、前記図２（ｃ）に示した工程について、図３（ａ）及び（ｂ）を参照しながら具体的に説明する。

図３（ａ）及び（ｂ）に示すように、図２（ｃ）における工程は、前述のように、第１及び第２のドライエッチングを行なう工程からなっている。

まず、図３（ａ）に示すように、第２の絶縁膜１４に対して第１のドライエッチングを行なうことにより、第１の導電膜１３ｃを露出させる凹部を有する段差を形成する。第１のドライエッチングは、例えば、エッチングガスとしてＣＨＦ₃ を使用し、圧力５Ｐａ、第１の導電膜１３ｃの温度４０℃、ＲＦパワー１２００Ｗのような条件下で行なう。また、第１のドライエッチングは第１の導電膜１３ｃが露出した時点で停止させる。

次に、図３（ｂ）に示すように、凹部に露出している第１の導電膜１３ｃに対して第２のドライエッチングを行なうことにより、凹部に露出している第１の導電膜１３ｃの表面をエッチング除去すると同時に、図３（ｂ）の矢印に示すように、エッチングにより除去された第１の導電膜１３ｃの成分を凹部における底面上の隅部に再付着させる。第２のドライエッチングは、例えば、エッチングガスとしてアルゴンを使用し、圧力１０Ｐａ、第１の導電膜１３ｃの温度４０℃、ＲＦパワー１４００Ｗのような条件下で行なう。このように、第２のドライエッチングは、スパッタリング効果の高いエッチング条件下で実施することにより、エッチングにより除去された第１の導電膜１３ｃの成分が凹部における底面上の隅部に再付着する過程を容易に実現させることができる。

以上のように、第１の実施形態に係る容量素子の製造方法によると、凹部を有する段差の底面上の隅部に傾斜面を有する第１の導電膜１３ａを容易に形成することができる。そして、傾斜面を有する第１の導電膜１３ａの上並びに凹部の壁面及び上面に第２の導電膜１５を形成するので、第２のエッチング後の第１の導電膜１３ｂ及び傾斜面を有する第１の導電膜１３ａと第２の導電膜１５とから一体的に構成された容量下部電極を容易に形成することができる。

つまり、凹部における底面上の隅部には、第１の導電膜１３と第２の導電膜１５との積膜構造が形成されている。従って、壁面が垂直形状である凹部を有する段差を覆うように形成される第２の導電膜１５の膜厚が凹部における底面上の隅部で局所的に薄くなってしまう場合であっても、この部分に第１の導電膜１３を構成する傾斜面を有する第１の導電膜１３ａが存在しているので、容量下部電極が局所的に薄くなってしまうことを効果的に防止することができる。従って、容量絶縁膜１６を結晶化する際の高温アニールによって容量下部電極内に発生する応力が、凹部における底面上の隅部に集中することが緩和されるので、凹部における底面上の隅部において容量下部電極の断線が生じることを確実に防止することができる。

また、本発明の第１の実施形態に係る容量素子によると、凹部の壁面が傾斜を持たずに垂直形状であっても、断線が生じない容量下部電極を形成することができるため、容量素子の占有面積を増大させることなくなるので、高集積化に適した凹型形状を有する立体型容量素子を形成することができる。

また、例えばＭＯＣＶＤ法等の段差被覆性に優れた方法により、第２の導電膜１５を形成する場合には、容量下部電極の膜厚を凹部における底面上の隅部において局所的に厚くすることも可能である。

なお、本発明の第１の実施形態に係る容量素子の製造方法において、第２のドライエッチングは、エッチングガスとして、第１の導電膜１３ｃと化学的に反応しないエッチングガス、例えばアルゴン等の不活性ガスを用いることが好ましい。このようにすれば、第２のドライエッチングによって除去される第１の導電膜１３ｃの成分とエッチングガスとの化学反応によって導電性を持たない反応副生成物が生成することを防止できる。従って、凹部における底面上の隅部に導電性を有さない反応生成物が付着することを阻止することができるので、凹部における底面上の隅部に形成される傾斜面を有する第１の導電膜１３ａの導電性が損なわれることを防止することができる。

また、本発明の第１の実施形態に係る容量素子及びその製造方法においては、第１の導電膜１３と第２の導電膜１５とは同一の材質よりなることが好ましい。このようにすると、容量絶縁膜１６に対する結晶化の際の高温アニールによって凹部における底面上の隅部に発生する応力は第１の導電膜１３と第２の導電膜１５とに対して均等に及ぶので、第１の導電膜１３と第２の導電膜１５との間で剥離が生じることを防止することができる。このため、凹部における底面上の隅部において、容量下部電極の断線が生じることをより確実に防止することができる。

（第２の実施形態）
以下に、本発明の第２の実施形態に係る容量素子の構造について、図４を参照しながら説明する。

図４に示すように、半導体基板２０上には酸化シリコンからなる第１の絶縁膜２１が形成されており、該第１の絶縁膜２１内には下端が半導体基板２０に到達するタングステンからなる導電性プラグ２２が形成されている。第１の絶縁膜２１上には、下面が導電性プラグ２２の上端と電気的に接続するように形成された白金からなる第１の導電膜２３が形成されている。第１の絶縁膜２１及び第１の導電膜２３の上には、凸部を有する段差を備えた酸化シリコンからなる第２の絶縁膜２４が形成されている。第１の導電膜２３は、凸部における下底面上の隅部に形成された傾斜面を有する第１の導電膜２３ａと凸部における下底面上の隅部の下側に位置する底部に形成された第１の導電膜２３ｂとから構成されている。尚、第１の導電膜２３ａが有する傾斜面は、凸部における下底面上の隅部が覆われるような方向に延びる傾斜を有する面である。第１の導電膜２３並びに凹部の壁面及び上底面には、白金からなる第２の導電膜２５が形成されており、第１の導電膜２３と第２の導電膜２５とから容量下部電極が一体的に構成されている。第２の導電膜２５の上には、タンタル酸ビスマスストロンチウムからなる容量絶縁膜２６及び白金からなる容量上部電極２７が順に形成されている。

以上のように、本発明の第２の実施形態に係る容量素子では、容量下部電極は凸部における下底面上の隅部に形成された傾斜面を有する第１の導電膜２３ａと凸部における下底面上の隅部の下側に位置する底部に形成された第１の導電膜２３ｂとから一体的に構成されている。つまり、凸部における下底面上の隅部には、第１の導電膜２３と第２の導電膜２５との積膜構造が形成されている。従って、壁面が垂直形状である凸部を有する段差を覆うように形成される第２の導電膜２５の膜厚が凸部における下底面上の隅部で局所的に薄くなってしまう場合であっても、この部分に第１の導電膜２３を構成する傾斜面を有する第１の導電膜２３ａが存在しているので、容量下部電極が局所的に薄くなってしまうことが効果的に防止される。また、第２の導電膜２５が例えばＭＯＣＶＤ法等の段差被覆性に優れた方法によって形成されている場合には、容量下部電極の膜厚を凸部における下底面上の隅部において局所的に厚くすることも可能である。

従って、容量絶縁膜２６を結晶化する際の高温アニールによって容量下部電極内に発生する応力が、凸部における下底面上の隅部に集中することが緩和されるので、凹部における下底面上の隅部において容量下部電極の断線が生じることを確実に防止することができる。

また、本発明の第２の実施形態に係る容量素子によると、凸部の壁面が傾斜を持たずに垂直形状であっても、断線が生じない容量下部電極を形成することができるため、容量素子の占有面積を増大させることがなくなるので、高集積化に適した凸型形状を有する立体型容量素子を形成することができる。

以下に、本発明の第２の実施形態に係る容量素子の製造方法について、図５（ａ）〜（ｄ）を参照しながら説明する。

まず、図５（ａ）に示すように、半導体基板２０上に酸化シリコンからなる第１の絶縁膜２１を形成した後、第１の絶縁膜２１内に下端が半導体基板２０に到達するタングステンからなる導電性プラグ２２を形成する。

次に、図５（ｂ）に示すように、第１の絶縁膜２１の上に、下面が導電性プラグ２２の上端と電気的に接続するように、白金からなる第１の導電膜２３ｃを形成する。次に、第１の絶縁膜２１及び第１の導電膜２３ｃの上に全面に亘って酸化シリコンからなる第２の絶縁膜２４ａを形成する。

次に、図５（ｃ）に示すように、第２の絶縁膜２４ａに対して第１のドライエッチングを行なうことにより、第１の導電膜２３ｃを露出させる凸部を有する段差を形成する。次に、凸部に露出している第１の導電膜２３ｃに対して第２のドライエッチングを行なって、凸部における下底面上の隅部に、傾斜面を有する第１の導電膜２３ａを形成する。このように、凸部に露出している第１の導電膜２３ｃに対する第２のドライエッチングにより除去された第１の導電膜２３ｃが、凸部における下底面上の隅部に再付着することにより、凸部における下底面上の隅部に傾斜面を有する第１の導電膜２３ａが形成される。尚、第１の導電膜２３ａが有する傾斜面は、凸部における下底面上の隅部が覆われるような方向に延びる傾斜を有する面である。

次に、図５（ｄ）に示すように、傾斜面を有する第１の導電膜２３ａの上並びに凸部の壁面及び上底面に第２の導電膜２５を形成する。これにより、容量下部電極は、傾斜面を有する第１の導電膜２３ａ及び第２のドライエッチング後の第１の導電膜２３ｂよりなる第１の導電膜２３と第２の導電膜２５とから一体的に形成される。次に、第２の導電膜２５の上に、タンタル酸ビスマスストロンチウムからなる容量絶縁膜２６及び白金からなる容量上部電極２７を順に形成する。

ここで、前記図５（ｃ）に示した工程について、図６（ａ）及び（ｂ）を参照しながら具体的に説明する。

図６（ａ）及び（ｂ）に示すように、前記図５（ｃ）における工程は、前述のように、第１及び第２のドライエッチングを行なう工程からなっている。

まず、図６（ａ）に示すように、第２の絶縁膜２４ａに対して第１のドライエッチングを行なうことにより、第１の導電膜２３ｃを露出させる凸部を有する段差を形成する。第１のドライエッチングは、例えば、エッチングガスとしてＣＨＦ₃ を使用し、圧力５Ｐａ、第１の導電膜２３ｃの温度４０℃、ＲＦパワー１２００Ｗのような条件下で行なう。また、第１のドライエッチングは第１の導電膜２３ｃが露出した時点で停止させる。

次に、図６（ｂ）に示すように、凸部に露出している第１の導電膜２３ｃに対して第２のドライエッチングを行なうことにより、凸部に露出している第１の導電膜２３ｃの表面をエッチング除去すると同時に、図６（ｂ）の矢印に示すように、エッチングにより除去された第１の導電膜２３ｃの成分を凸部における下底面上の隅部に再付着させる。第２のドライエッチングは、例えば、エッチングガスとしてアルゴンを使用し、圧力１０Ｐａ、第１の導電膜２３ｃの温度４０℃、ＲＦパワー１４００Ｗのような条件下で行なう。このように、第２のドライエッチングは、スパッタリング効果の高いエッチング条件下で実施することにより、エッチングにより除去された第１の導電膜２３ｃの成分が凸部における下底面上の隅部に再付着する過程を容易に実現させることができる。

以上のように、第２の実施形態に係る容量素子の製造方法によると、凸部を有する段差の下底面上の隅部に傾斜面を有する第１の導電膜２３ａを容易に形成することができる。そして、傾斜面を有する第１の導電膜２３ａの上並びに凸部の壁面及び上底面に第２の導電膜２５を形成するので、第２のエッチング後の第１の導電膜２３ｂ及び傾斜面を有する第１の導電膜２３ａと第２の導電膜２５とから一体的に構成された容量下部電極を容易に形成することができる。

つまり、凸部における下底面上の隅部には、第１の導電膜２３と第２の導電膜２５との積膜構造が形成されている。従って、壁面が垂直形状である凸部を有する段差を覆うように形成される第２の導電膜２５の膜厚が凸部における下底面上の隅部で局所的に薄くなってしまう場合であっても、この部分に第１の導電膜２３を構成する傾斜面を有する第１の導電膜２３ａが存在しているので、容量下部電極が局所的に薄くなってしまうことを効果的に防止することができる。従って、容量絶縁膜２６を結晶化する際の高温アニールによって容量下部電極内に発生する応力が、凸部における下底面上の隅部に集中することが緩和されるので、凸部における下底面上の隅部において容量下部電極の断線が生じることを確実に防止することができる。

また、本発明の第２の実施形態に係る容量素子によると、凸部の壁面が傾斜を持たずに垂直形状であっても、断線が生じない容量下部電極を形成することができるため、容量素子の占有面積を増大させることなくなるので、高集積化に適した凸型形状を有する立体型容量素子を形成することができる。

また、例えばＭＯＣＶＤ法等の段差被覆性に優れた方法により、第２の導電膜２５を形成する場合には、容量下部電極の膜厚を凸部における下底面上の隅部において局所的に厚くすることも可能である。

なお、本発明の第２の実施形態に係る容量素子の製造方法において、第２のドライエッチングは、エッチングガスとして、第２の導電膜２３ｃと化学的に反応しないエッチングガス、例えばアルゴン等の不活性ガスを用いることが好ましい。このようにすれば、第２のドライエッチングによって除去される第１の導電膜２３ｃの成分とエッチングガスとの化学反応によって導電性を持たない反応副生成物が生成することを防止できる。従って、凸部における下底面上の隅部に導電性を有さない反応生成物が付着することを阻止することができるので、凸部における下底面上の隅部に形成される傾斜面を有する第１の導電膜２３ａの導電性が損なわれることを防止することができる。

また、本発明の第２の実施形態に係る容量素子及びその製造方法においては、第１の導電膜２３と第２の導電膜２５とは同一の材質よりなることが好ましい。このようにすると、容量絶縁膜２６に対する結晶化の際の高温アニールによって凸部における下底面上の隅部に発生する応力は第１の導電膜２３と第２の導電膜２５とに対して均等に及ぶので、第１の導電膜２３と第２の導電膜２５との間で剥離が生じることを防止することができる。このため、凸部における下底面上の隅部において、容量下部電極の断線が生じることをより確実に防止することができる。

なお、本発明の第１及び第２の実施形態係る容量素子及びその製造方法においては、凹部又は凸部という単純な形状を有する段差の上に容量素子が形成される場合について説明したが、より複雑な形状を有する他のいかなる段差の上に容量素子が形成される場合であっても、同様の効果を実現することができる。

また、導電性プラグ１２（又は２２）が酸化されて高抵抗化することを防止するために、導電性プラグ１２（又は２２）と第１の導電膜１３（又は２３）との間に、適切な材質及び構造を有する酸素バリア膜が形成されていてもかまわない。

本発明の容量素子及びその製造方法は、半導体基板上の絶縁膜における段差に形成される立体型容量素子において、段差の底部の隅部において容量下部電極の断線が発生することを確実に防止することができるので、特に、強誘電体材料又は高誘電率材料からなる容量絶縁膜を備えた容量素子及びその製造方法において有効である。

本発明の第１の実施形態に係る容量素子の構造を示す要部断面図である。 （ａ）〜（ｄ）は、本発明の第１の実施形態に係る容量素子の製造方法を示す工程断面図である。 （ａ）及び（ｂ）は、本発明の第１の実施形態に係る容量素子の製造方法において、図２（ｃ）に示す工程を詳細に説明した工程断面図である。 本発明の第２の実施形態に係る容量素子の構造を示す要部断面図である。 （ａ）〜（ｄ）は、本発明の第２の実施形態に係る容量素子の製造方法を示す工程断面図である。 （ａ）及び（ｂ）は、本発明の第２の実施形態に係る容量素子の製造方法において、図５（ｃ）に示す工程を詳細に説明した工程断面図である。 従来の容量素子の構造を示す要部断面図である。 （ａ）〜（ｃ）従来の容量素子の製造方法を示す工程断面図である。

符号の説明

１０、２０ 半導体基板
１１、２１ 第１の絶縁膜
１２、２２ 導電性プラグ
１３、２３ 第１の導電膜
１３ａ、２３ａ 傾斜面を有する第１の導電膜
１３ｂ、２３ｂ 第２のエッチング後の第１の導電膜
１４、２４ 第２の絶縁膜
１５、２５ 第２の導電膜
１６、２６ 容量絶縁膜
１７、２７ 容量上部電極

Claims (14)

1. 半導体基板上の絶縁膜に形成されている段差の少なくとも壁面に順に形成された容量下部電極、容量絶縁膜及び容量上部電極からなる容量素子であって、
   前記容量下部電極は、
   前記段差における下面上の隅部に形成され、傾斜面を有する第１の導電膜と、
   前記第１の導電膜の上及び前記段差の壁面に形成された第２の導電膜とから構成されていることを特徴とする容量素子。
2. 前記第１の導電膜は、前記段差における前記隅部と、該隅部の下側に位置する底部とに形成されていることを特徴とする請求項１に記載の容量素子。
3. 半導体基板上の絶縁膜に形成されている凹部を有する段差の少なくとも壁面及び底面に順に形成された容量下部電極、容量絶縁膜及び容量上部電極からなる容量素子であって、
   前記容量下部電極は、
   前記凹部における前記底面上の隅部に形成され、傾斜面を有する第１の導電膜と、
   前記第１の導電膜の上及び前記凹部の壁面に形成された第２の導電膜とから構成されていることを特徴とする容量素子。
4. 前記第１の導電膜は、前記凹部における前記隅部と、該隅部の下側に位置する底部とに形成されていることを特徴とする請求項３に記載の容量素子。
5. 半導体基板上の絶縁膜に形成されている凸部を有する段差の下底面、壁面及び上底面に順に形成された容量下部電極、容量絶縁膜及び容量上部電極からなる容量素子であって、
   前記容量下部電極は、
   前記凸部における前記下底面上の隅部に形成され、傾斜面を有する第１の導電膜と、
   前記第１の導電膜の上並びに前記凸部の壁面及び上底面に形成された第２の導電膜とから構成されていることを特徴とする容量素子。
6. 前記第１の導電膜は、前記凸部における前記隅部と、該隅部の下側に位置する底部とに形成されていることを特徴とする請求項５に記載の容量素子。
7. 前記第１の導電膜と前記第２の導電膜とは、同一の材質よりなることを特徴とする請求項１〜６のいずれか１項に記載の容量素子。
8. 前記半導体基板と前記容量下部電極とは、導電性プラグを介して電気的に接続されていることを特徴とする請求項１〜７のいずれか１項に記載の容量素子。
9. 半導体基板上に第１の導電膜を形成する工程と、
   前記第１の導電膜の上を含む前記半導体基板上に絶縁膜を形成する工程と、
   前記絶縁膜に、前記第１の導電膜を露出させる段差を形成する工程と、
   前記段差の少なくとも壁面に容量下部電極を形成する工程と、
   前記容量下部電極の上に順に容量絶縁膜及び容量上部電極を形成する工程とを備え、
   前記容量下部電極を形成する工程は、
   前記段差に露出している前記第１の導電膜に対してエッチングを行なって、前記段差における下面上の隅部に、傾斜面を有する前記第１の導電膜を形成した後、前記傾斜面を有する前記第１の導電膜の上及び前記段差の壁面に第２の導電膜を成膜することにより、前記傾斜面を有する前記第１の導電膜と前記第２の導電膜とからなる前記容量下部電極を形成する工程であることを特徴とする容量素子の製造方法。
10. 半導体基板上に第１の導電膜を形成する工程と、
    前記第１の導電膜の上を含む前記半導体基板上に絶縁膜を形成する工程と、
    前記絶縁膜に、前記第１の導電膜を露出させる凹部を有する段差を形成する工程と、
    前記凹部の少なくとも壁面及び底面に容量下部電極を形成する工程と、
    前記容量下部電極の上に順に容量絶縁膜及び容量上部電極を形成する工程とを備え、
    前記容量下部電極を形成する工程は、
    前記凹部に露出している前記第１の導電膜に対してエッチングを行なって、前記凹部における底面上の隅部に、傾斜面を有する前記第１の導電膜を形成した後、前記傾斜面を有する前記第１の導電膜の上及び前記凹部の壁面に第２の導電膜を成膜することにより、前記傾斜面を有する前記第１の導電膜と前記第２の導電膜とからなる前記容量下部電極を形成する工程であることを特徴とする容量素子の製造方法。
11. 半導体基板上に第１の導電膜を形成する工程と、
    前記第１の導電膜の上を含む前記半導体基板上に絶縁膜を形成する工程と、
    前記絶縁膜に、前記第１の導電膜を露出させる凸部を有する段差を形成する工程と、
    前記凸部における下底面、壁面及び上底面に容量下部電極を形成する工程と、
    前記容量下部電極の上に順に容量絶縁膜及び容量上部電極を形成する工程とを備え、
    前記容量下部電極を形成する工程は、
    前記凸部に露出している前記第１の導電膜に対してエッチングを行なって、前記凸部における下底面上の隅部に、傾斜面を有する前記第１の導電膜を形成した後、前記傾斜面を有する前記第１の導電膜の上並びに前記凸部の壁面及び上底面に第２の導電膜を成膜することにより、前記傾斜面を有する前記第１の導電膜と前記第２の導電膜とからなる前記容量下部電極を形成する工程であることを特徴とする容量素子の製造方法。
12. 前記エッチングは、前記第１の導電膜と化学的に反応しないエッチングガスを用いて行なうことを特徴とする請求項９〜１１のいずれか１項に記載の容量素子の製造方法。
13. 前記第１の導電膜と前記第２の導電膜とは、同一の材質よりなることを特徴とする請求項９〜１２のいずれか１項に記載の容量素子の製造方法。
14. 前記第１の導電膜を形成する工程よりも前に、下端が前記半導体基板と電気的に接続する導電性プラグを形成する工程をさらに備え、
    前記第１の導電膜は、下面が前記導電性プラグの上端と電気的に接続するように形成されていることを特徴とする請求項１０〜１２のいずれか１項に記載の容量素子の製造方法。

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