JP2005093652A - 半導体装置 - Google Patents
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Abstract
【課題】 ＣＳＰと呼ばれる半導体装置において、再配線間にいわゆるイオンマイグレーションによるショートが発生しにくいようにする。
【解決手段】 再配線９間における保護膜５の上面には凹部７が設けられている。再配線９の接続パッド部上面には銅からなる柱状電極１０が設けられている。再配線９を含む保護膜５の上面には封止膜１１が設けられている。そして、再配線９間における保護膜５の上面に凹部７を設けているので、銅イオンの析出経路が凹部７の深さの２倍だけ長くなり、したがって再配線９間にいわゆるイオンマイグレーションによるショートが発生しにくいようにすることができる。
【選択図】 図１
【解決手段】 再配線９間における保護膜５の上面には凹部７が設けられている。再配線９の接続パッド部上面には銅からなる柱状電極１０が設けられている。再配線９を含む保護膜５の上面には封止膜１１が設けられている。そして、再配線９間における保護膜５の上面に凹部７を設けているので、銅イオンの析出経路が凹部７の深さの２倍だけ長くなり、したがって再配線９間にいわゆるイオンマイグレーションによるショートが発生しにくいようにすることができる。
【選択図】 図１
Description
この発明は半導体装置に関する。
従来の半導体装置には、ＣＳＰ(chip size package)と呼ばれるもので、上面に接続パッドを有する半導体基板上に絶縁膜を介して銅からなる再配線を接続パッドに接続させて設け、再配線の接続パッド部上に銅からなる柱状電極を設け、再配線を含む絶縁膜上に封止膜をその上面が柱状電極の上面と面一となるように設けたものがある（例えば、特許文献１参照）。
ところで、上記従来の半導体装置では、封止膜下に再配線を設けているので、使用環境中の水分が封止膜に浸透すると、プラス電圧が印加されている再配線から溶け出した銅イオンが封止膜と絶縁膜との界面を移動してマイナス電圧が印加されている再配線あるいは柱状電極に析出し、いわゆるイオンマイグレーションによるショートが発生することがあるという問題があった。
そこで、この発明は、いわゆるイオンマイグレーションによるショートが発生しにくいようにすることができる半導体装置を提供することを目的とする。
請求項１に記載の発明は、上面に接続パッドが設けられた半導体基板上に絶縁膜を介して、接続パッド部を有する再配線が前記接続パッドに接続されて設けられ、前記再配線の接続パッド部上に柱状電極が設けられ、前記柱状電極の周囲に封止膜が設けられた半導体装置において、前記再配線間における前記絶縁膜の上面に凹部が設けられていることを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記凹部は前記絶縁膜の上面において前記再配線間の全幅に亘って設けられていることを特徴とするものである。
請求項３に記載の発明は、請求項１に記載の発明において、前記凹部の深さは前記絶縁膜の厚さよりも小さいことを特徴とするものである。
請求項４に記載の発明は、請求項１に記載の発明において、前記絶縁膜の凹部内に前記封止膜が設けられていることを特徴とするものである。
請求項５に記載の発明は、請求項１に記載の発明において、前記再配線を含む前記絶縁膜と前記封止膜との間に、前記絶縁膜と同一の材料からなる上層絶縁膜が設けられていることを特徴とするものである。
請求項６に記載の発明は、請求項５に記載の発明において、前記凹部内に前記上層絶縁膜が設けられていることを特徴とするものである。
請求項７に記載の発明は、請求項６に記載の発明において、前記再配線の前記接続パッドに接続された部分に、前記半導体基板の端面まで延びる接続線が接続されていることを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記凹部は前記絶縁膜の上面において前記再配線間の全幅に亘って設けられていることを特徴とするものである。
請求項３に記載の発明は、請求項１に記載の発明において、前記凹部の深さは前記絶縁膜の厚さよりも小さいことを特徴とするものである。
請求項４に記載の発明は、請求項１に記載の発明において、前記絶縁膜の凹部内に前記封止膜が設けられていることを特徴とするものである。
請求項５に記載の発明は、請求項１に記載の発明において、前記再配線を含む前記絶縁膜と前記封止膜との間に、前記絶縁膜と同一の材料からなる上層絶縁膜が設けられていることを特徴とするものである。
請求項６に記載の発明は、請求項５に記載の発明において、前記凹部内に前記上層絶縁膜が設けられていることを特徴とするものである。
請求項７に記載の発明は、請求項６に記載の発明において、前記再配線の前記接続パッドに接続された部分に、前記半導体基板の端面まで延びる接続線が接続されていることを特徴とするものである。
この発明によれば、再配線間における絶縁膜の上面に凹部を設けているので、銅イオンの析出経路が凹部の深さの２倍だけ長くなり、したがっていわゆるイオンマイグレーションによるショートが発生しにくいようにすることができる。
（第１実施形態）
図１はこの発明の第１実施形態としての半導体装置の断面図を示す。この半導体装置はシリコン基板（半導体基板）１を備えている。シリコン基板１の上面中央部には集積回路（図示せず）が設けられ、上面周辺部にはアルミニウム系金属からなる複数の接続パッド２が集積回路に接続されて設けられている。
図１はこの発明の第１実施形態としての半導体装置の断面図を示す。この半導体装置はシリコン基板（半導体基板）１を備えている。シリコン基板１の上面中央部には集積回路（図示せず）が設けられ、上面周辺部にはアルミニウム系金属からなる複数の接続パッド２が集積回路に接続されて設けられている。
接続パッド２の中央部を除くシリコン基板１の上面には酸化シリコンや窒化シリコンからなる絶縁膜３が設けられ、接続パッド２の中央部は絶縁膜３に設けられた開口部４を介して露出されている。絶縁膜３の上面にはポリイミドからなる保護膜（絶縁膜）５が設けられている。保護膜５の絶縁膜３の開口部４に対応する部分には開口部６が設けられている。保護膜５の上面の再配線形成領域を除く領域には凹部７が設けられている。
両開口部４、６を介して露出された接続パッド２の上面から保護膜５の上面にかけて下地金属層８が設けられている。下地金属層８の上面全体には再配線９が設けられている。この場合、下地金属層８は、詳細には図示していないが、下から順に、チタン層と銅層との２層構造となっている。再配線９は銅層のみからなっている。
再配線９の接続パッド部上面には銅からなる柱状電極１０が設けられている。再配線９を含む保護膜５の上面にはエポキシ系樹脂からなる封止膜１１がその上面が柱状電極１０の上面と面一となるように設けられている。
次に、この半導体装置の製造方法の一例について説明する。まず、図２に示すように、ウエハ状態のシリコン基板（半導体基板）１上にアルミニウム系金属からなる接続パッド２、酸化シリコンや窒化シリコンからなる絶縁膜３およびポリイミドからなる保護膜５が形成され、接続パッド２の中央部が絶縁膜３および保護膜５に形成された開口部４、６を介して露出されたものを用意する。なお、図２において符号２１で示す領域は、ダイシングストリートに対応する領域である。
次に、図３に示すように、両開口部４、６を介して露出された接続パッド２の上面を含む保護膜５の上面全体に下地金属層８を形成する。この場合、下地金属層８は、詳細には図示していないが、スパッタにより形成されたチタン層上にスパッタにより銅層を形成したものである。なお、下地金属層８は、無電解メッキにより形成された銅層のみであってもよい。
次に、下地金属層８の上面にレジスト膜２２をパターン形成する。この場合、再配線９形成領域に対応する部分におけるレジスト膜２２には開口部２３が形成されている。次に、下地金属層８をメッキ電流路とした銅の電解メッキを行うと、レジスト膜２２の開口部２３内の下地金属層８の上面に再配線９が形成される。次に、レジスト膜２２を剥離する。
次に、図４に示すように、再配線９を含む下地金属層８の上面にレジスト膜２４をパターン形成する。この場合、柱状電極１０形成領域に対応する部分におけるレジスト膜２４には開口部２５が形成されている。次に、下地金属層８をメッキ電流路とした銅の電解メッキを行うと、レジスト膜２４の開口部２５内の再配線９の接続パッド部上面に柱状電極１０が形成される。
次に、レジスト膜２４を剥離し、次いで、柱状電極１０および再配線９をマスクとして下地金属層８の不要な部分をエッチングして除去すると、図５に示すように、再配線９下にのみ下地金属層８が残存される。
次に、図６に示すように、柱状電極１０および再配線９をマスクとして保護膜５をハーフエッチングすると、再配線９下以外の領域における保護膜５の上面に凹部７が形成される。凹部７の深さは、保護膜５の膜厚にもよるが、例えば１〜５μである。なお、再配線９の幅および再配線９間の最小間隔は、例えば１０〜２０μである。ここで、凹部７は、エッチング液によるエッチングでは、凹部７の底面側の幅が、上面側の幅よりも小さくさるように厚さ方向に傾斜して形成されるが、図面では簡素化のため、垂直に図示されていることに留意されたい。この場合、保護膜５のハーフエッチングはプラズマエッチング等のドライエッチングを適用することが可能であり、特に、異方性エッチングとすれば傾斜面を垂直に近づけることができ、より好ましい。
次に、図７に示すように、柱状電極１０、再配線９および凹部７を含む保護膜５の上面全体にエポキシ系樹脂からなる封止膜１１をその厚さが柱状電極１０の高さよりもやや厚くなるように形成する。したがって、この状態では、柱状電極１０の上面は封止膜１１によって覆われている。
次に、封止膜１１および柱状電極１０の上面側を適宜に研磨することにより、図８に示すように、柱状電極１０の上面を露出させるとともに、柱状電極１０の上面を含む封止膜１１の上面を平坦化する。次に、ウエハ状態のシリコン基板１をダイシングストリート２１に沿ってダイシングすると、図１に示す半導体装置が複数個得られる。
このようにして得られた半導体装置では、保護膜５の上面に設けられた再配線８間に保護膜５の上面に設けられた凹部７が存在するため、再配線９間における保護膜５と封止膜１１との界面の長さつまり銅イオンの析出経路が凹部７の深さの２倍だけ長くなり、その分だけ、再配線９間および再配線９と柱状電極１０との間にいわゆるイオンマイグレーションによるショートが発生しにくいようにすることができる。
（第２実施形態）
図９はこの発明の第２実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す場合と大きく異なる点は、再配線９を含む保護膜５と封止膜１１との間にポリイミドからなる上層保護膜（上層絶縁膜）１２を設けた点である。この場合、シリコン基板１の端面近傍における保護膜５の上面には凹部は設けられていない。
図９はこの発明の第２実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す場合と大きく異なる点は、再配線９を含む保護膜５と封止膜１１との間にポリイミドからなる上層保護膜（上層絶縁膜）１２を設けた点である。この場合、シリコン基板１の端面近傍における保護膜５の上面には凹部は設けられていない。
そして、接続パッド２の近傍における保護膜５の上面には、下地金属層８および再配線９に接続された接続線１３がシリコン基板１の端面まで延びて設けられている。接続線１３は、下地金属層８と同一の層からなる下層接続線１３ａと、再配線９と同一の層からなる上層接続線１３ｂとの２層構造となっている。
次に、この半導体装置の製造方法の一例について説明する。まず、図３に示す工程において、図１０に示すように、レジスト膜２２の再配線９形成領域および上層接続線１３ｂ形成領域に対応する部分に開口部２３を形成する。次に、下地金属層８をメッキ電流路とした銅の電解メッキを行なうと、レジスト膜２２の開口部２３内の下地金属層８の上面に再配線９および上層接続線１３ｂが形成される。この場合、ダイシングストリート２１に対応する領域においては上層接続線１３ｂが格子状に形成され、この格子状の上層接続線１３ｂに、再配線９に接続された上層接続線１３ｂが接続されている。
次に、レジスト膜２２を剥離し、次いで、再配線９および上層接続線１３ｂをマスクとして下地金属層８の不要な部分をエッチングして除去すると、図１１に示すように、再配線９下および上層接続線１３ｂ下にのみ下地金属層８および下層接続線１３ａが残存される。次に、図１２に示すように、再配線９および上層接続線１３ｂをマスクとして保護膜５をハーフエッチングすると、再配線９下および上層接続線１３ｂ下以外の領域における保護膜５の上面に凹部７が形成される。
次に、図１３に示すように、再配線９、上層接続線１３ｂおよび凹部７を含む保護膜５の上面全体にポリイミドからなる上層保護膜１２をスピンコート法等によりその上面がほぼ平坦となるように形成する。次に、上層保護膜１２の上面にレジスト膜３１をパターン形成する。この場合、再配線９の接続パッド部に対応する部分におけるレジスト膜３１には開口部３２が形成されている。
次に、図１４に示すように、レジスト膜３１をマスクとして上層保護膜１２をエッチングすると、レジスト膜３１の開口部３２に対応する部分つまり再配線９の接続パッド部に対応する部分における上層保護膜１２に開口部３３が形成される。次に、図１５に示すように、接続線１３、下地金属層８および再配線９をメッキ電流路とした銅の電解メッキを行なうと、レジスト膜３１および上層保護膜１２の開口部３２、３３内の再配線９の接続パッド部上面に柱状電極１０が形成される。次に、レジスト膜３１を剥離する。
次に、上記第１実施形態の場合と同様に、封止膜１１を形成し、封止膜１１および柱状電極１０の上面側を適宜に研磨し、ウエハ状態のシリコン基板１をダイシングストリート２１に沿ってダイシングすると、図９に示す半導体装置が複数個得られる。この場合、ウエハ状態のシリコン基板１をダイシングストリート２１に沿ってダイシングすると、ダイシングストリート２１に対応する領域に形成された接続線１３が除去されるため、再配線９が互いに非短絡状態となる。
このようにして得られた半導体装置では、再配線９の接続パッド部を除く部分が、保護膜５と同一の材料からなる上層保護膜１２によって覆われているので、使用環境中の水分が封止膜１１に浸透しても、この浸透した水分が上層保護膜１２の上面によってそれ以上の浸透を阻止され、これにより再配線９間および再配線９と柱状電極１０との間にいわゆるイオンマイグレーションによるショートが発生しにくいようにすることができる。なお、凹部７により、再配線９間および再配線９と柱状電極１０との間にいわゆるイオンマイグレーションによるショートが発生しにくいようにすることができることは勿論である。
１ シリコン基板
２ 接続パッド
３ 絶縁膜
５ 保護膜
７ 凹部
８ 下地金属層
９ 再配線
１０ 柱状電極
１１ 封止膜
１２ 上層保護膜
１３ 接続線
２ 接続パッド
３ 絶縁膜
５ 保護膜
７ 凹部
８ 下地金属層
９ 再配線
１０ 柱状電極
１１ 封止膜
１２ 上層保護膜
１３ 接続線
Claims (7)
- 上面に接続パッドが設けられた半導体基板上に絶縁膜を介して、接続パッド部を有する再配線が前記接続パッドに接続されて設けられ、前記再配線の接続パッド部上に柱状電極が設けられ、前記柱状電極の周囲に封止膜が設けられた半導体装置において、前記再配線間における前記絶縁膜の上面に凹部が設けられていることを特徴とする半導体装置。
- 請求項１に記載の発明において、前記凹部は前記絶縁膜の上面において前記再配線間の全幅に亘って設けられていることを特徴とする半導体装置。
- 請求項１に記載の発明において、前記凹部の深さは前記絶縁膜の厚さよりも小さいことを特徴とする半導体装置。
- 請求項１に記載の発明において、前記絶縁膜の凹部内に前記封止膜が設けられていることを特徴とする半導体装置。
- 請求項１に記載の発明において、前記再配線を含む前記絶縁膜と前記封止膜との間に、前記絶縁膜と同一の材料からなる上層絶縁膜が設けられていることを特徴とする半導体装置。
- 請求項５に記載の発明において、前記凹部内に前記上層絶縁膜が設けられていることを特徴とする半導体装置。
- 請求項６に記載の発明において、前記再配線の前記接続パッドに接続された部分に、前記半導体基板の端面まで延びる接続線が接続されていることを特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003324204A JP2005093652A (ja) | 2003-09-17 | 2003-09-17 | 半導体装置 |
| US10/700,136 US7285867B2 (en) | 2002-11-08 | 2003-11-03 | Wiring structure on semiconductor substrate and method of fabricating the same |
| TW092131167A TWI235439B (en) | 2002-11-08 | 2003-11-07 | Wiring structure on semiconductor substrate and method of fabricating the same |
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Applications Claiming Priority (1)
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| JP2005093652A true JP2005093652A (ja) | 2005-04-07 |
Family
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| JP (1) | JP2005093652A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2008034472A (ja) * | 2006-07-26 | 2008-02-14 | Sony Corp | 半導体装置及びその製造方法 |
| JP2008060145A (ja) * | 2006-08-29 | 2008-03-13 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2013207067A (ja) * | 2012-03-28 | 2013-10-07 | Jsr Corp | 半導体装置、及びその製造方法 |
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| WO2023135959A1 (ja) * | 2022-01-17 | 2023-07-20 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置、および、半導体装置の製造方法 |
-
2003
- 2003-09-17 JP JP2003324204A patent/JP2005093652A/ja active Pending
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| JP7095615B2 (ja) | 2019-02-12 | 2022-07-05 | 株式会社デンソー | 半導体装置 |
| WO2023135959A1 (ja) * | 2022-01-17 | 2023-07-20 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置、および、半導体装置の製造方法 |
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