JP2005077864A5 - - Google Patents

Claims (6)

1. 複数の走査線と複数の信号線が交差する部分に対応して設けた画素を有し、
   前記画素は画素電極と該画素電極を選択するスイッチング素子と前記画素電極と前記スイッチング素子の間に設けて前記画素電極に書き込むデータを記憶する記憶回路とで構成され、
   前記記憶回路に互いに逆極性で変化する交番電圧を印加する一対の交番電圧電源線を備え、
   前記記憶回路は前記一対の交番電圧電源線を橋絡して直列接続したＮＭＯＳトランジスタとＰＭＯＳトランジスタの第１のトランジスタ対と、前記一対の交番電圧電源線を橋絡して直列接続したＮＭＯＳトランジスタとＰＭＯＳトランジスタの第２のトランジスタ対を有し、
   前記第１のトランジスタ対の制御電極の共通接続点を前記第２のトランジスタ対の直列接続中間点に接続し、前記第２のトランジスタ対の制御電極の共通接続点を前記第１のトランジスタ対の直列接続中間点に接続してなり、
   前記第１のトランジスタ対を構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのそれぞれと直列に、当該トランジスタの導通方向と同一方向に導通方向を有するダイオードが接続され、
   前記スイッチング素子の出力点は前記第１のトランジスタ対の接続点に接続されると共に、前記第２のトランジスタ対の直列接続中間点は前記画素電極に接続され、
   前記第２のトランジスタ対の制御電極の共通接続点と前記第２のトランジスタ対の直列接続中間点の間に容量が接続されていることを特徴とする表示装置。
2. 前記ダイオードは、前記第１のトランジスタ対の直列接続中間点との間にそれぞれ接続されていることを特徴とする請求項１に記載の表示装置。
3. 前記ダイオードは、前記第１のトランジスタ対を構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのそれぞれと前記一対の交番電圧電源線との間にそれぞれ接続されていることを特徴とする請求項１に記載の表示装置。
4. 前記画素を１色の単位画素として複数の前記単位画素を１カラー画素としたことを特徴とする請求項１〜３の何れかに記載の表示装置。
5. 前記１カラー画素を構成する各単位画素の画素電極を面積が異なる複数の電極で構成したことを特徴とする請求項４に記載の表示装置。
6. 前記複数の電極が２ビット以上の階調表示に対応して前記スイッチング素子により選択されることを特徴とする請求項５に記載の表示装置。