JP2008304512A - 表示装置 - Google Patents
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Abstract
【課題】各表示画素毎にメモリ部を配置した表示装置において、電源をオフにする時に、液晶の両端に供給する電圧の電位差を０Ｖとして、液晶に電荷が残らないようにする。
【解決手段】複数の表示画素と、前記各表示画素に映像データを印加する映像線と、前記各表示画素に走査電圧を印加する走査線とを有する表示パネルを備え、前記各表示画素は、前記映像データを記憶するメモリ部と、画素電極と、前記メモリ部に記憶された映像データに応じて、前記画素電極に、第１の映像電圧または前記第１の映像電圧とは異なる第２の映像電圧を選択して印加するスイッチ部とを有する表示装置であって、電源をオフとするときに、前記第１の映像電圧と前記第２の映像電圧とを同一の電圧とするリセット回路を有する。
【選択図】図４
【解決手段】複数の表示画素と、前記各表示画素に映像データを印加する映像線と、前記各表示画素に走査電圧を印加する走査線とを有する表示パネルを備え、前記各表示画素は、前記映像データを記憶するメモリ部と、画素電極と、前記メモリ部に記憶された映像データに応じて、前記画素電極に、第１の映像電圧または前記第１の映像電圧とは異なる第２の映像電圧を選択して印加するスイッチ部とを有する表示装置であって、電源をオフとするときに、前記第１の映像電圧と前記第２の映像電圧とを同一の電圧とするリセット回路を有する。
【選択図】図４
Description
本発明は、液晶表示装置や、ＥＬ表示装置などの表示装置に係り、特に、各表示画素毎にメモリを配置した表示装置に関する。
液晶表示パネル内の各表示画素にメモリを配置し、当該メモリに表示データを記憶しておき、外部からの入力信号がない場合でも、液晶表示パネルに画像が表示できる、低消費電力で、高機能の液晶表示装置が知られている。（下記、特許文献１参照）
なお、本願発明に関連する先行技術文献としては以下のものがある。
特開２００６−２８５１１８号公報
一般に、液晶表示装置では、液晶表示パネルの液晶に電荷が残ると焼き付きや残像の原因となる。そのため、電源をオフにする時に液晶に電荷が残らないようにする必要がある。
各表示画素毎にメモリ部を配置した液晶表示装置においても、電源をオフにする時に、液晶に電荷が残らないようにする必要があるが、前述の特許文献１には、電源をオフにする時に、液晶に電荷が残らないようにするための構成は開示されていない。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、各表示画素毎にメモリ部を配置した表示装置において、電源をオフにする時に、液晶の両端に供給する電圧の電位差を０Ｖとして、液晶に電荷が残らないようにすることが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
各表示画素毎にメモリ部を配置した液晶表示装置においても、電源をオフにする時に、液晶に電荷が残らないようにする必要があるが、前述の特許文献１には、電源をオフにする時に、液晶に電荷が残らないようにするための構成は開示されていない。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、各表示画素毎にメモリ部を配置した表示装置において、電源をオフにする時に、液晶の両端に供給する電圧の電位差を０Ｖとして、液晶に電荷が残らないようにすることが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の表示画素と、前記各表示画素に映像データを印加する映像線と、前記各表示画素に走査電圧を印加する走査線とを有する表示パネルを備え、前記各表示画素は、前記映像データを記憶するメモリ部と、画素電極と、前記メモリ部に記憶された映像データに応じて、前記画素電極に、第１の映像電圧または前記第１の映像電圧とは異なる第２の映像電圧を選択して印加するスイッチ部とを有する表示装置であって、前記表示装置の電源をオフとするときに、前記第１の映像電圧と前記第２の映像電圧とを同一の電圧とするリセット回路を有する。
（２）（１）において、前記リセット回路は、リセット信号が有効になったときに、前記第１の映像電圧と前記第２の映像電圧とを同一の電圧とする。
（３）（２）において、前記表示装置は、外部から入力される外部電源電圧に基づき内部電源電圧を生成するとともに、外部電源電圧がオフとなった時点から所定時間経過後に前記内部電源電圧をオフとする電源回路を有し、前記外部電源電圧をリセット信号として使用する。
（１）複数の表示画素と、前記各表示画素に映像データを印加する映像線と、前記各表示画素に走査電圧を印加する走査線とを有する表示パネルを備え、前記各表示画素は、前記映像データを記憶するメモリ部と、画素電極と、前記メモリ部に記憶された映像データに応じて、前記画素電極に、第１の映像電圧または前記第１の映像電圧とは異なる第２の映像電圧を選択して印加するスイッチ部とを有する表示装置であって、前記表示装置の電源をオフとするときに、前記第１の映像電圧と前記第２の映像電圧とを同一の電圧とするリセット回路を有する。
（２）（１）において、前記リセット回路は、リセット信号が有効になったときに、前記第１の映像電圧と前記第２の映像電圧とを同一の電圧とする。
（３）（２）において、前記表示装置は、外部から入力される外部電源電圧に基づき内部電源電圧を生成するとともに、外部電源電圧がオフとなった時点から所定時間経過後に前記内部電源電圧をオフとする電源回路を有し、前記外部電源電圧をリセット信号として使用する。
（４）（１）ないし（３）の何れかにおいて、前記画素電極と対向する共通電極を有し、前記共通電極には前記第１の映像電圧が印加される。
（５）（４）において、前記第１の映像電圧の大きさと前記第２の映像電圧の大きさとが所定の周期で互いに入れ替わる。
（６）（１）ないし（５）の何れかにおいて、前記メモリ部は、入力端子が第１のノードに接続され、出力端子が第２のノードに接続される第１のインバータ回路と、入力端子が第２のノードに接続され、出力端子が第１のノードに接続される第２のインバータ回路とで構成される。
（７）（６）において、前記走査線に非選択走査電圧が印加された時にオフ、選択走査電圧が印加された時にオンとなり、前記映像線に印加される映像データを前記第１のノードに印加する第１のスイッチング素子を有する。
（８）（６）または（７）において、前記スイッチ部は、前記第１のノードの電圧が第２の状態の時にオフ、第１の状態の時にオンとなり、前記画素電極に前記第１の映像電圧を印加する第２のスイッチング素子と、前記第２のノードの電圧が第２の状態の時にオフ、前記第２のノードの電圧が第１の状態の時にオンとなり、前記画素電極に前記第２の映像電圧を印加する第３のスイッチング素子とで構成される。
（９）（１）ないし（８）の何れかにおいて、前記表示装置は液晶表示装置である。
（５）（４）において、前記第１の映像電圧の大きさと前記第２の映像電圧の大きさとが所定の周期で互いに入れ替わる。
（６）（１）ないし（５）の何れかにおいて、前記メモリ部は、入力端子が第１のノードに接続され、出力端子が第２のノードに接続される第１のインバータ回路と、入力端子が第２のノードに接続され、出力端子が第１のノードに接続される第２のインバータ回路とで構成される。
（７）（６）において、前記走査線に非選択走査電圧が印加された時にオフ、選択走査電圧が印加された時にオンとなり、前記映像線に印加される映像データを前記第１のノードに印加する第１のスイッチング素子を有する。
（８）（６）または（７）において、前記スイッチ部は、前記第１のノードの電圧が第２の状態の時にオフ、第１の状態の時にオンとなり、前記画素電極に前記第１の映像電圧を印加する第２のスイッチング素子と、前記第２のノードの電圧が第２の状態の時にオフ、前記第２のノードの電圧が第１の状態の時にオンとなり、前記画素電極に前記第２の映像電圧を印加する第３のスイッチング素子とで構成される。
（９）（１）ないし（８）の何れかにおいて、前記表示装置は液晶表示装置である。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、各表示画素毎にメモリ部を配置した表示装置において、電源をオフにする時に、液晶の両端に供給する電圧の電位差を０Ｖとして、液晶に電荷が残らないようにすることが可能となる。
本発明によれば、各表示画素毎にメモリ部を配置した表示装置において、電源をオフにする時に、液晶の両端に供給する電圧の電位差を０Ｖとして、液晶に電荷が残らないようにすることが可能となる。
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施例１］
図１は、本発明の実施例１の液晶表示装置の概略構成を示すブロック図である。
図１において、１００は表示部、１１０は水平シフトレジスタ回路（映像線シフトレジスタ回路ともいう）、１２０は垂直シフトレジスタ回路（走査線シフトレジスタ回路ともいう）、１０は表示画素である。
表示部１００は、マトリクス状に配置される複数個の表示画素１０と、各表示画素１０に表示データを供給する映像線（ドレイン線ともいう）Ｄ（Ｄ１，Ｄ２，Ｄ３，．．．，Ｄｎ）と、各表示画素１０に走査信号を供給する走査線（ゲート線ともいう）Ｇ（Ｇ１，Ｇ２，Ｇ３，．．．，Ｇｍ）とを有する。
図２は、図１に示す表示画素１０の等価回路を示す図である。
同図において、第１のインバータ回路（ＩＮＶ１）と、第２のインバータ回路（ＩＮＶ２）は、メモリ部を構成する。
第１のインバータ回路（ＩＮＶ１）は、入力端子が第１のノード（ｎｏｄｅ１）に接続され、出力端子が第２のノード（ｎｏｄｅ２）に接続される。また、第２のインバータ回路（ＩＮＶ２）は、入力端子が第２のノード（ｎｏｄｅ２）に接続され、出力端子が第１のノード（ｎｏｄｅ１）に接続される。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施例１］
図１は、本発明の実施例１の液晶表示装置の概略構成を示すブロック図である。
図１において、１００は表示部、１１０は水平シフトレジスタ回路（映像線シフトレジスタ回路ともいう）、１２０は垂直シフトレジスタ回路（走査線シフトレジスタ回路ともいう）、１０は表示画素である。
表示部１００は、マトリクス状に配置される複数個の表示画素１０と、各表示画素１０に表示データを供給する映像線（ドレイン線ともいう）Ｄ（Ｄ１，Ｄ２，Ｄ３，．．．，Ｄｎ）と、各表示画素１０に走査信号を供給する走査線（ゲート線ともいう）Ｇ（Ｇ１，Ｇ２，Ｇ３，．．．，Ｇｍ）とを有する。
図２は、図１に示す表示画素１０の等価回路を示す図である。
同図において、第１のインバータ回路（ＩＮＶ１）と、第２のインバータ回路（ＩＮＶ２）は、メモリ部を構成する。
第１のインバータ回路（ＩＮＶ１）は、入力端子が第１のノード（ｎｏｄｅ１）に接続され、出力端子が第２のノード（ｎｏｄｅ２）に接続される。また、第２のインバータ回路（ＩＮＶ２）は、入力端子が第２のノード（ｎｏｄｅ２）に接続され、出力端子が第１のノード（ｎｏｄｅ１）に接続される。
第１のノード（ｎｏｄｅ１）に、ｎ型トランジスタ（ＴＲ１；本発明の第１のスイッチング素子）のドレインが接続され、ｎ型トランジスタ（ＴＲ１）のゲートが走査線（Ｇ）に接続される。
したがって、走査線（Ｇ）に選択走査電圧（例えば、Ｈレベル）が印加されると、ｎ型トランジスタ（ＴＲ１）がオンとなり、第１のノード（ｎｏｄｅ１）に映像線（Ｄ）に印加されるデータ（「１」か「０」）が書き込まれる。すなわち、書き込み動作が行われる。
また、走査線（Ｇ）に非選択走査電圧（例えば、Ｌレベル）が印加されると、ｎ型トランジスタ（ＴＲ１）がオフとなり、第１のノード（ｎｏｄｅ１）に書き込まれたデータ値が、第１のインバータ回路（ＩＮＶ１）と第２のインバータ回路（ＩＮＶ２）とから成るメモリ部に保持される。すなわち、保持動作が行われる。
ゲートが第１のノード（ｎｏｄｅ１）に接続されるｎ型トランジスタ（ＴＲ２；本発明の第２のスイッチング素子）は、第１のノード（ｎｏｄｅ１）の電圧がＨレベルの時にオンとなり、画素電極（ＰＸ）に第１の映像電圧（ここでは、共通電極（ＣＴ）に印加するＶＣＯＭの電圧）を印加する。
ゲートが第２のノード（ｎｏｄｅ２）に接続されるｎ型トランジスタ（ＴＲ３；本発明の第３のスイッチング素子）は、第２のノード（ｎｏｄｅ２）がＨレベルの時にオンとなり、画素電極（ＰＸ）に第２の映像電圧（ここでは、共通電極（ＣＴ）に印加するＶＣＯＭの電圧をインバータで反転したＶＣＯＭＢの電圧）を印加する。
したがって、走査線（Ｇ）に選択走査電圧（例えば、Ｈレベル）が印加されると、ｎ型トランジスタ（ＴＲ１）がオンとなり、第１のノード（ｎｏｄｅ１）に映像線（Ｄ）に印加されるデータ（「１」か「０」）が書き込まれる。すなわち、書き込み動作が行われる。
また、走査線（Ｇ）に非選択走査電圧（例えば、Ｌレベル）が印加されると、ｎ型トランジスタ（ＴＲ１）がオフとなり、第１のノード（ｎｏｄｅ１）に書き込まれたデータ値が、第１のインバータ回路（ＩＮＶ１）と第２のインバータ回路（ＩＮＶ２）とから成るメモリ部に保持される。すなわち、保持動作が行われる。
ゲートが第１のノード（ｎｏｄｅ１）に接続されるｎ型トランジスタ（ＴＲ２；本発明の第２のスイッチング素子）は、第１のノード（ｎｏｄｅ１）の電圧がＨレベルの時にオンとなり、画素電極（ＰＸ）に第１の映像電圧（ここでは、共通電極（ＣＴ）に印加するＶＣＯＭの電圧）を印加する。
ゲートが第２のノード（ｎｏｄｅ２）に接続されるｎ型トランジスタ（ＴＲ３；本発明の第３のスイッチング素子）は、第２のノード（ｎｏｄｅ２）がＨレベルの時にオンとなり、画素電極（ＰＸ）に第２の映像電圧（ここでは、共通電極（ＣＴ）に印加するＶＣＯＭの電圧をインバータで反転したＶＣＯＭＢの電圧）を印加する。
尚、第１のノード（ｎｏｄｅ１）と第２のノード（ｎｏｄｅ２）との間の関係は、信号レベルが反転した関係にある。即ち、第１のノード（ｎｏｄｅ１）の電圧がＨレベルの時、第２のノード（ｎｏｄｅ２）の電圧はＬレベルであるため、ｎ型トランジスタ（ＴＲ２）がオン、ｎ型トランジスタ（ＴＲ３）はオフである。また、第１のノード（ｎｏｄｅ１）の電圧がＬレベルの時、第２のノード（ｎｏｄｅ２）の電圧はＨレベルであるため、ｎ型トランジスタ（ＴＲ２）がオフ、ｎ型トランジスタ（ＴＲ３）はオンである。
このように、スイッチ部（例えば、同一導電型の２つのトランジスタ（ＴＲ２，ＴＲ３）で構成される）は、メモリ部に記憶されたデータ（映像線（Ｄ）からメモリ部に書き込まれたデータ）に応じて、第１の映像電圧または第２の映像電圧を選択して画素電極（ＰＸ）に印加する。
画素電極（ＰＸ）と、これに対向して配置される共通電極（コモン電極、対向電極ともいう）（ＣＴ）との間に発生する電界によって、液晶（ＬＣ）が駆動される。尚、共通電極（ＣＴ）は、画素電極（ＰＸ）が形成された基板と同じ基板に形成されていても良いし、異なる基板に形成されていても良い。
インバータ回路（ＩＮＶ１，ＩＮＶ２）を構成するトランジスタ、および、ＴＲ１，ＴＲ２，ＴＲ３のトランジスタは、半導体層としてポリシリコンを用いた薄膜トランジスタで構成される。
図１中の水平シフトレジスタ回路１１０、垂直シフトレジスタ回路１２０は、液晶表示パネル内の回路であり、これらの回路は、インバータ回路（ＩＮＶ１，ＩＮＶ２）を構成するトランジスタ、および、ＴＲ１，ＴＲ２，ＴＲ３のトランジスタと同様、半導体層としてポリシリコンを用いた薄膜トランジスタで構成され、これらの薄膜トランジスタは、インバータ回路（ＩＮＶ１，ＩＮＶ２）を構成するトランジスタ等と同時に形成される。
このように、スイッチ部（例えば、同一導電型の２つのトランジスタ（ＴＲ２，ＴＲ３）で構成される）は、メモリ部に記憶されたデータ（映像線（Ｄ）からメモリ部に書き込まれたデータ）に応じて、第１の映像電圧または第２の映像電圧を選択して画素電極（ＰＸ）に印加する。
画素電極（ＰＸ）と、これに対向して配置される共通電極（コモン電極、対向電極ともいう）（ＣＴ）との間に発生する電界によって、液晶（ＬＣ）が駆動される。尚、共通電極（ＣＴ）は、画素電極（ＰＸ）が形成された基板と同じ基板に形成されていても良いし、異なる基板に形成されていても良い。
インバータ回路（ＩＮＶ１，ＩＮＶ２）を構成するトランジスタ、および、ＴＲ１，ＴＲ２，ＴＲ３のトランジスタは、半導体層としてポリシリコンを用いた薄膜トランジスタで構成される。
図１中の水平シフトレジスタ回路１１０、垂直シフトレジスタ回路１２０は、液晶表示パネル内の回路であり、これらの回路は、インバータ回路（ＩＮＶ１，ＩＮＶ２）を構成するトランジスタ、および、ＴＲ１，ＴＲ２，ＴＲ３のトランジスタと同様、半導体層としてポリシリコンを用いた薄膜トランジスタで構成され、これらの薄膜トランジスタは、インバータ回路（ＩＮＶ１，ＩＮＶ２）を構成するトランジスタ等と同時に形成される。
本実施例では、垂直シフトレジスタ回路１２０から、１Ｈ期間（走査期間）毎に、順次各走査線（Ｇ）に対して、走査線選択信号が出力される。これにより、各走査線（Ｇ）にゲートが接続されるトランジスタ（ＴＲ１）がオンとなる。
また、本実施例では、スイッチングトランジスタ（ＳＷ１〜ＳＷｎ）が、各映像線（Ｄ）毎に設けられる。このスイッチングトランジスタ（ＳＷ１〜ＳＷｎ）は、１Ｈ期間（走査期間）内に、水平シフトレジスタ回路１１０から出力されるＨレベルのシフト出力により、順次オンとなり、映像線（Ｄ）とデータ線（ｄａｔａ）とを接続する。
これにより、第１のノード（ｎｏｄｅ１）に映像線（Ｄ）に印加されるデータ（「１」か「０」）が書き込まれ、表示部１００に画像が表示される。
また、走査線（Ｇ）に非選択走査電圧が印加されると、トランジスタ（ＴＲ１）がオフとなり、第１のノード（ｎｏｄｅ１）に書き込まれたデータ値が、第１のインバータ回路（ＩＮＶ１）と第２のインバータ回路（ＩＮＶ２）とから成るメモリ部に保持される。これにより、画像入力がない期間内にも表示部１００に画像が表示される。
例えば、本実施例において、ノーマリホワイトの液晶表示パネルの場合、第１のノード（ｎｏｄｅ１）に「１」（第２のノード（ｎｏｄｅ２）は「０」）が書き込まれたときに「白」、第１のノード（ｎｏｄｅ１）に「０」（第２のノード（ｎｏｄｅ２）は「１」）が書き込まれた時に「黒」となる。
本実施例において、画像を書き換える必要がない場合には、水平シフトレジスタ回路１１０や垂直シフトレジスタ回路１２０の動作を停止できるため、消費電力の低減が可能である。
また、本実施例では、スイッチングトランジスタ（ＳＷ１〜ＳＷｎ）が、各映像線（Ｄ）毎に設けられる。このスイッチングトランジスタ（ＳＷ１〜ＳＷｎ）は、１Ｈ期間（走査期間）内に、水平シフトレジスタ回路１１０から出力されるＨレベルのシフト出力により、順次オンとなり、映像線（Ｄ）とデータ線（ｄａｔａ）とを接続する。
これにより、第１のノード（ｎｏｄｅ１）に映像線（Ｄ）に印加されるデータ（「１」か「０」）が書き込まれ、表示部１００に画像が表示される。
また、走査線（Ｇ）に非選択走査電圧が印加されると、トランジスタ（ＴＲ１）がオフとなり、第１のノード（ｎｏｄｅ１）に書き込まれたデータ値が、第１のインバータ回路（ＩＮＶ１）と第２のインバータ回路（ＩＮＶ２）とから成るメモリ部に保持される。これにより、画像入力がない期間内にも表示部１００に画像が表示される。
例えば、本実施例において、ノーマリホワイトの液晶表示パネルの場合、第１のノード（ｎｏｄｅ１）に「１」（第２のノード（ｎｏｄｅ２）は「０」）が書き込まれたときに「白」、第１のノード（ｎｏｄｅ１）に「０」（第２のノード（ｎｏｄｅ２）は「１」）が書き込まれた時に「黒」となる。
本実施例において、画像を書き換える必要がない場合には、水平シフトレジスタ回路１１０や垂直シフトレジスタ回路１２０の動作を停止できるため、消費電力の低減が可能である。
液晶表示パネルの交流駆動方法としてコモン反転駆動方法が採用される。本実施例では、図３に示すように、ＶＣＯＭの電圧（第１の映像電圧）と、ＶＣＯＭの電圧を反転したＶＣＯＭＢの電圧（第２の映像電圧）とを、コモン反転周期に応じて変化させるだけよい。ＶＣＯＭの電圧は、コモン反転周期に応じてＬレベル（例えば、０Ｖ）とＨレベル（例えば、５Ｖ）との間で反転する。ＶＣＯＭＢの電圧は、ＶＣＯＭの電圧をインバータで反転して生成することができる。ＶＣＯＭの電圧がＬレベルの時、ＶＣＯＭＢの電圧はＨレベルであり、ＶＣＯＭの電圧がＨレベルの時、ＶＣＯＭＢの電圧はＬレベルである。すなわち、所定の周期でＶＣＯＭの電圧の大きさとＶＣＯＭＢの電圧の大きさとが互いに入れ替わる。
本実施例では、データの書き込みと、コモン反転駆動方法の反転周期とをそれぞれ独立させることができるため、シンプルで汎用性の高い液晶表示装置を構成することができる。また、コモン反転周期をデータの書き込みと同期させる必要がないので、コモン反転の周期やタイミングは任意に設定が可能である。コモン反転周期は、例えば、１フレーム毎、１ライン毎（走査期間毎）、複数ライン毎（複数走査期間毎）などに設定してもよいし、それ以外の任意の期間に設定してもよい。
本実施例では、データの書き込みと、コモン反転駆動方法の反転周期とをそれぞれ独立させることができるため、シンプルで汎用性の高い液晶表示装置を構成することができる。また、コモン反転周期をデータの書き込みと同期させる必要がないので、コモン反転の周期やタイミングは任意に設定が可能である。コモン反転周期は、例えば、１フレーム毎、１ライン毎（走査期間毎）、複数ライン毎（複数走査期間毎）などに設定してもよいし、それ以外の任意の期間に設定してもよい。
一般に、液晶表示装置では、液晶表示パネルの液晶（ＬＣ）に電荷が残ると焼き付きや残像の原因となる。そのため、電源をオフにする時に、液晶（ＬＣ）に電荷が残らないようにしている。
本実施例では、電源をオフにする時に、液晶（ＬＣ）に電荷が残らないようにするために、電源をオフにする時に、ＶＣＯＭの電圧と、ＶＣＯＭＢの電圧とを同一電圧として、液晶（ＬＣ）の両端に供給する電圧の電位差を０Ｖとしている。そのため、本実施例では、電源をオフとするときに、ＶＣＯＭの電圧と、ＶＣＯＭＢの電圧とを同一の電圧とするリセット回路が設けられる。
図４は、本実施例のリセット回路の一例を示す回路図である。
図４に示すリセット回路は、ロジック回路（図示せず）で生成されたＶｃｏｍ信号とリセット信号（ＲＥＳＥＴ）とを、アンド回路（ＡＮＤ１）に入力し、アンド回路（ＡＮＤ１）の出力を、複数個の表示画素１０に供給するＶＣＯＭの電圧となし、また、ＶｃｏｍＢ信号と、リセット信号（ＲＥＳＥＴ）とを、アンド回路（ＡＮＤ２）に入力し、アンド回路（ＡＮＤ２）の出力を、複数個の表示画素１０に供給するＶＣＯＭＢの電圧とするものである。
図４のリセット回路では、リセット信号（ＲＥＳＥＴ）がＬレベル（リセット信号が有効の場合）ときに、アンド回路（ＡＮＤ１）とアンド回路（ＡＮＤ２）の出力は、同一のＶＣＯＭＢの電圧（Ｌｏｗレベルの０Ｖの電圧）となる。
本実施例では、電源をオフにする時に、液晶（ＬＣ）に電荷が残らないようにするために、電源をオフにする時に、ＶＣＯＭの電圧と、ＶＣＯＭＢの電圧とを同一電圧として、液晶（ＬＣ）の両端に供給する電圧の電位差を０Ｖとしている。そのため、本実施例では、電源をオフとするときに、ＶＣＯＭの電圧と、ＶＣＯＭＢの電圧とを同一の電圧とするリセット回路が設けられる。
図４は、本実施例のリセット回路の一例を示す回路図である。
図４に示すリセット回路は、ロジック回路（図示せず）で生成されたＶｃｏｍ信号とリセット信号（ＲＥＳＥＴ）とを、アンド回路（ＡＮＤ１）に入力し、アンド回路（ＡＮＤ１）の出力を、複数個の表示画素１０に供給するＶＣＯＭの電圧となし、また、ＶｃｏｍＢ信号と、リセット信号（ＲＥＳＥＴ）とを、アンド回路（ＡＮＤ２）に入力し、アンド回路（ＡＮＤ２）の出力を、複数個の表示画素１０に供給するＶＣＯＭＢの電圧とするものである。
図４のリセット回路では、リセット信号（ＲＥＳＥＴ）がＬレベル（リセット信号が有効の場合）ときに、アンド回路（ＡＮＤ１）とアンド回路（ＡＮＤ２）の出力は、同一のＶＣＯＭＢの電圧（Ｌｏｗレベルの０Ｖの電圧）となる。
図５は、本実施例のリセット回路の他の例を示す回路図である。
図５に示すリセット回路は、ロジック回路（図示せず）で生成されたＶｃｏｍ信号とリセット信号（ＲＥＳＥＴ）とを、ナンド回路（ＮＡＮＤ１）に入力し、ナンド回路（ＮＡＮＤ１）の出力を、複数個の表示画素１０に供給するＶＣＯＭの電圧となし、また、ＶｏｍＢ信号と、リセット信号（ＲＥＳＥＴ）とを、ナンド回路（ＮＡＮＤ２）に入力し、ナンド回路（ＮＡＮＤ２）の出力を、複数個の表示画素１０に供給するＶＣＯＭＢの電圧とするものである。
図５のリセット回路では、リセット信号（ＲＥＳＥＴ）がＬレベル（リセット信号が有効の場合）ときに、ナンド回路（ＮＡＮＤ１）とナンド回路（ＮＡＮＤ２）の出力は、同一のＶＣＯＭの電圧（ＨｉｇｈレベルのＶＤＤの電圧）となる。
このように、本実施例では、ＶＣＯＭ電圧、ＶＣＯＭＢの電圧は全画素に共通であるため、ＶＣＯＭの電圧とＶＣＯＭＢの電圧を同一の電圧（０ＶあるいはＶＤＤの電圧）とするだけで、電源をオフとするときに、液晶（ＬＣ）の電荷を放電し、液晶（ＬＣ）に電荷が残らないようにすることができる。
図５に示すリセット回路は、ロジック回路（図示せず）で生成されたＶｃｏｍ信号とリセット信号（ＲＥＳＥＴ）とを、ナンド回路（ＮＡＮＤ１）に入力し、ナンド回路（ＮＡＮＤ１）の出力を、複数個の表示画素１０に供給するＶＣＯＭの電圧となし、また、ＶｏｍＢ信号と、リセット信号（ＲＥＳＥＴ）とを、ナンド回路（ＮＡＮＤ２）に入力し、ナンド回路（ＮＡＮＤ２）の出力を、複数個の表示画素１０に供給するＶＣＯＭＢの電圧とするものである。
図５のリセット回路では、リセット信号（ＲＥＳＥＴ）がＬレベル（リセット信号が有効の場合）ときに、ナンド回路（ＮＡＮＤ１）とナンド回路（ＮＡＮＤ２）の出力は、同一のＶＣＯＭの電圧（ＨｉｇｈレベルのＶＤＤの電圧）となる。
このように、本実施例では、ＶＣＯＭ電圧、ＶＣＯＭＢの電圧は全画素に共通であるため、ＶＣＯＭの電圧とＶＣＯＭＢの電圧を同一の電圧（０ＶあるいはＶＤＤの電圧）とするだけで、電源をオフとするときに、液晶（ＬＣ）の電荷を放電し、液晶（ＬＣ）に電荷が残らないようにすることができる。
図６は、図４、図５に示すリセット信号（ＲＥＳＥＴ）の生成方法の一例を示す回路図であり、図７は、図６に示す各信号のタイミングチャート示す図である。
図６に示す回路において、２０は電源回路（ＤＣ−ＤＣコンバータ）であり、ダイオードと容量とで構成されている。この電源回路２０は、外部から入力される外部電源電圧（ＶＤＤ）に基づき内部電源電圧（内部ＶＤＤ）を生成する。また、ＣＫはクロック信号である。
また、外部電源電圧（ＶＤＤ）をリセット信号（ＲＥＳＥＴ）として、アンド回路（ＡＮＤ１，ＡＮＤ２）とに入力する。したがって、外部電源電圧（ＶＤＤ）がオフになった時点で、ＶＣＯＭの電圧とＶＣＯＭＢの電圧とは、同一のＶＣＯＭＢの電圧（Ｌｏｗレベルの０Ｖの電圧）となり、液晶（ＬＣ）の電荷を放電する。
また、電源回路２０は、電源回路内部の電位保持容量（Ｃ）により、図７に示すように、外部電源電圧（ＶＤＤ）がオフになった時点から所定の期間（Ｔ）後に内部電源電圧（内部ＶＤＤ）がオフとなる。したがって、内部電源電圧（内部ＶＤＤ）は、外部電源電圧（ＶＤＤ）がオフになった時点から所定の期間（Ｔ）、電源電位を保持し、所定の期間（Ｔ）後に、Ｖｃｏｍの電圧とＶｃｏｍＢの電圧とがオフとなる。
図６に示す回路において、２０は電源回路（ＤＣ−ＤＣコンバータ）であり、ダイオードと容量とで構成されている。この電源回路２０は、外部から入力される外部電源電圧（ＶＤＤ）に基づき内部電源電圧（内部ＶＤＤ）を生成する。また、ＣＫはクロック信号である。
また、外部電源電圧（ＶＤＤ）をリセット信号（ＲＥＳＥＴ）として、アンド回路（ＡＮＤ１，ＡＮＤ２）とに入力する。したがって、外部電源電圧（ＶＤＤ）がオフになった時点で、ＶＣＯＭの電圧とＶＣＯＭＢの電圧とは、同一のＶＣＯＭＢの電圧（Ｌｏｗレベルの０Ｖの電圧）となり、液晶（ＬＣ）の電荷を放電する。
また、電源回路２０は、電源回路内部の電位保持容量（Ｃ）により、図７に示すように、外部電源電圧（ＶＤＤ）がオフになった時点から所定の期間（Ｔ）後に内部電源電圧（内部ＶＤＤ）がオフとなる。したがって、内部電源電圧（内部ＶＤＤ）は、外部電源電圧（ＶＤＤ）がオフになった時点から所定の期間（Ｔ）、電源電位を保持し、所定の期間（Ｔ）後に、Ｖｃｏｍの電圧とＶｃｏｍＢの電圧とがオフとなる。
なお、前述の特許文献１に記載されているように、図１に示す水平シフトレジスタ回路１１０、および、垂直シフトレジスタ回路１２０に代えて、Ｘ−アドレス回路（映像線アドレス回路ともいう）、および、Ｙ−アドレス回路（走査線アドレス回路ともいう）を使用してもよい。
この場合には、データの書き込みの時に、共通電極（ＣＴ）に印加するＶＣＯＭの電圧がＨレベルの電圧なのか、Ｌレベルの電圧なのかを考慮する必要がなく、データの書き込みの時に、データとアドレスの入力だけでよいため、通常のＳＲＡＭメモリと同様の感覚で液晶表示パネルに画像を表示できる。したがって、画像のバッファメモリを兼ねることができ、画像メモリを削減することが可能である。
また、本実施例において、前述の特許文献１に記載されているように、面積階調を採用してもよい。例えば、４つの表示画素で、１つのサブピクセルを構成し、当該４つの表示画素の画素電極（ＰＸ）の面積に、所定の重み付け（例えば、１（＝２０）：２（＝２１）：４（＝２２）：８（＝２３）の比率）を施すようにしてもよい。
また、前述の実施例では、本発明を液晶表示装置に適用した場合について説明したが、本発明はこれに限定されるものではなく、本発明は、ＥＬ表示装置など（有機ＥＬ表示装置など）にも適用可能であることはいうまでもない。
また、前述の実施例では、周辺回路（例えば、シフトレジスタなどを有する駆動回路）を、表示パネルに内蔵（表示パネルの基板上に一体に形成）した場合について説明しているが、本発明はこれに限定されるものではなく、周辺回路の一部の機能を半導体チップを用いて構成しても良い。
さらに、前述の実施例では、薄膜トランジスタとしてＭＯＳトランジスタを用いた場合について説明しているが、ＭＯＳトランジスタよりも広い概念であるＭＩＳトランジスタを用いても良い。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
この場合には、データの書き込みの時に、共通電極（ＣＴ）に印加するＶＣＯＭの電圧がＨレベルの電圧なのか、Ｌレベルの電圧なのかを考慮する必要がなく、データの書き込みの時に、データとアドレスの入力だけでよいため、通常のＳＲＡＭメモリと同様の感覚で液晶表示パネルに画像を表示できる。したがって、画像のバッファメモリを兼ねることができ、画像メモリを削減することが可能である。
また、本実施例において、前述の特許文献１に記載されているように、面積階調を採用してもよい。例えば、４つの表示画素で、１つのサブピクセルを構成し、当該４つの表示画素の画素電極（ＰＸ）の面積に、所定の重み付け（例えば、１（＝２０）：２（＝２１）：４（＝２２）：８（＝２３）の比率）を施すようにしてもよい。
また、前述の実施例では、本発明を液晶表示装置に適用した場合について説明したが、本発明はこれに限定されるものではなく、本発明は、ＥＬ表示装置など（有機ＥＬ表示装置など）にも適用可能であることはいうまでもない。
また、前述の実施例では、周辺回路（例えば、シフトレジスタなどを有する駆動回路）を、表示パネルに内蔵（表示パネルの基板上に一体に形成）した場合について説明しているが、本発明はこれに限定されるものではなく、周辺回路の一部の機能を半導体チップを用いて構成しても良い。
さらに、前述の実施例では、薄膜トランジスタとしてＭＯＳトランジスタを用いた場合について説明しているが、ＭＯＳトランジスタよりも広い概念であるＭＩＳトランジスタを用いても良い。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
１０ 表示画素
２０ 電源回路
１００ 表示部
１１０ 水平シフトレジスタ回路
１２０ 垂直シフトレジスタ回路
Ｄ 映像線（ドレイン線）
Ｇ 走査線（ゲート線）
ｄａｔａ データ線
ＩＮＶ１，ＩＮＶ２ インバータ回路
ＡＮＤ１，ＡＮＤ２ アンド回路
ＮＡＮＤ１，ＮＡＮＤ２ ナンド回路
ｎｏｄｅ１，ｎｏｄｅ２ ノード
ＴＲ１，ＴＲ２，ＴＲ３ ｎ型ＭＯＳトランジスタ
ＳＷ１〜ＳＷｎ スイッチングトランジスタ
ＰＸ 画素電極
ＣＴ 共通電極
ＬＣ 液晶
Ｃ 電位保持容量
２０ 電源回路
１００ 表示部
１１０ 水平シフトレジスタ回路
１２０ 垂直シフトレジスタ回路
Ｄ 映像線（ドレイン線）
Ｇ 走査線（ゲート線）
ｄａｔａ データ線
ＩＮＶ１，ＩＮＶ２ インバータ回路
ＡＮＤ１，ＡＮＤ２ アンド回路
ＮＡＮＤ１，ＮＡＮＤ２ ナンド回路
ｎｏｄｅ１，ｎｏｄｅ２ ノード
ＴＲ１，ＴＲ２，ＴＲ３ ｎ型ＭＯＳトランジスタ
ＳＷ１〜ＳＷｎ スイッチングトランジスタ
ＰＸ 画素電極
ＣＴ 共通電極
ＬＣ 液晶
Ｃ 電位保持容量
Claims (9)
- 複数の表示画素と、
前記各表示画素に映像データを印加する映像線と、
前記各表示画素に走査電圧を印加する走査線とを有する表示パネルを備え、
前記各表示画素は、前記映像データを記憶するメモリ部と、
画素電極と、
前記メモリ部に記憶された映像データに応じて、前記画素電極に、第１の映像電圧または前記第１の映像電圧とは異なる第２の映像電圧を選択して印加するスイッチ部とを有する表示装置であって、
前記表示装置の電源をオフとするときに、前記第１の映像電圧と前記第２の映像電圧とを同一の電圧とするリセット回路を有することを特徴とする表示装置。 - 前記リセット回路は、リセット信号が有効になったときに、前記第１の映像電圧と前記第２の映像電圧とを同一の電圧とすることを特徴とする請求項１に記載の表示装置。
- 前記表示装置は、外部から入力される外部電源電圧に基づき内部電源電圧を生成するとともに、外部電源電圧がオフとなった時点から所定時間経過後に前記内部電源電圧をオフとする電源回路を有し、
前記外部電源電圧をリセット信号として使用することを特徴とする請求項２に記載の表示装置。 - 前記画素電極と対向する共通電極を有し、
前記共通電極には前記第１の映像電圧が印加されることを特徴とする請求項１ないし請求項３のいずれか１項に記載の表示装置。 - 前記第１の映像電圧の大きさと前記第２の映像電圧の大きさとが所定の周期で互いに入れ替わることを特徴とする請求項４に記載の表示装置。
- 前記メモリ部は、入力端子が第１のノードに接続され、出力端子が第２のノードに接続される第１のインバータ回路と、
入力端子が第２のノードに接続され、出力端子が第１のノードに接続される第２のインバータ回路とで構成されることを特徴とする請求項１ないし請求項５のいずれか１項に記載の表示装置。 - 前記走査線に非選択走査電圧が印加された時にオフ、選択走査電圧が印加された時にオンとなり、前記映像線に印加される映像データを前記第１のノードに印加する第１のスイッチング素子を有することを特徴とする請求項６に記載の表示装置。
- 前記スイッチ部は、前記第１のノードの電圧が第２の状態の時にオフ、第１の状態の時にオンとなり、前記画素電極に前記第１の映像電圧を印加する第２のスイッチング素子と、
前記第２のノードの電圧が第２の状態の時にオフ、前記第２のノードの電圧が第１の状態の時にオンとなり、前記画素電極に前記第２の映像電圧を印加する第３のスイッチング素子とで構成されることを特徴とする請求項６または請求項７に記載の表示装置。 - 前記表示装置は液晶表示装置であることを特徴とする請求項１ないし請求項８のいずれか１項に記載の表示装置。
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