JP2014142491A - 表示装置 - Google Patents

Abstract

【課題】 可動シャッタ方式の画像表示装置において、電源をオフとした際に最後に表示した画像が観察されるのを防止する。
【解決手段】 機械的シャッタをそれぞれ有する複数の画素を有し、前記機械的シャッタは、シャッタ電極と、前記シャッタ電極に対して対に設けられた第１及び第２制御電極とを有し、前記シャッタ電極の位置を電気的に制御して画像表示を行う表示装置であって、電源をオフとする時に、スイッチング素子をオンとして、前記シャッタ電極と、前記第１制御電極と、前記第２制御電極とに基準電圧を入力した後、電源をオフとする。前記基準電圧は、接地電圧、あるいは、接地電圧よりも高電位の電源電圧、または、接地電圧と、接地電圧よりも高電位の電源電圧との間の任意の電圧である。
【選択図】 図５

Description

本発明は、表示装置に係わり、特に、機械的シャッタの位置を電気的に制御して画像表示を行う画像表示装置の画素回路に適用して有効な技術に関する。

機械的シャッタの位置を電気的に制御して画像表示を行う画像表示装置（以下、可動シャッタ方式の画像表示装置）が、例えば、下記特許文献１に開示されている。
この可動シャッタ方式の画像表示装置は、ＭＥＭＳシャッタを有し、このＭＥＭＳシャッタのシャッタ電極を静電気力により移動させ、導光板に形成された開口から、導光板を伝播した光を射出させて画像表示を行う。

ＵＳ２００８／０１７４５３２号

本願の発明者らは、前述した可動シャッタ方式の画像表示装置において、光源をオフし、電源をオフとした際に、外光の反射により最後に表示した画像が観察される現象を見出した。
可動シャッタ方式の画像表示装置では、シャッタ電極の移動は、シャッタ電極と制御電極との間に発生する静電気力を利用している。そして、前述の現象は、シャッタ電極、あるいは制御電極の表面に形成された絶縁膜に注入される電荷のバラツキにより、電源オフ時に全ての画素のシャッタ電極が同じ位置に移動しないために観察されるものと想定される。
本発明は、前述の知見に基づき成されたものであり、本発明の目的は、可動シャッタ方式の画像表示装置において、電源をオフとした際に最後に表示した画像が観察されるのを防止することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）機械的シャッタをそれぞれ有する複数の画素を有し、前記機械的シャッタは、シャッタ電極と、前記シャッタ電極に対して対に設けられた第１及び第２制御電極とを有し、前記シャッタ電極の位置を電気的に制御して画像表示を行う表示装置であって、電源をオフとする時に、スイッチング素子をオンとして、前記シャッタ電極と、前記第１制御電極と、前記第２制御電極とに基準電圧を入力した後、電源をオフとする。
（２）機械的シャッタをそれぞれ有する複数の画素を有し、前記機械的シャッタは、シャッタ電極と、前記シャッタ電極に対して対に設けられた第１及び第２制御電極とを有し、前記シャッタ電極の位置を電気的に制御して画像表示を行う表示装置であって、電源をオフとする時に、スイッチング素子をオンとして、前記シャッタ電極と、前記第１制御電極と、前記第２制御電極とを短絡した後、電源をオフとする。
（３）表示パネルと、バックライトとを有し、前記表示パネルは、機械的シャッタをそれぞれ有する複数の画素を有し、前記機械的シャッタは、シャッタ電極と、前記シャッタ電極に対して対に設けられた第１及び第２制御電極とを有し、前記シャッタ電極の位置を電気的に制御して画像表示を行う表示装置であって、前記各画素は、前記機械的シャッタの位置を電気的に制御する画素回路を有し、電源をオフとする電源オフシーケンス期間内で、前記バックライトをオフとした状態において、全画素の前記シャッタ電極と、前記第１制御電極と、前記第２制御電極とに基準電圧を入力した後、電源をオフとする。

（４）機械的シャッタをそれぞれ有する複数の画素を有し、前記機械的シャッタは、シャッタ電極と、前記シャッタ電極に対して設けられた第１制御電極とを有し、前記シャッタ電極の位置を電気的に制御して画像表示を行う表示装置であって、オンの時に、前記シャッタ電極、および前記第１制御電極に基準電圧を入力するスイッチング素子を有し、電源をオフとする時に、前記スイッチング素子をオンとして、前記シャッタ電極と、前記第１制御電極とに基準電圧を入力した後、電源をオフとする。
（５）機械的シャッタをそれぞれ有する複数の画素を有し、前記機械的シャッタは、シャッタ電極と、前記シャッタ電極に対して設けられた第１制御電極とを有し、前記シャッタ電極の位置を電気的に制御して画像表示を行う表示装置であって、電源をオフとする時に、スイッチング素子をオンとして、前記シャッタ電極と、前記第１制御電極とを短絡した後、電源をオフとする。
（６）表示パネルと、バックライトとを有し、前記表示パネルは、機械的シャッタをそれぞれ有する複数の画素を有し、前記機械的シャッタは、シャッタ電極と、前記シャッタ電極に対して設けられた第１制御電極とを有し、前記シャッタ電極の位置を電気的に制御して画像表示を行う表示装置であって、前記各画素は、前記機械的シャッタの位置を電気的に制御する画素回路を有し、電源をオフとする電源オフシーケンス期間内で、前記バックライトをオフとした状態において、全画素の前記シャッタ電極と、前記第１制御電極とに基準電圧を入力した後、電源をオフとする。
（７）（１）または（３）または（４）または（６）において、前記基準電圧は、接地電圧、あるいは、接地電圧よりも高電位の電源電圧、または、接地電圧と、接地電圧よりも高電位の電源電圧との間の任意の電圧である。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、可動シャッタ方式の画像表示装置において、電源をオフとした際に最後に表示した画像が観察されるのを防止することが可能となる。

本発明の機械的シャッタの位置を電気的に制御して画像表示を行う画像表示装置の概略構成を示すブロック図である。 図１に示す表示パネルの概略構成を示すブロック図である。 図２に示す各画素の回路構成を示す回路図である。 ＭＥＭＳシャッタの動作を説明するための図である。 本発明の実施例１の可動シャッタ方式の画像表示装置の概略構成を示す図である。 本発明の実施例２の可動シャッタ方式の画像表示装置の概略構成を示す図である。 本発明の実施例３の可動シャッタ方式の画像表示装置の概略構成を示す図である。 本発明の実施例４の可動シャッタ方式の画像表示装置の 画素回路の動作のタイミングチャートである。 本発明の実施例５の可動シャッタ方式の画像表示装置の画素回路の動作のタイミングチャートである。 本発明の実施例６の可動シャッタ方式の画像表示装置の画素回路の動作のタイミングチャートである。 本発明の実施例７の可動シャッタ方式の画像表示装置の画素回路の動作のタイミングチャートである。 本発明の実施例８の可動シャッタ方式の画像表示装置の画素回路の動作のタイミングチャートである。 本発明の実施例９の可動シャッタ方式の画像表示装置の各画素の回路構成を示す回路図である。 本発明の実施例９の可動シャッタ方式の画像表示装置の画素部の断面構造を示す断面図である。 本発明の実施例９の可動シャッタ方式の画像表示装置の画素回路の動作タイミングチャートである。 本発明の実施例１１の可動シャッタ方式の画像表示装置において、映像線への電圧供給を説明するための図である。 本発明の実施例１２の可動シャッタ方式の画像表示装置において、映像線への電圧供給を説明するための図である。 本発明の実施例１３の可動シャッタ方式の画像表示装置における映像線の構成を説明するための図である。 本発明の実施例１４の可動シャッタ方式の画像表示装置の概略構成を示すブロック図である。 本発明の実施例１５の表示パネル１の概略構成を示すブロック図である。 図１９に示す各画素の回路構成を示す回路図である。 本発明の実施例１５の可動シャッタ方式の画像表示装置の概略構成を示す図である。 本発明の実施例１６の可動シャッタ方式の画像表示装置の概略構成を示す図である。 本発明の実施例１７の可動シャッタ方式の画像表示装置の概略構成を示す図である。 本発明の実施例１８の可動シャッタ方式の画像表示装置の画素回路の動作のタイミングチャートである。 本発明の実施例１８の可動シャッタ方式の画像表示装置において、シャッタ電極と制御電極に溜まった電荷が複数回の書き込みに伴って徐々に飽和していく様子を示す図である。 本発明の実施例１８の可動シャッタ方式の画像表示装置において任意の画素Ａと画素Ｂとで、シャッタ電極と制御電極に溜まった電荷のチャージ量が異なっている場合に、高い電圧と低い電圧を繰り返し書き込むことで、２つの画素のチャージ量が中間値に収束する様子を示す図である。

以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。
［本発明の概要］
図１は、本発明の機械的シャッタの位置を電気的に制御して画像表示を行う画像表示装置（以下、可動シャッタ方式の画像表示装置）の概略構成を示すブロック図である。
図１において、１は表示パネル、２はバックライト、３は表示パネル制御装置、４はバックライト制御装置、５はシステムコントローラ、６はフレームメモリ、７は表示パネル１に入力される制御信号である。
図２は、図１に示す表示パネル１の概略構成を示すブロック図である。
図２に示すように、図１に示す表示パネル１は、マトリクス状に配置された画素１１を有し、各画素には、映像線１３と、走査線１２と、各種配線１６とが入力される。また、走査線１２は走査線駆動回路１５に接続され、映像線１３と各種配線１６とは映像線駆動回路１４に入力される。

図３は、図２に示す各画素１１の回路構成を示す回路図である。
図３に示すように、各種配線１６は、アップデート線（Ｕｐｄ）と、シャッタ電圧線（Ｓｈｔ）と、制御電極電圧線（Ｇｌｄ）と、プリチャージ線（Ｐｒｅ）と、正電圧線（Ｈｇｈ）と、カスケードゲート電圧線（Ｃａｓ）とで構成される。
図３に示すように、各画素１１において、映像線（Ｖｄｔ）と信号蓄積容量（以下、保持容量という）１０５とは走査スイッチ１００で接続されている。
保持容量１０５は、更にシャッタ負電圧書込み用のｎＭＯＳトランジスタ１０４のゲートに接続されており、ｎＭＯＳトランジスタ１０４のドレインは、カスケードｎＭＯＳトランジスタ１０３、カスケードｐＭＯＳトランジスタ１０２を介して、シャッタ正電圧書込み用のｐＭＯＳトランジスタ１０１のドレインに接続されている。
各画素１１は、ＭＥＭＳシャッタ１０９を有し、シャッタ電極１０７はシャッタ電圧線（Ｓｈｔ）に接続されている。また、一方の制御電極１０６は、ｎＭＯＳトランジスタ１０３を介してｎＭＯＳトランジスタ１０４のドレインに接続されており、他方の制御電極１０８は制御電極電圧線（Ｇｌｄ）に接続されている。
なお、保持容量１０５の他端はシャッタ電圧線（Ｓｈｔ）に接続されており、ｎＭＯＳトランジスタ１０４のソースは、アップデート線（Ｕｐｄ）に接続されている。
また、ｐＭＯＳトランジスタ１０１のゲートとドレインは、それぞれプリチャージ線（Ｐｒｅ）と正電圧線（Ｈｇｈ）に接続されている。さらに、ｎＭＯＳトランジスタ１０３及びｐＭＯＳトランジスタ１０２のゲートはカスケードゲート電圧線（Ｃａｓ）に接続され、走査スイッチ１００のゲートは走査線（Ｓｅｌ）に接続されている。

次に、図３に示す可動シャッタ方式の画像表示装置の動作について説明する。
映像線（Ｖｄｔ）に書込まれた画像信号電圧は、走査線（Ｓｅｌ）を順次走査することによって走査スイッチ１００を介して保持容量１０５に記憶される。
次に、全画素の保持容量１０５に対する画像信号電圧の書込み走査が終了した後に、各画素において、書込まれた画像信号電圧を元に、一方の制御電極１０６に対して画像信号の増幅書込みを行う。即ち、まず全画素において、プリチャージ線（Ｐｒｅ）を所定の期間だけ低電圧にすることによって、ｐＭＯＳトランジスタ１０１をこの期間のみオン状態にして、一方の制御電極１０６に、正電圧線（Ｈｇｈ）に供給されている所定の高電圧をプリチャージする。
次に、アップデート線（Ｕｐｄ）を、所定の期間だけ所定の低電圧にする。このとき、保持容量１０５に画像信号電圧として高電圧が書込まれていた画素のみが、この期間、ｎＭＯＳトランジスタ１０４がオン状態となることにより、この画素の制御電極１０６の電圧はアップデート線（Ｕｐｄ）に供給されている所定の低電圧に書き換えられる。
また、保持容量１０５に画像信号電圧として低電圧が書込まれていた画素は、この期間もｎＭＯＳトランジスタ１０４はオフ状態を維持するため、この画素の制御電極１０６の電圧は、既にプリチャージされた所定の正電圧を維持する。

このようにして、ＭＥＭＳシャッタ１０９の一方の制御電極１０６に画像信号の増幅書込みを行うが、これと並行して制御電極電圧線（Ｇｌｄ）への印加電圧を制御することによって、シャッタ電極１０７を静電的に開閉操作することができる。
図４は、ＭＥＭＳシャッタ１０９の動作を説明するための図である。
即ち、図４（ａ）に示すように、制御電極１０６と制御電極１０８とシャッタ電極１０７とに同じ電圧を印加すると、シャッタ電極１０７は中間位置に位置する。また、図４（ｂ）に示すように、制御電極１０６とシャッタ電極１０７との間に所定の電圧を印加すると、シャッタは制御電極１０６側に移動（シャッタ開の状態）し、図４（ｃ）に示すように、制御電極１０６とシャッタ電極１０７とに同じ電圧を印加し、制御電極１０８とシャッタ電極１０７との間に所定の電圧を印加すると、シャッタは制御電極１０８側に移動（シャッタ閉の状態）する。
このようにシャッタ電極１０７で遮光面上に設けられた開口を開閉することで光の透過/非透過を制御して、当該画像表示装置は、書込まれた画像信号電圧に対応した画像を画素マトリクス上に表示することができる。
なお、前述の動作において、カスケードｎＭＯＳトランジスタ１０３及びカスケードｐＭＯＳトランジスタ１０２は、ｐＭＯＳトランジスタ１０１及びｎＭＯＳトランジスタ１０４に信頼性寿命を損なうような高いドレイン電圧が印加されることを防止するために設けられたものであり、必ずしも必要とするものではない。

［実施例１］
前述したように、光源をオフし、電源をオフとした際に、外光の反射により最後に表示した画像が観察される現象は、シャッタ電極および制御電極の表面に形成された絶縁膜に注入される電荷のバラツキにより、電源オフ時に全ての画素のシャッタ電極が所定の位置に移動しないために観察されるものと想定される。
そこで、本発明では、電源をオフとする際に、シャッタ電極の電位と、制御電極の電位を同電位にして、電源オフ時に全ての画素のシャッタ電極が所定の位置に移動させるようにしたものである。
図５は、本発明の実施例１の可動シャッタ方式の画像表示装置の概略構成を示す図である。図５に示すように、本実施例では、シャッタ電極１０７、制御電極１０６、制御電極１０８のそれぞれを、スイッチング素子１１１を介して、ＧＮＤの接地電圧１１０に接続する。
本実施例では、電源をオフする際に、スイッチング素子１１１をオンとして、シャッタ電極１０７と、制御電極１０６と、制御電極１０８とを同電位にする。
これにより、本実施例では、シャッタ電極１０７と制御電極１０６との間、および、シャッタ電極１０７と制御電極１０８との間の静電気力がつりあい、電源オフの時に、全ての画素のシャッタ電極１０７が中間位置となり、外光の反射により最後に表示した画像が観察される現象を防止することが可能となる。

［実施例２］
図６は、本発明の実施例２の可動シャッタ方式の画像表示装置の概略構成を示す図である。図６に示すように、本実施例では、シャッタ電極１０７と制御電極１０６との間、並びに、シャッタ電極１０７と制御電極１０８との間にスイッチング素子１１１を接続する。
本実施例では、電源をオフする際に、スイッチング素子１１１をオンとして、シャッタ電極１０７と、制御電極１０６と、制御電極１０８とを短絡して同電位とする。
これにより、本実施例でも、シャッタ電極１０７と制御電極１０６との間、および、シャッタ電極１０７と制御電極１０８との間の静電気力がつりあい、電源オフの時に、全ての画素のシャッタ電極１０７が中間位置となり、外光の反射により最後に表示した画像が観察される現象を防止することが可能となる。

［実施例３］
図７は、本発明の実施例３の可動シャッタ方式の画像表示装置の概略構成を示す図である。図７に示すように、本実施例では、シャッタ電極１０７と、制御電極１０６と、制御電極１０８のそれぞれを、スイッチング素子１１１を介して任意の電圧（例えば、ＶＤＤの電源電圧、あるいは、ＧＮＤの接地電圧とＶＤＤの電源電圧との間の任意の電圧）１１２に接続する。
本実施例では、電源をオフする際に、スイッチング素子１１１をオンとして、シャッタ電極１０７と、制御電極１０６と、制御電極１０８とを同電位にする。
これにより、本実施例でも、シャッタ電極１０７と制御電極１０６との間、および、シャッタ電極１０７と制御電極１０８との間の静電気力がつりあい、電源オフの時に、全ての画素のシャッタ電極１０７が中間位置となり、外光の反射により最後に表示した画像が観察される現象を防止することが可能となる。
なお、前述までの実施例において、スイッチング素子１１１は、ｎ型ＭＯＳトランジスタあるいはｐ型ＭＯＳトランジスタで構成することができる。

［実施例４］
前述までの実施例では、シャッタ電極１０７と、制御電極（１０６，１０８）とにスイッチング素子１１１を付加し、電源をオフする際に、スイッチング素子１１１をオンとして、シャッタ電極１０７と、制御電極１０６と、制御電極１０８とを同電位にするようにしたが、以下の実施例は、画素回路の駆動方法により、シャッタ電極１０７と、制御電極１０６と、制御電極１０８とを同電位にする実施例である。
図８は、本発明の実施例４の可動シャッタ方式の画像表示装置の画素回路の動作のタイミングチャートである。
図８に示すように、本実施例は、期間Ｃの電源オフシーケンス期間に、バックライト２の光源（後述する図１３Ｂの４２）を点灯せずに、シャッタ電圧線（Ｓｈｔ）と、制御電極電圧線（Ｇｌｄ）と、プリチャージ線（Ｐｒｅ）と、アップデート線（Ｕｐｄ）と、正電圧線（Ｈｇｈ）上の電圧を、Ｌｏｗ（以下、Ｌレベル）駆動電圧（例えば、ＧＮＤの接地電圧）となし、カスケードゲート電圧線（Ｃａｓ）の電圧を通常の電圧となして、全映像線（Ｖｄｔ１〜Ｖｄｔｎ）にＨｉｇｈレベル（以下、Ｈレベル）の画像信号電圧を供給し、かつ、走査線（Ｓｅｌ１〜Ｓｅｌｎ）に順次走査電圧を供給して、１度画像信号電圧の書き込みを行い、シャッタ電極１０７と制御電極（１０６，１０８）にＬレベルの駆動電圧（例えば、ＧＮＤの接地電圧）を入力してから、Ｄの時点で電源をオフにするようにしたものである。なお、走査線（Ｓｅｌ１〜Ｓｅｌｎ）に順次走査電圧を供給する代わりに、走査線（Ｓｅｌ１〜Ｓｅｌｎ）に一括して走査電圧を供給するようにしてもよい。
本実施例において、各画素に、Ｈレベルの画像信号電圧を書き込むのは、図３のｎＭＯＳトランジスタ１０４を確実にオンするためである。
また、図８の電源オフシーケンス期間において、カスケードゲート電圧線（Ｃａｓ）をＨレベルの電圧とすれば、図３のカスケードｎＭＯＳトランジスタ１０３が確実にオンとなるので、カスケードゲート電圧線（Ｃａｓ）をＨレベルの電圧とした方がよい。
また、１度の書き込みだけではなく、Ｈレベルの画像信号電圧を複数回書き込んだ方が、シャッタ電極１０７と制御電極（１０６，１０８）にＬレベルの電圧をより確実に入力できるので、複数回書き込んだ方がよい。
なお、図８において、期間Ａは、シャッタ電圧線（Ｓｈｔ）が低電圧の場合の動作タイミングであり、期間Ｂは、シャッタ電圧線（Ｓｈｔ）が高電圧の場合の動作タイミングである。

［実施例５］
図９は、本発明の実施例５の可動シャッタ方式の画像表示装置の画素回路の動作のタイミングチャートである。
図９に示すように、本実施例は、期間Ｃの電源オフシーケンス期間に、バックライト２の光源（後述する図１３Ｂの４２）を点灯せずに、プリチャージ線（Ｐｒｅ）と、アップデート線（Ｕｐｄ）と、正電圧線（Ｈｇｈ）と、カスケードゲート電圧線（Ｃａｓ）の電圧を通常の駆動電圧となし、シャッタ電圧線（Ｓｈｔ）と、制御電極電圧線（Ｇｌｄ）の電圧を、Ｌレベルの駆動電圧（例えば、ＧＮＤの接地電圧）となして、全映像線（Ｖｄｔ１〜Ｖｄｔｎ）にＨレベルの画像信号電圧を供給し、かつ、走査線（Ｓｅｌ１〜Ｓｅｌｎ）に順次走査電圧を供給して、１度画像信号電圧の書き込みを行い、シャッタ電極１０７と制御電極（１０６，１０８）にＬレベルの電圧（例えば、ＧＮＤの接地電圧）を入力してから、Ｄの時点で電源をオフにするようにしたものである。
なお、本実施例でも、１度の書き込みだけではなく、Ｈレベルの画像信号電圧を複数回書き込んだ方が、シャッタ電極１０７と制御電極（１０６，１０８）にＬレベルの電圧をより確実に入力できるので、複数回書き込んだ方がよい。
また、図９において、期間Ａは、シャッタ電圧線（Ｓｈｔ）が低電圧の場合の動作タイミングであり、期間Ｂは、シャッタ電圧線（Ｓｈｔ）が高電圧の場合の動作タイミングである。

［実施例６］
図１０は、本発明の実施例６の可動シャッタ方式の画像表示装置の画素回路の動作のタイミングチャートである。
図１０に示すように、本実施例は、期間Ｃの電源オフシーケンス期間に、バックライト２の光源（後述する図１３Ｂの４２）を点灯せずに、プリチャージ線（Ｐｒｅ）と、アップデート線（Ｕｐｄ）と、正電圧線（Ｈｇｈ）と、カスケードゲート電圧線（Ｃａｓ）の電圧を通常の駆動電圧となし、シャッタ電圧線（Ｓｈｔ）と、制御電極電圧線（Ｇｌｄ）の電圧を、Ｌレベルの駆動電圧（例えば、ＧＮＤの接地電圧）となして、全映像線（Ｖｄｔ１〜Ｖｄｔｎ）にＨレベルの画像信号電圧を供給し、かつ、走査線（Ｓｅｌ１〜Ｓｅｌｎ）に一括して走査電圧を供給して、１度画像信号電圧の書き込みを行い、シャッタ電極１０７と制御電極（１０６，１０８）にＬレベルの駆動電圧（例えば、ＧＮＤの接地電圧）を入力してから、Ｄの時点で電源をオフにするようにしたものである。
なお、本実施例でも、１度の書き込みだけではなく、Ｈレベルの画像信号電圧を複数回書き込んだ方が、シャッタ電極１０７と制御電極（１０６，１０８）にＬレベルの電圧をより確実に入力できるので、複数回書き込んだ方がよい。
また、図１０において、期間Ａは、シャッタ電圧線（Ｓｈｔ）が低電圧の場合の動作タイミングであり、期間Ｂは、シャッタ電圧線（Ｓｈｔ）が高電圧の場合の動作タイミングである。

［実施例７］
図１１は、本発明の実施例７の可動シャッタ方式の画像表示装置の画素回路の動作のタイミングチャートである。
図１１に示すように、本実施例は、期間Ｃの電源オフシーケンス期間に、シャッタ電圧線（Ｓｈｔ）と、制御電極電圧線（Ｇｌｄ）と、プリチャージ線（Ｐｒｅ）と、アップデート線（Ｕｐｄ）と、正電圧線（Ｈｇｈ）と、カスケードゲート電圧線（Ｃａｓ）の電圧を通常の駆動電圧となして、通常の画素回路動作を行い、全映像線（Ｖｄｔ１〜Ｖｄｔｎ）にＨｉｇｈレベル（以下、Ｈレベル）の画像信号電圧を供給し、かつ、走査線（Ｓｅｌ１〜Ｓｅｌｎ）に順次走査電圧を供給して、１度Ｈレベルの画像信号電圧の書き込みを行い、シャッタ電極１０７と制御電極（１０６，１０８）にＬレベルの電圧（例えば、ＧＮＤの接地電圧）を入力してから、Ｄの時点で電源をオフするようにしたものである。なお、走査線（Ｓｅｌ１〜Ｓｅｌｎ）に順次走査電圧を供給する代わりに、走査線（Ｓｅｌ１〜Ｓｅｌｎ）に一括して走査電圧を供給するようにしてもよい。
前述の実施例５では、シャッタ電圧線（Ｓｈｔ）と、制御電極電圧線（Ｇｌｄ）と、プリチャージ線（Ｐｒｅ）と、アップデート線（Ｕｐｄ）と、正電圧線（Ｈｇｈ）と、カスケードゲート電圧線（Ｃａｓ）に供給する駆動電圧が電源オフ用の駆動電圧であり、通常の画素回路とは異なる動作（電源オフ専用動作）をしているのに対して、本実施例は、シャッタ電圧線（Ｓｈｔ）と、制御電極電圧線（Ｇｌｄ）と、プリチャージ線（Ｐｒｅ）と、アップデート線（Ｕｐｄ）と、正電圧線（Ｈｇｈ）と、カスケードゲート電圧線（Ｃａｓ）に供給する駆動電圧が通常動作用の駆動電圧であり、通常の画素回路と同じ動作をしている。
そして、前述の実施例５では、シャッタ電極１０７と制御電極（１０６，１０８）に確実にＬレベルの駆動電圧（例えば、ＧＮＤの接地電圧）が入力できるので、シャッタ電極１０７あるいは制御電極（１０６，１０８）の表面の絶縁層に蓄積された電荷をディスチャージする効果が大きい。
これに対し、本実施例では、Ｃの電源オフシーケンス期間内に、表示パネル１に白表示しているだけなので駆動が簡単で、回路規模を小さくすることが可能である。なお、図１１では、Ｃの電源オフシーケンス期間内に、「白」表示としているが、「黒」表示とすることも可能である。
なお、本実施例でも、１度の書き込みではなく、画像信号電圧を複数回書き込んでもよい。また、図１１において、期間Ａは、シャッタ電圧線（Ｓｈｔ）が低電圧の場合の動作タイミングであり、期間Ｂは、シャッタ電圧線（Ｓｈｔ）が高電圧の場合の動作タイミングである。

［実施例８］
図１２は、本発明の実施例８の可動シャッタ方式の画像表示装置の画素回路の動作のタイミングチャートである。
図１２に示すように、本実施例は、期間Ｃの電源オフシーケンス期間内のＣ１のランニング期間に、バックライト２の光源（後述する図１３Ｂの４２）を通常通り点灯して、表示パネルに黒色のランニング表示を行った後の期間Ｃ２において、前述の実施例６に示す電源オフ動作を行った実施例である。
なお、期間Ｃ２において、前述の実施例４，５に示す電源オフ動作を行ってもよい。また、Ｃ１のランニング期間に、他の色（例えば、白色）ランニング表示を行ってもよく、表示パネル１に他の色（例えば、白色）ランニング表示を行う場合には目立たないように、バックライト２の光源（後述する図１３Ｂの４２）を非点灯した方がよい。
また、シャッタ電極１０７あるいは制御電極（１０６，１０８）の表面の絶縁層の深い準位にトラップされた電荷はディスチャージするのに時間がかかるため、ランニング表示は複数回行った方が好ましい。この場合、シャッタ電圧線（Ｓｈｔ）に、Ｈレベルの駆動電圧を印加した状態と、Ｌレベルの駆動電圧を供給した状態の両方でランニング表示した方が好ましい。
また、図１２において、期間Ａは、シャッタ電圧線（Ｓｈｔ）が低電圧の場合の動作タイミングを、期間Ｂは、シャッタ電圧線（Ｓｈｔ）が高電圧の場合の動作タイミングである。

［実施例９］
図１３Ａは、本発明の実施例９の可動シャッタ方式の画像表示装置の各画素の回路構成を示す回路図である。
図１３Ａに示すように、本実施例において、各種配線１６は、正電圧線（Ｈｇｈ）と、負電圧線（Ｌｏｗ）と、シャッタ電圧線（Ｓｈｔ）と、アップデート線（Ｕｐｄ）とで構成される。
本実施例の画素回路は、ＣＭＯＳ回路で構成されており、ＶＤＤの電圧が供給される正電圧線（Ｈｇｈ）と、ＧＮＤの電圧が供給される負電圧線（Ｌｏｗ）との間に接続されるｐ型ＭＯＳトランジスタ（２０２，２０４）と、ｎ型ＭＯＳトランジスタ（２０３，２０５）とを有する。
各画素１１には、映像線（Ｖｄｔ）が設けられており、映像線（Ｖｄｔ）と信号蓄積容量（以下、保持容量という）２０６とは、ｎ型ＭＯＳトランジスタで構成される走査スイッチ（本願発明の入力トランジスタ）２００で接続されている。
保持容量２０６は、更にｎ型ＭＯＳトランジスタで構成される信号転送スイッチ（本願発明の転送トランジスタ）２０１のソース（あるいはドレイン）と接続され、信号転送スイッチ２０１のドレイン（あるいはソース）は、ｐ型ＭＯＳトランジスタ２０２とｎ型ＭＯＳトランジスタ２０３のゲートに接続されている。なお、保持容量２０６の他端は負電圧線（Ｌｏｗ）に接続されており、信号転送スイッチ２０１のゲートはアップデート線（Ｕｐｄ）に接続されている。
また、ｐ型ＭＯＳトランジスタ２０２とｎ型ＭＯＳトランジスタ２０３のゲートは、ＭＥＭＳシャッタ２１０の一方の制御電極２０８に、ｐ型ＭＯＳトランジスタ２０４とｎ型ＭＯＳトランジスタ２０５のゲートは、ＭＥＭＳシャッタ２１０の他方の制御電極２０９に接続されている。シャッタ電極２０７はシャッタ電圧線（Ｓｈｔ）に接続されている。

次に、図１４を用いて、本実施例の可動シャッタ方式の画像表示装置の動作について説明する。図１４は、本発明の実施例９の可動シャッタ方式の画像表示装置の画素回路の動作タイミングチャートである。
図１４において、期間Ａでは、シャッタ電圧線（Ｓｈｔ）に供給される電圧は０Ｖ、期間Ｂでは、シャッタ電圧線（Ｓｈｔ）に供給される電圧は高電圧（例えば、２５Ｖ）である。これは機械的シャッタ２１０の駆動電圧の反転（ポラリティ反転）動作に対応したものである。
まず、本実施例の可動シャッタ方式の画像表示装置の（ポラリティ反転：シャッタ＝低電圧）時の画素回路の動作について説明する。
始めに、走査線（Ｓｅｌ〜Ｓｅｌｎ）に順次走査線が供給され、保持容量２０６への画像信号の書込みが行われる。
次に、正電圧線（Ｈｇｈ）の電圧が高電圧（例えば、２５Ｖ）から０Ｖの電圧になる。
次に、アップデート線（Ｕｐｄ）上の転送制御信号がＨレベルとなることにより、信号転送スイッチ２０１がオンとなり、ｐ型ＭＯＳトランジスタ（２０２，２０４）とｎ型ＭＯＳトランジスタ（２０３，２０５）で構成されるＳＲＡＭ回路への信号入力が行われる。
次に、正電圧線（Ｈｇｈ）の電源電圧が、Ｖｌａｔｃｈの電圧に上昇することで、画像信号がＳＲＡＭ回路にラッチされる。

その後、正電圧線（Ｈｇｈ）の電圧が、高電圧（例えば、２５Ｖ）に上昇することで、シャッタ電極２０７の駆動が行われ、当初は制御電極（２０８，２０９）のいずれかに接触していたシャッタ電極２０７は、いずれかの制御電極（２０８，２０９）に向かって移動する。
期間Ｂの、シャッタ電圧線（Ｓｈｔ）に供給される電圧は高電圧（例えば、２５Ｖ）の（ポラリティ：シャッタ＝高電圧）時の動作は、シャッタ電圧線（Ｓｈｔ）上の駆動電圧の高低が逆になっており、これによりシャッタ電極２０７の動作が異なるが、基本的な動作原理は同様である。
本実施例の画素回路（図１３Ａに示すような画素回路）では、正電圧線（Ｈｇｈ）と負電圧線（Ｌｏｗ）に同電位の電圧（Ｖｏｆｆ）を供給すると、制御電極２０８と制御電極２０９に入力される電圧は、（Ｖｏｆｆ±Ｖｔｈ）（Ｖｔｈは、ｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトランジスタの閾値電圧）の電圧に収束する。よって、これまでの実施例のように複雑な電源オフ動作をしなくてもよい。

［実施例１０］
本実施例は、図１３Ａに示す画素回路において、図１４に示すように、期間Ｃの電源オフシーケンス期間に、シャッタ電圧線（Ｓｈｔ）と、正電圧線（Ｈｇｈ）と、負電圧線（Ｌｏｗ）とに供給する駆動電圧を、Ｌレベルの駆動電圧（例えば、ＧＮＤの接地電圧）として、走査線（Ｓｅｌ１〜Ｓｅｌｎ）に一括して走査電圧を供給し、かつ、全映像線（Ｖｄｔ１〜Ｖｄｔｎ）にＨレベルの画像信号電圧を供給した後、Ｌレベルの画像信号電圧を供給し、Ｄの時点で電源をオフするようにした実施例である。なお、走査線（Ｓｅｌ１〜Ｓｅｌｎ）に一括して走査電圧を供給する代わりに、走査線（Ｓｅｌ１〜Ｓｅｌｎ）に順次走査電圧を供給するようにしてもよい。
本実施例のように、電源オフシーケンス期間内に、全画素回路に、一度Ｈレベルの画像信号電圧を書き込んでから、Ｌレベルの画像信号電圧を書き込むと、制御電極２０８と制御電極２０９のそれぞれにＬレベルの駆動電圧を入力することができるので、制御電極２０８と制御電極２０９のそれぞれの電圧値をより近い電圧値とすることができる。

以下、図１３Ａに示す画素回路を例に挙げて、可動シャッタ方式の画像表示装置の画素部の構成を説明する。
図１３Ｂは、本発明の実施例９の可動シャッタ方式の画像表示装置の画素部の断面構造を示す断面図である。
図１３Ｂに示すように、ガラス基板３９上には、多結晶シリコン薄膜３１、高濃度ｎ型不純物をドープした多結晶シリコン薄膜（３０，３２）、ゲート絶縁膜３３、高融点金属からなるゲート電極３５、ソース電極３７、ドレイン電極３６とから構成される多結晶シリコン薄膜トランジスタが設けられる。
更にガラス基板３９上には、絶縁保護膜３４を挟んでソース電極３７、ドレイン電極３６と同じＡｌ配線層でシャッタ電圧線（Ｓｈｔ）等の配線１６、ドレイン電極４０（図１３に示すｎ型ＭＯＳトランジスタ２０５のドレイン電極）が形成されており、これらはシリコンナイトライドと有機材料の多層膜からなる保護膜３８によって覆われている。
保護膜３８上には、シャッタ電極２０と、制御電極（２１，２２）の２つの制御電極を有する機械的シャッタが設けられており、シャッタ電極２０はシャッタ電圧線（Ｓｈｔ）に、ドレイン電極３６は制御電極２２に、ドレイン電極４０は制御電極２１に、それぞれコンタクトホールを介して接続されている。またこれらシャッタ電極２０と、二つの制御電極（２１，２２）は、互いに接触した際の短絡防止のために、表面には絶縁膜が形成されている。

ここで、シャッタ電極２０は、シャッタ電極２０に入力される電圧と、制御電極２１と制御電極２２に入力される電圧との相対関係による電界でその位置が制御されるため、図４には破線を用いてその可動範囲も開示している。
また、図３には記載されていないが、画素１１内に設けられたその他のトランジスタも、同様に多結晶シリコン薄膜トランジスタで構成されている。これらの多結晶シリコン薄膜トランジスタは、公知のエキシマレーザアニーリングプロセス等を用いて形成することができる。
シャッタ電極２０に対してガラス基板３９と反対側には、Ｒ（赤）Ｇ（緑）Ｂ（青）の３色の独立ＬＥＤ光源からなる光源４２を有する導光板４７が設けられている。なお、光源４２と導光板４７はバックライトを構成する。
導光板４７の両面には反射膜（４６，４８）と、更に反射膜４８の上には黒色膜４９が設けられている。反射膜（４６，４８）はＡｇやＡｌなどの金属膜で、黒色膜４９は金属酸化膜や、ポリイミド樹脂等にカーボンブラック、チタンブラック等の顔料粒子を適切に分散させることで形成することができる。
ここで、反射膜４８及び黒色膜４９には図４に示すように、シャッタ電極２０に対応する位置に開口が設けられており、光源４２から射出されて導光板４７を伝播した光４１の一部が、この開口から射出されるように構成されている。したがって、シャッタ電極１０７の位置を電気的に制御して画像表示を行うことができる。また、黒色膜４９は、外光の反射を防ぐために設けられたものである。

［実施例１１］
図１５は、本発明の実施例１１の可動シャッタ方式の画像表示装置において、映像線（Ｖｄｔ）への電圧供給を説明するための図である。
前述の図８〜図１２、図１４、後述する図２４〜図２６に示す各実施例は、電源オフシーケンス期間において、映像線（Ｖｄｔ）にＨレベルあるいはＬレベルの画像信号電圧を供給する。
本実施例は、図１５に示すように、各映像線（Ｖｄｔ）に、スイッチング素子を構成するｎ型ＭＯＳトランジスタ３００を接続し、電源オフシーケンス期間に、映像線駆動回路１４から出力される制御信号３０１により、ｎ型ＭＯＳトランジスタ３００をオンとして、電圧源から各映像線（Ｖｄｔ）に任意の電圧１１２を供給するようにした実施例である。
なお、映像線駆動回路１４内に、スイッチング素子を構成するｎ型ＭＯＳトランジスタ３００と、任意の電圧１１２を供給する電圧源を配置してもよい。

［実施例１２］
図１６は、本発明の実施例１２の可動シャッタ方式の画像表示装置において、映像線（Ｖｄｔ）への電圧供給を説明するための図である。
前述の図８〜図１２、図１４、後述する図２４〜図２６に示す各実施例は、電源オフシーケンス期間において、映像線（Ｖｄｔ）にＨレベルあるいはＬレベルの画像信号電圧を供給する。
本実施例は、図１６に示すように、各映像線（Ｖｄｔ）に、高抵抗の抵抗素子３０２を介して電圧源に接続し、電源オフシーケンス期間に、電圧源から各映像線（Ｖｄｔ）に任意の電圧１１２を供給するようにした実施例である。
高抵抗の抵抗素子３０２は、１ＭΩ程度の抵抗値であればよく、映像線（Ｖｄｔ）の入力に対して誤動作を起こさない範囲で、電源オフシーケンス期間の際に、長時間かけて映像線（Ｖｄｔ）に任意の電圧１１２を供給できればよい。
なお、映像線駆動回路１４内に、高抵抗の抵抗素子３０２と、任意の電圧１１２を供給する電圧源を配置してもよい。

［実施例１３］
図１７は、本発明の実施例１３の可動シャッタ方式の画像表示装置における映像線（Ｖｄｔ）の構成を説明するための図である。
前述の図１４に示す実施例１０において、シャッタ電圧線（Ｓｈｔ）上のＨレベルあるいはＬレベルの駆動電圧が、負電圧線（Ｌｏｗ）に供給される電圧と、正電圧線（Ｈｇｈ）に供給される電圧との間の電圧である場合には、図１７に示すように、シャッタ電圧線（Ｓｈｔ）と負電圧線（Ｌｏｗ）との間にｎ型ＭＯＳトランジスタ３０３を配置し、そのゲートを負電圧源（Ｌｏｗ）信号に接続し、シャッタ電圧線（Ｓｈｔ）と正電圧線（Ｈｇｈ）との間にｐ型ＭＯＳトランジスタ３０４を配置し、そのゲートを正電圧線（Ｈｇｈ）に接続するとよい。
このようにすると、電源オフシーケンス期間に使用されるシャッタ電圧線（Ｓｈｔ）と、負電圧線（Ｌｏｗ）と、正電圧線（Ｈｇｈ）に同電位の電圧を供給する回路と、ＴＦＴ製造工程で生じる静電気に対する保護回路とを兼用することができる。

［実施例１４］
図１８は、本発明の実施例１４の可動シャッタ方式の画像表示装置の概略構成を示すブロック図である。
図１８に示すように、電源オフ信号９を外部のＣＰＵ８などから入力するようにすると、システムコントローラ５でさまざまな電源オフ動作を構築できるようになる。

［実施例１５］
図１９から図２６は、ＭＥＭＳシャッタへの入力数が２つの場合の実施例である。この場合でも２つの信号を同電位にしてから電源オフすればよい。
図１９は、本発明の実施例１５の表示パネル１の概略構成を示すブロック図である。
図１９に示すように、本実施例の表示パネル１は、各種配線１６に代えて、負電圧線１７が配置される点、図２に示す表示パネル１と相違する。
即ち、本実施例において、マトリクス状に配置された画素１１には、映像線（Ｖｄｔ）と、走査線（Ｓｅｌ）と、負電圧線１７とが入力される。また、走査線（Ｓｅｌ）は走査線駆動回路１５に接続され、映像線（Ｖｄｔ）と負電圧線１７とは映像線駆動回路１４に入力される。
図２０は、図１９に示す各画素１１の回路構成を示す回路図である。
図２０に示すように、各画素１１において、映像線（Ｖｄｔ）と信号蓄積容量（以下、保持容量という）４０１とは走査スイッチ４００で接続されている。保持容量４０１の他端は負電圧線１７に接続される。
各画素１１は、ＭＥＭＳシャッタ４０４を有し、シャッタ電極４０３は負電圧線１７に接続され、制御電極４０２は走査スイッチ４００と保持容量４０１の接続点に接続されている。

図２１は、本発明の実施例１５の可動シャッタ方式の画像表示装置の概略構成を示す図であり、ＭＥＭＳシャッタへの入力数が２つの場合で、前述の実施例１に対応する実施例である。図２１に示すように、本実施例では、シャッタ電極４０３、制御電極４０２のそれぞれを、スイッチング素子４０６を介して、ＧＮＤの接地電圧４０５に接続する。
本実施例では、電源をオフする際に、スイッチング素子４０６をオンとして、シャッタ電極４０３と、制御電極４０２とを同電位にする。
これにより、本実施例では、電源オフの時に、全ての画素１１のシャッタ電極４０３が中間位置となり、外光の反射により最後に表示した画像が観察される現象を防止することが可能となる。

［実施例１６］
図２２は、本発明の実施例１６の可動シャッタ方式の画像表示装置の概略構成を示す図であり、ＭＥＭＳシャッタへの入力数が２つで、前述の実施例２に対応する実施例である。図２２に示すように、本実施例では、シャッタ電極４０３と制御電極４０２との間にスイッチング素子４０６を接続する。
本実施例では、電源をオフする際に、スイッチング素子４０６をオンとして、シャッタ電極４０３と、制御電極４０２とを短絡して同電位とする。
これにより、本実施例でも、電源オフの時に、全ての画素１１のシャッタ電極４０３が中間位置となり、外光の反射により最後に表示した画像が観察される現象を防止することが可能となる。

［実施例１７］
図２３は、本発明の実施例１７の可動シャッタ方式の画像表示装置の概略構成を示す図であり、ＭＥＭＳシャッタへの入力数が２つで、前述の実施例３に対応する実施例である。図２３に示すように、本実施例では、シャッタ電極４０３と、制御電極４０２のそれぞれを、スイッチング素子４０６を介して任意の電圧（例えば、ＶＤＤの電源電圧、あるいは、ＧＮＤの接地電圧とＶＤＤの電源電圧との間の任意の電圧）４０７に接続する。
本実施例では、電源をオフする際に、スイッチング素子４０６をオンとして、シャッタ電極４０３と、制御電極４０２とを同電位にする。
これにより、本実施例でも、電源オフの時に、全ての画素１１のシャッタ電極４０３が中間位置となり、外光の反射により最後に表示した画像が観察される現象を防止することが可能となる。
なお、前述までの実施例において、スイッチング素子４０６は、ｎ型ＭＯＳトランジスタあるいはｐ型ＭＯＳトランジスタで構成することができる。

［実施例１８］
本実施例は、ＭＥＭＳシャッタへの入力数が２つで、画素回路の駆動方法により、シャッタ電極４０３と、制御電極４０２とを同電位にする実施例である。
図２４は、本発明の実施例１８の可動シャッタ方式の画像表示装置の画素回路の動作のタイミングチャートである。
図２４に示すように、本実施例では、期間Ｃの電源オフシーケンス期間に、バックライト２の光源（図１３Ｂの４２）を点灯せずに、全映像線（Ｖｄｔ１〜Ｖｄｔｎ）にＬレベルの画像信号電圧を供給し、かつ、走査線（Ｓｅｌ１〜Ｓｅｌｎ）に順次走査電圧を供給して、１度画像信号電圧の書き込みを行い、制御電極４０２にＬレベル（例えば、ＧＮＤの接地電圧）の電圧を入力した後に、Ｄの時点で電源をオフする。走査線（Ｓｅｌ１〜Ｓｅｌｎ）に順次走査電圧を供給する代わりに、走査線（Ｓｅｌ１〜Ｓｅｌｎ）に一括して走査電圧を供給するようにしてもよい。
この場合、シャッタ電極４０３にもＬレベル（例えば、ＧＮＤの接地電圧）の電圧が入力されているので、シャッタ電極４０３と制御電極４０２とを同電位にすることができる。
図２４の期間Ａは、表示パネル１に画像を表示する通常の場合を図示するものである。図２４に示すように、ＭＥＭＳシャッタへの入力数が２つの場合、表示パネル１に画像を表示する通常の期間では、バックライト２の光源（図１３Ｂの４２）を点灯し、映像線（Ｖｄｔ１〜Ｖｄｔｎ）に順次、ＨレベルあるいはＬレベルの画像信号電圧を供給し、かつ、走査線（Ｓｅｌ１〜Ｓｅｌｎ）に順次走査電圧を供給して、画像信号電圧の書き込みを行う。
この図２４から、ＭＥＭＳシャッタへの入力数が２つの場合は、ＭＥＭＳシャッタへの入力数が３つの場合に比して、画素回路構成、駆動方法が簡略されることが分かる。

［実施例１９］
以下、本発明の実施例１９として、シャッタ電極と、１個あるいは２個の制御電極に溜まった電荷が複数回の書き込みに伴って徐々に飽和していくことを説明する。
図２５は、前述の実施例１８において、電源オフシーケンス期間内に、Ｌレベルの画像信号電圧を複数回入力することにより、シャッタ電極４０３と制御電極４０２に溜まった電荷が徐々に飽和していく様子を示している。
シャッタ電極４０３と制御電極４０２の表面の絶縁膜への電荷のトラップ準位が深いとその電荷が抜けるのに長い時間が必要となる。よって、１度の書き込みだけではチャージが抜けきらないため、複数回の書き込みを行うとよい。

［実施例２０］
以下、本発明の実施例２０として、任意の画素Ａと画素Ｂとで、シャッタ電極と、１個あるいは２個の制御電極に溜まった電荷のチャージ量が異なっている場合に、Ｈレベルの画像信号電圧と、Ｌレベルの画像信号電圧とを繰り返し書き込むことで、２つの画素のチャージ量が中間値に収束する様子を説明する。
図２６は、前述の実施例１８において、Ｈレベルの画像信号電圧と、Ｌレベルの画像信号電圧とを繰り返し書き込むことで、２つの画素のチャージ量が中間値に収束する様子を示している。
一般に、絶縁膜へのチャージはトラップ準位が深いほどチャージが抜けるのに長い時間が必要となる。より多くのチャージが溜まるということはそれだけ深い準位にトラップされていると考えられ、チャージ量が２倍であれば、完全に抜けるのに２倍以上の時間が必要となる。
よって、図２６に示すように、Ｈレベルの画像信号電圧でのチャージと、Ｌレベルの画像信号電圧でのディスチャージを繰り返すことで中間のチャージ量に収束するようにすれば、収束するまでに要する時間は、チャージ量大が完全にチャージが抜けるまでに要する時間よりも短くなると考えられる。これは、図８〜図１２、図１４に示す実施例でも同様である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

１ 表示パネル
２ バックライト
３ 表示パネル制御装置
４ バックライト制御装置
５ システムコントローラ
６ フレームメモリ
８ ＣＰＵ
１１ 画素
１２，Ｓｅｌ 走査線
１３，Ｖｄｔ 映像線
１４ 映像線駆動回路
１５ 走査線駆動回路
１６ 配線
１７，Ｌｏｗ 負電圧線
３０，３２ 高濃度ｎ型不純物をドープした多結晶シリコン薄膜
３１ 多結晶シリコン薄膜
３３ ゲート絶縁膜
３４ 絶縁保護膜
３５ ゲート電極
３７ ソース電極
３６，４０ ドレイン電極
３８ 保護膜
３９ ガラス基板
４１ 光
４２ 光源
４６，４８ 反射膜
４７ 導光板
４９ 黒色膜
１００，２００，４００ 走査スイッチ
１０１，１０２，２０２，２０４，３０４ ｐＭＯＳトランジスタ
１０３，１０４，２０３，２０５，３００，３０３ ｎＭＯＳトランジスタ
１０５，２０６，４０１ 信号蓄積容量
１０６，１０８，２０８，２０９，４０２ 制御電極
１０７，２０７，４０３ シャッタ電極
１０９、２１０，４０４ ＭＥＭＳシャッタ
１１１，４０６ スイッチング素子
２０１ 信号転送スイッチ
３０２ 抵抗素子
Ｕｐｄ アップデート線
Ｓｈｔ シャッタ電圧線
Ｇｌｄ 制御電極電圧線
Ｐｒｅ プリチャージ線
Ｈｇｈ 正電圧線
Ｌｏｗ 負電圧線
Ｃａｓ カスケードゲート電圧線

Claims (34)

1. 機械的シャッタをそれぞれ有する複数の画素を有し、
   前記機械的シャッタは、シャッタ電極と、前記シャッタ電極に対して対に設けられた第１及び第２制御電極とを有し、
   前記シャッタ電極の位置を電気的に制御して画像表示を行う表示装置であって、
   スイッチング素子を有し、
   電源をオフとする時に、前記スイッチング素子をオンとして、前記シャッタ電極と、前記第１制御電極と、前記第２制御電極とに基準電圧を入力した後、電源をオフとすることを特徴とする表示装置。
2. 前記基準電圧は、接地電圧であることを特徴とする請求項１に記載の表示装置。
3. 前記基準電圧は、接地電圧よりも高電位の電源電圧であることを特徴とする請求項１に記載の表示装置。
4. 前記基準電圧は、接地電圧と、接地電圧よりも高電位の電源電圧との間の任意の電圧であることを特徴とする請求項１に記載の表示装置。
5. 機械的シャッタをそれぞれ有する複数の画素を有し、
   前記機械的シャッタは、シャッタ電極と、前記シャッタ電極に対して対に設けられた第１及び第２制御電極とを有し、
   前記シャッタ電極の位置を電気的に制御して画像表示を行う表示装置であって、
   スイッチング素子を有し、
   電源をオフとする時に、前記スイッチング素子をオンとして、前記シャッタ電極と、前記第１制御電極と、前記第２制御電極とを短絡した後、電源をオフとすることを特徴とする表示装置。
6. 表示パネルと、
   バックライトとを有し、
   前記表示パネルは、機械的シャッタをそれぞれ有する複数の画素を有し、
   前記機械的シャッタは、シャッタ電極と、前記シャッタ電極に対して対に設けられた第１及び第２制御電極とを有し、
   前記シャッタ電極の位置を電気的に制御して画像表示を行う表示装置であって、
   前記各画素は、前記機械的シャッタの位置を電気的に制御する画素回路を有し、
   電源をオフとする電源オフシーケンス期間内に、前記バックライトをオフとして、全画素の前記シャッタ電極と、前記第１制御電極と、前記第２制御電極とに基準電圧を入力した後、電源をオフとすることを特徴とする表示装置。
7. 前記電源オフシーケンス期間に、全画素の前記シャッタ電極と、前記第１制御電極と、前記第２制御電極とに基準電圧を入力する処理を複数回実行することを特徴とする請求項６に記載の表示装置。
8. 前記電源オフシーケンス期間に、全画素の前記シャッタ電極と、前記第１制御電極と、前記第２制御電極とに基準電圧を入力する処理を複数回実行する際に、前記基準電圧の電圧値を異ならせることを特徴とする請求項７に記載の表示装置。
9. 前記各画素に画像信号電圧を入力する複数の映像線と、
   前記各画素に走査電圧を入力する複数の走査線と、
   第１電源電圧が供給される第１電源線と、
   第２電源電圧が供給される第２電源線と、
   シャッタ制御電圧が供給されるシャッタ電圧線と、
   リセット電圧が供給されるプリチャージ線と、
   制御電圧が供給される制御線とを備え、
   前記画素回路は、電流端子の一端が前記複数の映像線の中の対応する映像線に接続され、ゲートが前記複数の走査線の中の対応する走査線に接続される入力トランジスタと、
   他端が前記シャッタ電圧線に接続されるとともに、一端が前記入力トランジスタの電流端子の他端に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、
   ゲートが前記プリチャージ線に接続され、電流端子の一端が前記第２電源線に接続されるとともに、電流端子の他端が前記第１制御電極に接続される第２導電型の第１トランジスタと、
   ゲートに前記保持容量に保持された電圧が入力され、電流端子の一端が前記第１電源線に接続されるとともに、電流端子の他端が前記第１制御電極に接続される第１導電型の第２トランジスタとを有し、
   前記第２制御電極は、前記制御線に接続され、
   前記シャッタ電極は、前記シャッタ電圧線に接続され、
   電源をオフとする電源オフシーケンス期間内の第１の期間に、前記バックライトをオフとして、前記第１電源線、前記第２電源線、前記シャッタ電圧線、前記プリチャージ線、および、前記制御線にＬｏｗレベルの駆動電圧を供給すると共に、前記全ての映像線にＨｉｇｈレベルの画像信号電圧を、前記複数の走査線に走査電圧を供給して、全画素の前記第１制御電極と前記第２制御電極とにＬｏｗレベルの駆動電圧を供給した後、電源をオフとすることを特徴とする請求項６に記載の表示装置。
10. 前記各画素に画像信号電圧を入力する複数の映像線と、
    前記各画素に走査電圧を入力する複数の走査線と、
    第１電源電圧が供給される第１電源線と、
    第２電源電圧が供給される第２電源線と、
    シャッタ制御電圧が供給されるシャッタ電圧線と、
    リセット電圧が供給されるプリチャージ線と、
    制御電圧が供給される制御線とを備え、
    前記画素回路は、電流端子の一端が前記複数の映像線の中の対応する映像線に接続され、ゲートが前記複数の走査線の中の対応する走査線に接続される入力トランジスタと、
    他端が前記シャッタ電圧線に接続されるとともに、一端が前記入力トランジスタの電流端子の他端に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、
    ゲートが前記プリチャージ線に接続され、電流端子の一端が前記第２電源線に接続されるとともに、電流端子の他端が前記第１制御電極に接続される第２導電型の第１トランジスタと、
    ゲートに前記保持容量に保持された電圧が入力され、電流端子の一端が前記第１電源線に接続されるとともに、電流端子の他端が前記第１制御電極に接続される第１導電型の第２トランジスタとを有し、
    前記第２制御電極は、前記制御線に接続され、
    前記シャッタ電極は、前記シャッタ電圧線に接続され、
    電源をオフとする電源オフシーケンス期間内の第１の期間に、前記バックライトをオフとして、前記シャッタ電圧線にＬｏｗレベルの駆動電圧を供給し、前記第１電源線、前記第２電源線、前記シャッタ電圧線、前記プリチャージ線、および、前記制御線に、前記表示パネルの通常動作時の駆動電圧を供給すると共に、前記全ての映像線にＨｉｇｈレベルの画像信号電圧を、前記全ての走査線に走査電圧を供給して、全画素の前記第１制御電極と前記第２制御電極とにＬｏｗレベルの駆動電圧を供給した後、電源をオフとすることを特徴とする請求項６に記載の表示装置。
11. 前記各画素に画像信号電圧を入力する複数の映像線と、
    前記各画素に走査電圧を入力する複数の走査線と、
    第１電源電圧が供給される第１電源線と、
    第２電源電圧が供給される第２電源線と、
    シャッタ制御電圧が供給されるシャッタ電圧線と、
    リセット電圧が供給されるプリチャージ線と、
    制御電圧が供給される制御線とを備え、
    前記画素回路は、電流端子の一端が前記複数の映像線の中の対応する映像線に接続され、ゲートが前記複数の走査線の中の対応する走査線に接続される入力トランジスタと、
    他端が前記シャッタ電圧線に接続されるとともに、一端が前記入力トランジスタの電流端子の他端に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、
    ゲートが前記プリチャージ線に接続され、電流端子の一端が前記第２電源線に接続されるとともに、電流端子の他端が前記第１制御電極に接続される第２導電型の第１トランジスタと、
    ゲートに前記保持容量に保持された電圧が入力され、電流端子の一端が前記第１電源線に接続されるとともに、電流端子の他端が前記第１制御電極に接続される第１導電型の第２トランジスタとを有し、
    前記第２制御電極は、前記制御線に接続され、
    前記シャッタ電極は、前記シャッタ電圧線に接続され、
    電源をオフとする電源オフシーケンス期間内の第１の期間に、前記バックライトをオフとして、前記シャッタ電圧線、前記第１電源線、前記第２電源線、前記シャッタ電圧線、前記プリチャージ線、および、前記制御線に、前記表示パネルの通常動作時の駆動電圧を供給すると共に、前記全ての映像線に「黒」あるいは「白」の画像信号電圧を供給し、前記全ての走査線に走査電圧を供給して、前記各画素に「黒」あるいは「白」の画像を書き込み、前記第１の期間に続く第２の期間に、前記バックライトをオフとして、前記シャッタ電圧線、前記第１電源線、前記第２電源線、前記シャッタ電圧線、前記プリチャージ線、および、前記制御線に、前記表示パネルの通常動作時の駆動電圧を供給すると共に、前記全ての映像線に「白」あるいは「黒」の画像信号電圧を供給し、前記全ての走査線に走査電圧を供給して、前記各画素に「白」あるいは「黒」の画像を書き込んだ後に、電源をオフとすることを特徴とする請求項６に記載の表示装置。
12. 前記電源オフシーケンス期間内の前記第１の期間の前に、前記バックライトをオンとして、前記第１電源線、前記第２電源線、前記シャッタ電圧線、前記プリチャージ線、および、前記制御線に、前記表示パネルの通常動作時の駆動電圧を供給すると共に、前記全ての映像線に「黒」の画像信号電圧を、前記全ての走査線に走査電圧を供給して、前記表示パネルに「黒」を表示するランニング表示を行うことを特徴とする請求項９または請求項１０に記載の表示装置。
13. 前記電源オフシーケンス期間内の前記第１の期間の前に、前記バックライトをオフとして、前記第１電源線、前記第２電源線、前記シャッタ電圧線、前記プリチャージ線、および、前記制御線に、前記表示パネルの通常動作時の駆動電圧を供給すると共に、前記全ての映像線に「黒以外の色」の画像信号電圧を、前記全ての走査線に走査電圧を供給して、前記表示パネルに「黒以外の色」を表示するランニング表示を行うことを特徴とする請求項９または請求項１０に記載の表示装置。
14. 前記ランニング表示は、複数回実行することを特徴とする請求項１２または請求項１３に記載の表示装置。
15. 前記ランニング表示は、前記シャッタ電圧線にＬｏｗレベルの駆動電圧を供給した状態と、前記シャッタ電圧線にＬｏｗレベルの駆動電圧よりも高電位のＨｉｇｈの駆動電圧を供給した状態とで、複数回実行することを特徴とする請求項１２または請求項１３に記載の表示装置。
16. カスケードゲート電圧が供給されるカスケードゲート電圧線と、
    ゲートが前記カスケードゲート電圧線に接続され、前記第１トランジスタと前記第１制御電極との間に接続される第２導電型の第３トランジスタと、
    ゲートが前記カスケードゲート電圧線に接続され、前記第２トランジスタと前記第１制御電極との間に接続される第１導電型の第４トランジスタとを有し、
    前記第３トランジスタおよび前記第４のトランジスタのゲートには、所定の電圧が印加されることを特徴とする請求項９ないし請求項１１のいずれか１項に記載の表示装置。
17. 前記各画素に画像信号電圧を入力する複数の映像線と、
    前記各画素に走査電圧を入力する複数の走査線と、
    第１電源電圧が供給される第１電源線と、
    第２電源電圧が供給される第２電源線と、
    シャッタ制御電圧が供給されるシャッタ電圧線とを備え、
    前記画素回路は、電流端子の一端が前記複数の映像線の中の対応する映像線に接続され、ゲートが前記複数の走査線の中の対応する走査線に接続される入力トランジスタと、
    他端が前記第１電源線に接続されるとともに、一端が前記入力トランジスタの電流端子の他端に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、
    ゲートに前記保持容量に保持された電圧が入力され、電流端子の一端が前記第２電源線に接続されるとともに、電流端子の他端が前記第２制御電極に接続される第２導電型の第１トランジスタと、
    ゲートが前記第２制御電極に接続され、電流端子の一端が前記第２電源線に接続されるとともに、電流端子の他端が前記第１制御電極に接続される第２導電型の第２トランジスタと、
    ゲートに前記保持容量に保持された電圧が入力され、電流端子の一端が前記第１電源線に接続されるとともに、電流端子の他端が前記第２制御電極に接続される第１導電型の第３トランジスタと、
    ゲートが前記第２制御電極に接続され、電流端子の一端が前記第１電源線に接続されるとともに、電流端子の他端が前記第１制御電極に接続される第１導電型の第４トランジスタとを有し、
    前記シャッタ電極は、前記シャッタ電圧線に接続され、
    電源をオフとする電源オフシーケンス期間内に、前記バックライトをオフとして、前記第１電源線と前記第２電源線に同一の駆動電圧を供給した後に、電源をオフとすることを特徴とする請求項６に記載の表示装置。
18. 前記各画素に画像信号電圧を入力する複数の映像線と、
    前記各画素に走査電圧を入力する複数の走査線と、
    第１電源電圧が供給される第１電源線と、
    第２電源電圧が供給される第２電源線と、
    シャッタ制御電圧が供給されるシャッタ電圧線とを備え、
    前記画素回路は、電流端子の一端が前記複数の映像線の中の対応する映像線に接続され、ゲートが前記複数の走査線の中の対応する走査線に接続される入力トランジスタと、
    他端が前記第１電源線に接続されるとともに、一端が前記入力トランジスタの電流端子の他端に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量と、
    ゲートに前記保持容量に保持された電圧が入力され、電流端子の一端が前記第２電源線に接続されるとともに、電流端子の他端が前記第２制御電極に接続される第２導電型の第１トランジスタと、
    ゲートが前記第２制御電極に接続され、電流端子の一端が前記第２電源線に接続されるとともに、電流端子の他端が前記第１制御電極に接続される第２導電型の第２トランジスタと、
    ゲートに前記保持容量に保持された電圧が入力され、電流端子の一端が前記第１電源線に接続されるとともに、電流端子の他端が前記第２制御電極に接続される第１導電型の第３トランジスタと、
    ゲートが前記第２制御電極に接続され、電流端子の一端が前記第１電源線に接続されるとともに、電流端子の他端が前記第１制御電極に接続される第１導電型の第４トランジスタとを有し、
    前記シャッタ電極は、前記シャッタ電圧線に接続され、
    電源をオフとする電源オフシーケンス期間内の第１の期間に、前記バックライトをオフとして、前記第１電源線、前記第２電源線、および、前記シャッタ電圧線にＬｏｗレベルの駆動電圧を供給すると共に、前記全ての映像線に「黒」あるいは「白」の画像信号電圧を供給し、前記全ての走査線に走査電圧を供給して、前記各画素に「黒」あるいは「白」の画像を書き込み、前記第１の期間に続く第２の期間に、前記バックライトをオフとして、前記第１電源線、前記第２電源線、および、前記シャッタ電圧線にＬｏｗレベルの駆動電圧を供給すると共に、前記全ての映像線に「白」あるいは「黒」の画像信号電圧を供給し、前記全ての走査線に走査電圧を供給して、前記各画素に「白」あるいは「黒」の画像を書き込んだ後に、電源をオフとすることを特徴とする請求項６に記載の表示装置。
19. ゲートに転送制御信号が入力され、電流端子の他端が前記保持容量の一端に接続されるとともに、電流端子の一端が前記第１制御電極に接続される転送トランジスタを有することを特徴とする請求項１７または請求項１８に記載の表示装置。
20. 前記第２電源線と前記シャッタ電圧線との間に接続され、ゲートが前記第２電源線に接続される第２導電型の第５トランジスタと、
    前記第１電源線と前記シャッタ電圧線との間に接続され、ゲートが前記第１電源線に接続される第１導電型の第６トランジスタとを有することを特徴とする請求項１７に記載の表示装置。
21. 前記第１電源線、前記第２電源線、および、前記シャッタ電圧線が接続される映像線駆動回路を有し、
    前記第５トランジスタと前記第６トランジスタとは、前記映像線駆動回路内に設けられることを特徴とする請求項２０に記載の表示装置。
22. 機械的シャッタをそれぞれ有する複数の画素を有し、
    前記機械的シャッタは、シャッタ電極と、前記シャッタ電極に対して設けられた制御電極とを有し、
    前記シャッタ電極の位置を電気的に制御して画像表示を行う表示装置であって、
    スイッチング素子を有し、
    電源をオフとする時に、前記スイッチング素子をオンとして、前記シャッタ電極と、前記制御電極とに基準電圧を入力した後、電源をオフとすることを特徴とする表示装置。
23. 前記基準電圧は、接地電圧であることを特徴とする請求項２２に記載の表示装置。
24. 前記基準電圧は、接地電圧よりも高電位の電源電圧であることを特徴とする請求項２２に記載の表示装置。
25. 前記基準電圧は、接地電圧と、接地電圧よりも高電位の電源電圧との間の任意の電圧であることを特徴とする請求項２２に記載の表示装置。
26. 機械的シャッタをそれぞれ有する複数の画素を有し、
    前記機械的シャッタは、シャッタ電極と、前記シャッタ電極に対して設けられた制御電極とを有し、
    前記シャッタ電極の位置を電気的に制御して画像表示を行う表示装置であって、
    スイッチング素子を有し、
    電源をオフとする時に、前記スイッチング素子をオンとして、前記シャッタ電極と、前記制御電極とを短絡した後、電源をオフとすることを特徴とする表示装置。
27. 表示パネルと、
    バックライトとを有し、
    前記表示パネルは、機械的シャッタをそれぞれ有する複数の画素を有し、
    前記機械的シャッタは、シャッタ電極と、前記シャッタ電極に対して設けられた制御電極とを有し、
    前記シャッタ電極の位置を電気的に制御して画像表示を行う表示装置であって、
    前記各画素は、前記機械的シャッタの位置を電気的に制御する画素回路を有し、
    電源をオフとする電源オフシーケンス期間内の第１期間に、前記バックライトをオフとして、全画素の前記シャッタ電極と、前記制御電極とに基準電圧を入力した後、電源をオフとすることを特徴とする表示装置。
28. 前記電源オフシーケンス期間に、全画素の前記シャッタ電極と、前記制御電極とに基準電圧を入力する処理を、複数回実行することを特徴とする請求項２７に記載の表示装置。
29. 前記電源オフシーケンス期間に、全画素の前記シャッタ電極と、前記制御電極とに基準電圧を入力する処理を複数回実行する際に、前記基準電圧の電圧値を異ならせることを特徴とする請求項２８に記載の表示装置。
30. 前記各画素に画像信号電圧を入力する複数の映像線と、
    前記各画素に走査電圧を入力する複数の走査線と、
    電源電圧が供給される電源線とを備え、
    前記画素回路は、電流端子の一端が前記複数の映像線の中の対応する映像線に接続され、ゲートが前記複数の走査線の中の対応する走査線に接続される入力トランジスタと、
    他端が前記電源線に接続されるとともに、一端が前記入力トランジスタの電流端子の他端に接続され、前記入力トランジスタで取り込んだ電圧を保持する保持容量とを有し、
    前記制御電極は、前記保持容量の一端に接続され、
    前記シャッタ電極は、前記保持容量の他端に接続され、
    電源をオフとする電源オフシーケンス期間に、前記バックライトをオフとして、前記全ての映像線にＬｏｗレベルの画像信号電圧を、前記複数の走査線に走査電圧を供給して、全画素の前記シャッタ電極と、前記制御電極にＬｏｗレベルの駆動電圧を供給した後、電源をオフとすることを特徴とする請求項２７に記載の表示装置。
31. 前記映像線と所定の画像信号電圧を供給する電圧源との間に接続されるスイッチング素子を有し、
    前記スイッチング素子は、前記電源オフシーケンス期間内にオンとなり、前記映像線に所定の画像信号電圧を供給することを特徴とする請求項９、請求項１０、請求項１１、請求項１８、請求項３０のいずれか１項に記載の表示装置。
32. 前記映像線が接続される映像線駆動回路を有し、
    前記スイッチング素子は、前記映像線駆動回路内に設けられることを特徴とする請求項３１に記載の表示装置。
33. 前記映像線と所定の画像信号電圧を供給する電圧源との間に接続される抵抗素子を有することを特徴とする請求項９、請求項１０、請求項１１、請求項１８、請求項３０のいずれか１項に記載の表示装置。
34. 前記映像線が接続される映像線駆動回路を有し、
    前記抵抗素子は、前記映像線駆動回路内に設けられることを特徴とする請求項３３に記載の表示装置。

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