JP2005051151A - 導電層の製造方法、導電層を有する基板、および電子デバイス - Google Patents
導電層の製造方法、導電層を有する基板、および電子デバイス Download PDFInfo
- Publication number
- JP2005051151A JP2005051151A JP2003283667A JP2003283667A JP2005051151A JP 2005051151 A JP2005051151 A JP 2005051151A JP 2003283667 A JP2003283667 A JP 2003283667A JP 2003283667 A JP2003283667 A JP 2003283667A JP 2005051151 A JP2005051151 A JP 2005051151A
- Authority
- JP
- Japan
- Prior art keywords
- self
- conductive layer
- assembled film
- substrate
- electroless plating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
【課題】
パターニング方法としてエッチングを用いることなく、導電層を所定の領域に選択的に形成することができる導電層の形成方法を提供する。
【解決手段】
導電層の製造方法は、基材の表面における導電層の形成領域に、前記導電層の導電材料に対して親和性を有する自己組織化膜を形成する第1工程と、無電解めっきによって前記自己組織化膜の上に前記導電材料を析出させて前記導電層を形成する第2工程と、を含む。前記第2工程において、好ましくは無電解めっき液のpHは7以下、より好ましくは無電解めっき液は酸性である。
【選択図】 図1
パターニング方法としてエッチングを用いることなく、導電層を所定の領域に選択的に形成することができる導電層の形成方法を提供する。
【解決手段】
導電層の製造方法は、基材の表面における導電層の形成領域に、前記導電層の導電材料に対して親和性を有する自己組織化膜を形成する第1工程と、無電解めっきによって前記自己組織化膜の上に前記導電材料を析出させて前記導電層を形成する第2工程と、を含む。前記第2工程において、好ましくは無電解めっき液のpHは7以下、より好ましくは無電解めっき液は酸性である。
【選択図】 図1
Description
本発明は、導電層の製造方法、導電層を有する基板、および電子デバイスに関する。
近年、デバイスサイズの微細化に伴い、微細加工精度の向上が求められている。たとえば半導体デバイスにおいては、加工精度は0.2μm以下までになっており、将来的には数十nmサイズの加工が期待されている。
一般的に、配線や電極などの導電層は、スパッタリングやCVDによって基材の表面に導電層を全面的に成膜した後に、エッチングによってパターニングすることで形成されている。しかしながら、エッチング工程は煩雑であり、またエッチングによって導電層の形成領域以外の導電層が除去されるため、導電材料の有効利用が妨げられる。また、スパッタリングやCVDなどの成膜およびエッチングには、多大な設備投資を必要とし、材料,エネルギーの点でも多大な消費を必要とする。
さらに、導電材料として金、白金、イリジウムなどの貴金属材料を用いる場合には、エッチングによる加工が非常に難しい。また、これらの貴金属材料は高価であって、エッチングによって不要な膜を除去することは、材料を有効利用するという点からも望ましくない。
さらに、導電材料として金、白金、イリジウムなどの貴金属材料を用いる場合には、エッチングによる加工が非常に難しい。また、これらの貴金属材料は高価であって、エッチングによって不要な膜を除去することは、材料を有効利用するという点からも望ましくない。
このような問題点を解決するために、エッチングによるパターニングを用いずに、所定の領域に選択的に導電層を形成する方法が検討されている。たとえば、特開2001−93907号公報では、触媒を配線パターンの形成領域で露出させ、この触媒の露出領域に無電界めっきによって導電材料を析出させる方法が開示されている。
特開2001−93907号公報
本発明の目的は、パターニング方法としてエッチングを用いることなく、導電層を所定の領域に選択的に形成することができる導電層の形成方法を提供することにある。
また、本発明の目的は、本発明の導電層の製造方法によって得られた、導電層を有する基板および電子デバイスを提供することにある。
本発明に係る導電層の製造方法は、
基材の表面における導電層の形成領域に、導電性材料に対して親和性を有する自己組織化膜を形成する第1工程と、
無電解めっきによって前記自己組織化膜の上に導電材料を析出させて導電層を形成する第2工程と、
を含む。
基材の表面における導電層の形成領域に、導電性材料に対して親和性を有する自己組織化膜を形成する第1工程と、
無電解めっきによって前記自己組織化膜の上に導電材料を析出させて導電層を形成する第2工程と、
を含む。
本発明における自己組織化膜は、いわゆるSAM(Self−Assembled Monolayer)といわれる分子膜であり、分子の自発的な自己制御プロセスで基材上に形成された膜である。そして、この自己組織化膜は、分子膜の先端側に無電解めっきで用いられる導電材料に対して化学的な吸着ないし結合が可能な構造、例えばアミノ基、チオール基などの官能基を有する。かかる自己組織化膜は、単分子膜であってもよく、多層膜であってもよい。
本発明に係る製造方法によれば、パターニングされた自己組織化膜上に導電材料を析出させることにより導電層を形成できるので、基材の表面の特定領域のみに導電層を選択的に形成できる。そのため、この製造方法は、基材の表面に全面的に導電層を成膜した後にエッチングによってパターニングする場合に比べて、導電材料の利用効率が格段に高い。また、本発明では無電解めっきを用いることで、スパッタリングやCVDを用いた成膜およびエッチングによるパターニングに比較して、簡易かつ低コストで所定パターンの導電層を形成できる。
さらに、本発明に係る製造方法は、所定パターンの導電層を選択的に形成できることから、エッチングによるパターニングが難しい金、白金、イリジウムなどの貴金属材料からなる導電層の形成に有用である。
本発明に係る製造方法は、前記第2工程において、無電解めっき液のpHは、好ましくは7以下、さらに好ましくは酸性(pH7未満)である。無電解めっき液のpHがこの範囲であると、前記自己組織化膜の劣化がないか、あるいは劣化が非常に少なく、したがって導電層を精度よく形成できる。
本発明に係る製造方法は、前記第2工程において、前記自己組織化膜に触媒を付与する工程を有することができる。このように、自己組織化膜に触媒を付与することで、各種の導電材料を無電解めっきにより確実に析出させることができる。かかる触媒としては、例えばパラジウム、ニッケルなどを挙げることができる。
本発明に係る製造方法は、前記第1工程において自己組織化膜をパターニングする方法として、以下の態様を挙げることができる。
(1)前記第1工程は、
前記基材の表面に、前記導電性材料に対して親和性を有する自己組織化膜を形成する工程と、
前記導電層の形成領域を除く領域に、前記自己組織化膜を分解できるエネルギーを有する電磁波または電子線を照射して、該自己組織化膜をパターニングする工程と、
を含むことができる。
前記基材の表面に、前記導電性材料に対して親和性を有する自己組織化膜を形成する工程と、
前記導電層の形成領域を除く領域に、前記自己組織化膜を分解できるエネルギーを有する電磁波または電子線を照射して、該自己組織化膜をパターニングする工程と、
を含むことができる。
この方法によれば、自己組織化膜を分解・除去できる電磁波あるいは電子線を導電層の形成領域を除く領域に直接的に照射することで、自己組織化膜のパターニングができる。この方法では、レジスト層などの形成が不要なので、簡易な工程で微細な自己組織化膜のパターニングができる。
(2)前記第1工程は、
前記導電層の形成領域を除く領域に、マスク層を形成する工程と、
前記マスク層および前記基材の表面に、前記導電性材料に対して親和性を有する自己組織化膜を形成する工程と、
前記マスク層を除去して前記自己組織化膜をパターニングする工程と、
を含むことができる。
前記導電層の形成領域を除く領域に、マスク層を形成する工程と、
前記マスク層および前記基材の表面に、前記導電性材料に対して親和性を有する自己組織化膜を形成する工程と、
前記マスク層を除去して前記自己組織化膜をパターニングする工程と、
を含むことができる。
この方法によっても、微細な自己組織化膜のパターニングができる。
(3)前記第1工程は、
前記導電層の形成領域に対応する凸部を有するスタンパを準備する工程と、
前記スタンパの少なくとも前記凸部上に、前記導電性材料に対して親和性を有する自己組織化膜を形成する工程と、
前記凸部上の前記自己組織化膜を、前記基材の表面における前記導電層の形成領域に転写する工程と、
を含む。
前記導電層の形成領域に対応する凸部を有するスタンパを準備する工程と、
前記スタンパの少なくとも前記凸部上に、前記導電性材料に対して親和性を有する自己組織化膜を形成する工程と、
前記凸部上の前記自己組織化膜を、前記基材の表面における前記導電層の形成領域に転写する工程と、
を含む。
この方法によっても、微細な自己組織化膜のパターニングができる。また、この方法によれば、スタンパを繰り返し使用することができる。
本発明に係る基板は、本発明に係る製造方法によって得られた導電層を有する。
本発明に係る電子デバイスは、本発明に係る基板を含み、電極、配線層などの導電層を含む各種電子デバイスに用いることができる。
以下、本発明の一実施の形態について、図面を参照しながら説明する。
図1(A)〜(C)は、本実施の形態に係る製造方法を模式的に示す断面図である。
(a)まず、図1(A)に示すように、基材10上にパターニングされた自己組織化膜12を形成する。自己組織化膜12のパターンは、導電層の形成領域に対応している。自己組織化膜12のパターニング方法は特に限定されないが、後述する方法を好ましく用いることができる。
基材10としては、特に限定されず、ガラス,プラスチックなどの絶縁性基材、シリコンなどの半導体基材、あるいはトランジスタなどの素子が形成された基板を含む複合基材を用いることができる。
自己組織化膜12は、例えば、基材10および後述する無電解めっきで用いられる導電材料とそれぞれ化学的な吸着あるいは結合が可能な結合性基や官能基と、それ以外の直鎖状構造とを含み、その直鎖状構造の相互作用により高い配向性を有する分子膜である。このような自己組織化膜としては、アミノ基あるいはチオール基を有するものが好ましい。
アミノ基あるいはチオール基を有する自己組織化膜を形成するための原料としては、アミノ基あるいはチオール基を有するシラン化合物を用いることができる。このようなシラン化合物としては、アミノ基あるいはチオール基を有する、メトキシシラン化合物、エトキシシラン化合物、クロロシラン化合物を例示でき、さらに具体的には、アミノプロピルトリエトキシシランまたはメルカプトプロピルトリエトキシシランを例示できる。
これらのメトキシシラン化合物、エトキシシラン化合物、クロロシラン化合物は、基材を構成する原子と反応して、基材の表面に自己組織化膜が形成されることが知られている。これらの化合物の分子鎖の末端にアミノ基あるいはチオール基を有するものを原料とすることにより、基材上にアミノ基あるいはチオール基を有する自己組織化膜を形成することができる。
例えば、アミノプロピルトリエトキシシランまたはメルカプトプロピルトリエトキシシランは、基材上に均一な膜厚でむらなく自己組織化膜の形成が可能であり、形成された自己組織化膜において化学構造の一部にアミノ基あるいはチオール基を官能基として有する。
つぎに、基材10の表面上に、パターニングされた自己組織化膜12を形成する方法について、図2〜図4を参照しながら説明する。
第1の方法としては、図2(A),(B)に示す方法がある。すなわち、まず図2(A)に示すように、基材10上に自己組織化膜12aを全面的に形成する。自己組織化膜12aは、基材10の表面に自発的に吸着してこの表面と化学結合が可能な原料物質を基材10の表面に供給することで、原料物質の自己組機能によって強固な自己組織化膜12aを容易に形成することができる。たとえば、原料物質を溶液状態にし、これに基材10を浸積することで、あるいは気化しやすい原料物質の場合には、この原料物質と基材10とをチャンバー内に放置することで、基材10上に自己組織化膜12aを形成することができる。また、基材10の表面に下地層を形成し、この下地層上に自己組織化膜12aを形成してもよい。この場合、下地層としては、自己組織化膜12aの原料物質との親和性が良好な表面を有するものが用いられる。また、基材10の表面は、プラズマ処理などによって表面処理が行われていてもよい。自己組織化膜12aの形成方法は、以下に述べる第2、第3の方法においても同様である。
ついで、図2(B)に示すように、導電層を形成しない領域(導電層の形成領域を除く領域)に、自己組織化膜12aを分解できるエネルギーを有する電磁波または電子線を照射して、この領域に存在する自己組織化膜12aを直接的に分解・除去することにより所望のパターンの自己組織化膜12を形成することができる。自己組織化膜を化学的に分解するためには、電磁波(光)の波長は200nm以下であることが望ましい。この方法では、電磁波や電子線を直接照射して自己組織化膜12aのパターニングを行うので、レジストマスクなどを形成する工程を必要とせず、工程数を少なくできる利点を有する。
第2の方法としては、図3(A)〜(C)に示す方法がある。具体的には、図3(A)に示すように、基材10の表面における導電層を形成しない領域に、レジストなどによってマスク層30を形成する。
ついで、図3(B)に示すように、基材10およびマスク層30の表面に全面的に自己組織化膜12aを形成する。
ついで、図3(C)に示すように、マスク層30をウエットあるいはドライエッチングによって除去する。このとき、基材10の表面に化学的に吸着した自己組織化膜12aが除去されないような条件を選択する。このようにして、基材10の表面に所望のパターンを有する自己組織化膜12が形成される。
第3の方法としては、図4(A)〜(D)に示す方法がある。具体的には、図4(A)に示すようなスタンパ40を準備する。このスタンパ40は、導電層のパターンに対応する凸部42を有する。スタンパ40の表面、少なくとも凸部42の表面は、基材10の表面に比較して自己組織化膜に対する密着性が小さくなるように形成されている。
ついで、図4(B)に示すように、凸部42を含むスタンパ40の表面に自己組織化膜12aを形成する。
ついで、図4(C)に示すように、スタンパ40の凸部42と、基材10とを位置合わせした状態で接触させる。スタンパ40の凸部42の表面は基材10の表面に比べて、自己組織化膜12aとの密着性が小さいため、凸部42の上面の自己組織化膜12aは基材10の表面に転写される。したがって、図4(D)に示すように、スタンパ40を基材10から分離することにより基材10の表面に所望のパターンの自己組織化膜12が形成される。この方法では、スタンパ40を再利用できる利点がある。
以上の第1ないし第3の方法によって、いずれも微細なパターンの自己組織化膜12を形成することができる。第1の方法は、マスクやスタンパを必要とせず、直接的に微細なパターニングが可能であることから、好ましい方法である。
(b)ついで、図1(B)に示すように、所定のパターンを有する自己組織化膜12に触媒を付与するアクチベーティングを行う。具体的には、触媒としてパラジウムを用いる場合には、塩化パラジウムなどのパラジウム化合物を含む無電解めっき液に被処理体(図1(A)に示す、自己組織化膜12が形成された基材10)を浸漬する。パラジウムは、自己組織化膜12のアミノ基あるいはチオール基などの官能基と化学的親和性が高いため、自己組織化膜12のみに優先的に付着し、自己組織化膜12の先端にパラジウム層20が形成される。
この工程で用いられる無電解めっき液は、好ましくは、中性もしくは酸性であり、より好ましくは酸性(好ましくはpH2−pH6)である。無電解めっきを中性もしくは酸性の条件で行うことにより、パターニングされた自己組織化膜12の劣化、具体的には自己組織化膜12の部分的な分解や官能基が変性することによる劣化を抑制できる。したがって、触媒であるパラジウム層20を正確に所定のパターンで形成でき、パターニング精度の高い無電解めっきを行うことができる。
(c)ついで、図1(C)に示すように、無電解めっきを行い、パラジウム層20上に導電層24を形成する。
この工程で用いられる無電解めっき液は、上記の工程(b)と同様に、好ましくは、中性もしくは酸性であり、より好ましくは酸性(好ましくはpH2−pH6)である。導電層24の無電解めっきを中性もしくは酸性の条件で行うことにより、パターニングされた自己組織化膜12の劣化、具体的には自己組織化膜12の部分的な分解や官能基が変性することによる劣化を抑制できる。したがって、触媒であるパラジウム層20を精度良く維持した状態でめっき層22を形成できるので、パターニング精度の高い導電層24を形成できる。
導電層24を形成するための導電材料としては特に限定されず、無電解めっきでめっき層が形成できればよい。かかる導電材料としては、例えばニッケル、金、コバルト、銅またはパラジウムを用いることができる。また、導電層24は、複数のめっき層が積層されていてもよく、例えばニッケルめっき層の上に金めっき層を形成してもよい。これらのめっき金属材料は、各種電子デバイスにおいて配線や電極、その他種々の部材の材料として用いられるものであり、微細なパターン構造の電子デバイス用基板あるいは小型電子デバイスの作製に適している。
本実施の形態では、無電解めっきの工程(b)、(c)で、無電解めっき液のpHを特定の範囲とすることにより、パターニングされた自己組織化膜12の劣化を防止し、この自己組織化膜12の上に良好な無電解めっき層22を選択的に形成することができる。
また、本実施の形態において、アミノ基あるいはチオール基を有する自己組織化膜12が形成された以外の領域に、アミノ基、チオール基のいずれをも含まず、触媒に対して親和性を有しない自己組織化膜を設けることもできる。このようにすることで、アミノ基あるいはチオール基を有する自己組織化膜が存在する領域と、該自己組織化膜が存在しない領域とで、無電解めっきにおける選択性をより高めることができ、より微細で高アスペクト比のめっき層を形成できる。
本実施の形態によれば、以下の特徴を有する。
本実施の形態に係る製造方法よれば、導電層の形成領域に導電性材料、特に触媒に対して親和性を有する自己組織化膜12を形成し、この自己組織化膜12上に触媒層(この例ではパラジウム層20)を自己整合的に析出させることができる。したがって、パラジウム層20の上に無電解めっきによってめっき層22を析出させることができ、導電層24を選択的に形成できる。
具体的には、アミノ基あるいはチオール基を有する自己組織化膜12が形成された領域において、無電解めっき層22の形成が安定して行われる。アミノ基あるいはチオール基を有する自己組織化膜が選択的に形成された領域において、安定した無電解めっき層が形成される機構としては、詳細は不明ではあるが、現在のところ次のようであると考えられる。無電解めっきの核となるパラジウムはアミノ基あるいはチオール基と配位結合すると考えられている。そのため、自己組織化膜の分子鎖の末端に形成されたアミノ基あるいはチオール基に、パラジウムが吸着される。この結合は、通常の物理吸着よりも強固なため、安定したパラジウムの選択吸着が可能となり、これを核とした無電解めっき層が安定して形成されると考えられる。このような機構を考慮すれば、アミノ基あるいはチオール基は有機化合物の分子鎖の末端に形成されていることが望ましい。
本実施の形態に係る製造方法によれば、導電層24を選択的に形成できるので、エッチングによるパターニングに比べて導電材料を無駄にすることなく高い利用効率で使用できる。
本実施の形態に係る製造方法は、所定パターンの導電層24を選択的に形成できることから、エッチングによるパターニングが難しい金、白金などの貴金属材料からなる導電層の微細なパターニングに有用である。このような導電層は、例えば強誘電体キャパシタの電極層や半導体装置などの各種配線パターンに用いることができる。
さらに、本実施の形態に係る製造方法は、無電解めっきの工程において、めっき液のpHを、好ましくは7以下、さらに好ましくは酸性で行うことにより、パターニングされた自己組織化膜12の劣化、具体的には自己組織化膜の部分的な分解や官能基が変性することによる劣化を抑制でき、パターニング精度の高い導電層を形成できる。
(実験例)
以下の実験においては、無電解めっき液のpHが自己組織化膜に与える影響を調べた。実験方法は以下の通りである。
以下の実験においては、無電解めっき液のpHが自己組織化膜に与える影響を調べた。実験方法は以下の通りである。
(a)シリコンからなる基板上に熱酸化により膜厚0.4μmの酸化シリコン膜を形成し、これを基材として用いた。
(b)上記(a)で得られた基材の表面にアミノプロピルトリエトキシシランを用いた自己組織分子膜を形成した。具体的には、エタノールに2体積%のアミノプロピルトリエトキシシランおよび4体積%の純水を加えた混合液に、基材を5分間浸漬した。さらに、エタノール、純水の順で基材の洗浄を行った。この工程により、基材10の表面にアミノ基を含む自己組織化膜が形成された。この場合、アミノ基は、自己組織化膜の分子鎖の末端に位置している。
(c)自己組織化膜が形成された基材に対する、各種のpHを有する液体のサンプル(無電解めっき液を構成する液)の接触角を求めた。すなわち、各液体の自己組織化膜に対する接触角の経時的変化を求めることにより、自己組織化膜の劣化を調べた。その結果を図5に示す。液体のサンプルは、表1に示す通りである。サンプル1〜3は酸性、サンプル4は酸性ないし中性、サンプル5〜8はアルカリ性である。また、サンプル6以外は無電解めっき用の市販品であり表1には商品名で示す。サンプル1,2,3はメルテックス社製、サンプル4,5,7,8はエヌ・イー・ケムキャット社製である。
図5から明らかなように、酸性のサンプル1〜3においては、接触角が時間の経過によってほとんど変化しないことが確認された。また、pHが6.5〜7のサンプル4では、接触角の経時的変化が少しみられた。これに対し、pHが7より大きいアルカリ性のサンプル5〜8においては、接触角の経時的変化が著しかった。
以上のことから、自己組織化膜の経時的変化が少なく安定した状態を維持するには、無電解めっき液は好ましくはpH7以下、より好ましくは7未満であることが確認された。
さらに、上記(a)、(b)に引き続いて以下の工程(d)〜(f)を行うことにより、基材の上に金めっき層を形成した。
(d)波長172nmの真空紫外線を金めっき層の形成領域以外に照射し、この真空紫外線のエネルギーによって自己組織化膜を分解させることにより、所定パターンの自己組織化膜を形成した。具体的には、ラインアンドスペースが5μm/2μmのストライプ状の自己組織化膜パターンを形成した。
(e)ついで、自己組織化膜パターンが形成された基材を表1のサンプル3のアクチベータ液に5分間浸漬し、パラジウム触媒を自己組織化膜に付与した。
(f)ついで、基材をpH6.5の金の無電解めっき液(商品名Super Mex #850:エヌ・イー・ケムキャット社製)に30分間浸漬して、金めっき層を形成した。
その結果、膜厚0.2μmの金めっき層が形成された。その表面の電子顕微鏡写真を図6に示す。図6から、本実験例によれば、良好なパターニング精度を有する無電解めっき層が得られることが確認された。
以上、本発明の導電層の製造方法に関する一実施の形態について述べたが、本発明はこれに限定されず、その要旨の範囲内で各種の態様をとることができる。この製造方法によって得られた導電層を有する基板は、半導体装置、液晶,ELなどの表示装置をはじめとする各種の電子デバイスに用いることができる。
10 基材、12,12a 自己組織化膜、20 パラジウム層、22 めっき層、24 導電層、30 マスク層、40 スタンパ、42 凸部
Claims (9)
- 基材の表面における導電層の形成領域に、該導電層の導電材料に対して親和性を有する自己組織化膜を形成する第1工程と、
無電解めっきによって前記自己組織化膜の上に前記導電材料を析出させて前記導電層を形成する第2工程と、
を含む、導電層の製造方法。 - 請求項1において、
前記第2工程において、無電解めっき液のpHは7以下である、導電層の製造方法。 - 請求項1において、
前記第2工程において、無電解めっき液は酸性である、導電層の製造方法。 - 請求項1ないし3のいずれかにおいて、
前記第2工程において、前記自己組織化膜に触媒を付与する工程を有する、導電層の製造方法。 - 請求項1ないし4のいずれかにおいて、
前記第1工程は、
前記基材の表面に、前記導電材料に対して親和性を有する自己組織化膜を形成する工程と、
前記導電層の形成領域を除く領域に、前記自己組織化膜を分解できるエネルギーを有する電磁波または電子線を照射して、該自己組織化膜をパターニングする工程と、
を含む、導電層の製造方法。 - 請求項1ないし4のいずれかにおいて、
前記第1工程は、
前記導電層の形成領域を除く領域に、マスク層を形成する工程と、
前記マスク層および前記基材の表面に、前記導電材料に対して親和性を有する自己組織化膜を形成する工程と、
前記マスク層を除去して前記自己組織化膜をパターニングする工程と、
を含む、導電層の製造方法。 - 請求項1ないし4のいずれかにおいて、
前記第1工程は、
前記導電層の形成領域に対応する凸部を有するスタンパを準備する工程と、
前記スタンパの少なくとも前記凸部上に、前記導電材料に対して親和性を有する自己組織化膜を形成する工程と、
前記凸部上の前記自己組織化膜を、前記基材の表面における前記導電層の形成領域に転写する工程と、
を含む、導電層の製造方法。 - 請求項1ないし7に記載の製造方法によって得られた、導電層を有する基板。
- 請求項8に記載の基板を含む電子デバイス。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003283667A JP2005051151A (ja) | 2003-07-31 | 2003-07-31 | 導電層の製造方法、導電層を有する基板、および電子デバイス |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003283667A JP2005051151A (ja) | 2003-07-31 | 2003-07-31 | 導電層の製造方法、導電層を有する基板、および電子デバイス |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005051151A true JP2005051151A (ja) | 2005-02-24 |
Family
ID=34268485
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003283667A Withdrawn JP2005051151A (ja) | 2003-07-31 | 2003-07-31 | 導電層の製造方法、導電層を有する基板、および電子デバイス |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005051151A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007043113A (ja) * | 2005-06-30 | 2007-02-15 | Semiconductor Energy Lab Co Ltd | 半導体装置、半導体装置の作製方法 |
JP2008192752A (ja) * | 2007-02-02 | 2008-08-21 | Sharp Corp | 有機デバイスとその製造方法 |
WO2008102619A1 (ja) * | 2007-02-23 | 2008-08-28 | Konica Minolta Holdings, Inc. | 有機薄膜トランジスタ及び有機薄膜トランジスタの製造方法 |
WO2009054371A1 (ja) * | 2007-10-23 | 2009-04-30 | Ube-Nitto Kasei Co., Ltd. | 金属皮膜形成方法及び導電性粒子 |
JP2009293082A (ja) * | 2008-06-05 | 2009-12-17 | Sony Corp | 電極及びその形成方法、半導体デバイス |
JP2010513721A (ja) * | 2006-12-20 | 2010-04-30 | スリーエム イノベイティブ プロパティズ カンパニー | 基材上で付着金属をパターン化する方法 |
US7922887B2 (en) | 2005-01-27 | 2011-04-12 | Hitachi, Ltd. | Metal structure and method of its production |
JP2013512568A (ja) * | 2009-11-24 | 2013-04-11 | ユニ−ピクセル・ディスプレイズ・インコーポレーテッド | 表面エネルギーの調節による電気伝導パターンの形成 |
US8772164B2 (en) | 2011-12-15 | 2014-07-08 | Kabushiki Kaisha Toshiba | Method for forming interconnection pattern and semiconductor device |
-
2003
- 2003-07-31 JP JP2003283667A patent/JP2005051151A/ja not_active Withdrawn
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7922887B2 (en) | 2005-01-27 | 2011-04-12 | Hitachi, Ltd. | Metal structure and method of its production |
JP2007043113A (ja) * | 2005-06-30 | 2007-02-15 | Semiconductor Energy Lab Co Ltd | 半導体装置、半導体装置の作製方法 |
JP2010513721A (ja) * | 2006-12-20 | 2010-04-30 | スリーエム イノベイティブ プロパティズ カンパニー | 基材上で付着金属をパターン化する方法 |
JP2008192752A (ja) * | 2007-02-02 | 2008-08-21 | Sharp Corp | 有機デバイスとその製造方法 |
US8030648B2 (en) | 2007-02-23 | 2011-10-04 | Konica Minolta Holdings, Inc. | Organic thin film transistor and organic thin film transistor manufacturing process |
JPWO2008102619A1 (ja) * | 2007-02-23 | 2010-05-27 | コニカミノルタホールディングス株式会社 | 有機薄膜トランジスタ及び有機薄膜トランジスタの製造方法 |
WO2008102619A1 (ja) * | 2007-02-23 | 2008-08-28 | Konica Minolta Holdings, Inc. | 有機薄膜トランジスタ及び有機薄膜トランジスタの製造方法 |
WO2009054371A1 (ja) * | 2007-10-23 | 2009-04-30 | Ube-Nitto Kasei Co., Ltd. | 金属皮膜形成方法及び導電性粒子 |
JP5620678B2 (ja) * | 2007-10-23 | 2014-11-05 | 宇部エクシモ株式会社 | 金属皮膜形成方法及び導電性粒子 |
TWI467049B (zh) * | 2007-10-23 | 2015-01-01 | Ube Nitto Kasei Co | 金屬薄膜形成方法及導電性粒子 |
KR101502995B1 (ko) | 2007-10-23 | 2015-03-16 | 우베 에쿠시모 가부시키가이샤 | 금속 피막 형성 방법 및 도전성 입자 |
JP2009293082A (ja) * | 2008-06-05 | 2009-12-17 | Sony Corp | 電極及びその形成方法、半導体デバイス |
JP4650521B2 (ja) * | 2008-06-05 | 2011-03-16 | ソニー株式会社 | 電極及びその形成方法、半導体デバイス |
JP2013512568A (ja) * | 2009-11-24 | 2013-04-11 | ユニ−ピクセル・ディスプレイズ・インコーポレーテッド | 表面エネルギーの調節による電気伝導パターンの形成 |
US8772164B2 (en) | 2011-12-15 | 2014-07-08 | Kabushiki Kaisha Toshiba | Method for forming interconnection pattern and semiconductor device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
Hidber et al. | Microcontact printing of palladium colloids: Micron-scale patterning by electroless deposition of copper | |
US9646833B2 (en) | Forming patterned graphene layers | |
US20100270057A1 (en) | Circuit board and method for manufacturing the same | |
JP2005051151A (ja) | 導電層の製造方法、導電層を有する基板、および電子デバイス | |
JP2005521238A (ja) | ソース及びドレイン並びにそれらの間のギャップを規定するための方法 | |
TWI415969B (zh) | Preparation of nanostructures | |
JP5665169B2 (ja) | 金型製造方法およびその方法により形成された金型 | |
JP4742327B2 (ja) | 物質の空間精密配置技術 | |
US20080283405A1 (en) | Method for Producing Patterned Structures by Printing a Surfactant Resist on a Substrate for Electrodeposition | |
TWI291382B (en) | Method of forming a metal thin film with micro holes by ink-jet printing | |
JP2007084850A (ja) | 回路パターン形成方法 | |
JP4202054B2 (ja) | 薄膜パターンの形成方法 | |
US20100230146A1 (en) | Circuit layer comprising cnts and method of manufacturing the same | |
JP3843706B2 (ja) | 微細構造体の製造方法 | |
JP2007103479A (ja) | ポリイミド樹脂基材の無機薄膜パターン形成方法 | |
JP2003082469A (ja) | 金属膜パターンの形成方法 | |
JP2005033184A (ja) | 自己組織化単分子膜の縁部を用いた狭小形状の形成 | |
KR100532515B1 (ko) | 기판에 금속을 무전해 석출하고 패터닝하는 방법 | |
KR100815081B1 (ko) | 스탬퍼 이형처리 방법 | |
JP2001207288A (ja) | 細孔内への電着方法及び構造体 | |
JP2001284288A (ja) | 微細構造体及びその製造方法 | |
JP2004111818A (ja) | パターン形成方法 | |
JP2009007613A (ja) | ポリイミド樹脂基材への金属薄膜パターン形成方法、金属薄膜回路パターン形成方法、金属薄膜基板、及び金属薄膜回路基板 | |
JP2005194611A (ja) | 膜パターンの製造方法、導電層の製造方法、電子デバイスの製造方法及び電子デバイス | |
JP2006342402A (ja) | 構造体の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20061003 |