JP2005521238A - ソース及びドレイン並びにそれらの間のギャップを規定するための方法 - Google Patents

ソース及びドレイン並びにそれらの間のギャップを規定するための方法 Download PDF

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Abstract

薄膜トランジスタのソース及びドレインを作る方法が開示されている。この方法は、基板上に単分子層のマスクを形成するステップ（１０６）を有する。このマスクは、金属層（１０８）の選択的無電解めっきのために使用される。従って、金属層は、単分子層が存在していない領域に成長できる。結果として、成長した金属層は、間にギャップ（このギャップの部分では、単分子層が被着を防止していた）を伴なうソース及びドレインを形成することができる。

Description

本発明は、間にギャップを有する薄膜トランジスタのためのソース及びドレインを規定する方法に関する。この方法は、基板上に第１の金属層を被着する工程、及び第１の金属層の上にマイクロコンタクトプリンティングによって単分子層のマスクを形成する工程とを有する。
薄膜構造に基づく大面積電子装置の製造に関する改良が、現在非常に要求されている。大面積電子装置（例えば、アクティブマトリックス液晶ディスプレイ（ＡＭ−ＬＣＤ））の製造は、集積回路の製造に基づいている。しかし、集積回路のサイズの縮小を、直接、大面積電子装置の低コストに変えることはできない。従って、多くの努力は、大面積電子装置を製造するための新しい技術を開発することに費やされる。
これらの大面積電子装置は、大部分はトランジスタの組合せに基づく。従って、トランジスタの同時製造のための製造工程が関心を呼んでいる。多結晶Ｓｉ、アモルファスＳｉ、又は有機半導体のような相対的に低い移動度の半導体材料で十分高速のスイッチング速度を得るため、トランジスタのソースとドレインとの間のギャップが小さく保持されることが重要である。
従来より、トランジスタ構造を作るためにフォトリソグラフィーが使用される。しかし、大面積電子装置に対して、この技術は非常に高価なものとなり、従って代替技術が関心を呼んでいる。
薄膜トランジスタを製造する幾つかの新たな技術が現在開発されている。Y. Xia及びG.M Whitesidesのソフトリソグラフィ（Angew. Chem. Int. Ed. 1998, 37, 550-575）において、表面上に、自己集合単分子層（ＳＡＭ）のパターン又はマスクを規定する新しい技術が提供されている。この技術はマイクロコンタクトプリンティングと呼ばれている。マイクロコンタクトプリンティングの一般的な概念は、突出した素子を有し単分子層を形成する分子がつけられるスタンプを、表面に接触させることである。スタンプがその表面に接触すると、その接触領域においてその表面上に単分子層が形成される。従って、マスクを表面に簡単に形成することができる。次に、このＳＡＭのマスクは、そのマスクによって覆われている領域において、下に存在している層のエッチングを防止するために使用される。従って、大面積電子装置又はトランジスタの所望のパターンを、選択的エッチングによって形成することができる。しかしながら、この技術は、たくさんの材料がエッチング工程で無駄になる不利な点を有する。しかしもっと重大なのは、ＳＡＭのマスクの選択性が、数百ｎｍの層のダイレクトエッチングには十分に適していないことである。必要とされるエッチング時間に、単分子層は侵食され、残るべきパターンの中にホールがエッチングされる。
Xia及びWhitesidesの記事は、印刷されたＳＡＭを伴なう基板上への選択化学気相成長法（ＣＶＤ）も提示している（５６１ページ参照）。しかし、ＣＶＤは、特別な（通常非常に有毒な）気体の金属有機化合物が表面で分解され金属層をもたらすという工程である。これは、工程を相対的に高価にする真空又は減圧工程も必要とする。
本発明の目的は、プリンティング技術によって、間にギャップを伴なうソース及びドレインを規定するための方法を提供することにある。
本発明の目的は、請求項１による方法によって達成される。
従って、間にギャップを伴なう薄膜トランジスタのためのソース及びドレインを規定するための方法であって、この方法は、
基板上に第１の金属層を被着するステップ、
マイクロコンタクトプリンティングによって上記第１の金属層の上に単分子層のマスクを形成するステップ、
上記単分子層によって覆われていない第１の金属層の領域に選択的に被着する第２の無電解金属層を被着するステップ、及び
上記単分子層、及び少なくとも上記単分子層によって覆われていた領域における上記第１の金属層を除去するステップ
を有する。
本発明によって、簡単で且つ無害な工程である無電解めっき（electroless deposition）によって金属層の選択的被着が実行できるであろう基板が備えられる。従って、第１の層を非常に薄くできるので（１０−２０ｎｍのオーダー）、多量の無駄な材料を生み出す過剰なエッチング及び被着が不要である。この方法を用いることにより、相対的に厚い金属層の構造部分（〜１μｍ）の間に、２μｍまでサイズを小さくしたギャップを実現することができる。従って、大面積電子装置（例えばＡＭ−ＬＣＤ）を形成するための薄膜トランジスタの製造が、安価に且つ簡単に行われる。
単分子層及びこの単分子層によって覆われていた領域における第１の金属層を除去するステップは、２つのステップに分けることができる。第１のステップでは、単分子層は、以下に記載される幾つかの異なる方法のうちのいずれかの方法を用いることによって、除去される。次に、第２のステップでは、単分子層によって覆われていた領域における第１の金属層がエッチングされる。
しかし、単分子層を素早く侵食するエッチャントが使用される場合、単分子層の除去は、第１の金属層のエッチングといっしょにすることができる。次に、単分子層は素早く除去され、エッチャントは、エッチングが始まった後、単分子層によって覆われていた領域において第１の金属層をエッチングし始める。このやり方では、第２の金属層は、第１の金属層よりも相対的に影響を受けない。従って、第２の金属層は第１の金属層よりも非常に厚いので、エッチャントは第２の金属層にはそれほど影響を与えない。
従って、第１の金属層のエッチングのためのエッチャントであって、単分子層を素早く侵食するエッチャントが使用される場合、別個の単分子層の除去を省略することができる。言い換えると、斯かるエッチャントにおいて単分子層に対して選択性がない場合、別個の単分子層の除去を省略することができる。例えば、斯かるエッチャントとして、ＫＩ／Ｉ２（ヨウ化カリウム及びヨウ素）の水溶液を使用することができる。
請求項２による方法は、パターンを有する接触がマスクパターンを制御するという点で、有利である。従って、スタンプの突出したエレメントは、要求されたマスクパターンに従って設計できるだろう。
請求項３による方法によって、スタンプと第１の金属層との間の接触が、分子を形成する単分子層をスタンプから第１の金属層に転写する。
請求項４によるオクタデシルチオールの単分子層材料としての使用は、オクタデシルチオールが第１の金属層に結合し単分子層を形成するという点で、適している。さらに、オクタデシルチオールは金属の被着を防止するのに適している。従って、オクタデシルチオールのマスクは選択的被着のためのパターンを形成するが、多くの他のチオール分子（例えば、エイコサンチオール、ヘキサデカンチオール等）が可能である。
請求項５による方法は、単分子層の使用前に第１の金属層のパターニングを可能にするという利点を有する。
請求項６による被着のための金属として銀又は銅の使用は、銀及び銅が電子装置の使用に適した金属であるという点で、都合がよい。更に、銀及び銅はそれほど高価ではなく、このことによって安価な方法で装置が製造される。
請求項７に規定されるような、又は請求項８、９若しくは１０に規定されるような方法により、上記単分子層の除去が可能になる。単分子層は、加熱によって（これは、非常に単純なステップである）、又はアルゴンプラズマ処理によって（これは、加熱ほど単純ではないがかなり速い）、除去することができる。
単分子層は、約−１（Ｖ ｖｓ ＮＨＥ（標準水素電極））におけるＫＯＨ水（例えば、０．５ＭのＫＯＨ）での還元脱離によっても除去することができる。例えば、Langmuir;
2001; 17(11); 3307-3316のD. Losic, J.G. Shapter, 及びJ.J. Goodingによる”Influence of Surface Topography on Alkanethiol SAMs Assembled from Solution and by Microcontact Printing”が参照される。あるいは、単分子層は、高温の有機溶媒（例えば、沸点に近いシクロヘキサン）中で基板をしばらくの間加熱することによって除去できる。
適切には、ソース及びドレインが作られたときその構造上にパッシベーション層が被着される。従って、装置の電気的安定性が確保される。
本発明のこれら及び他の態様は、以下に記載される実施例から明らかであり、この実施例を基準にして説明される。
本発明の好適実施例は、添付図面を基準にして記載される。
図１−５及び６を参照すると、本発明による方法が記載されている。図１−５には、基板２上にソース及びドレインを製造する工程の異なる段階における基板２が示されている。図６には、工程のフローチャートが示されている。先ず、基板２が準備される（ステップ１００）。適切な基板２は、例えばガラス、ポリマー又は複合材料であるが、Ｓｉ、ＧａＡｓ又は石英を使うことができる。次に、第１の金属層４が基板４上に被着される（ステップ１０２）。好ましくは、この金属層は、２−２０ｎｍのＴｉ、ＴｉＷ、Ｍｏ又はＣｒのような卑金属又は合金、及び２０ｎｍの銀の薄膜から構成される。第１の金属層の金属に使用できるであろう代替材料は、第２の無電解金属層に使用される金属に依存して、例えばＰｄ又はＡｕである。しかし、第１及び第２の金属層においてエッチングが同じ速度で行われることが望まれるので、第１の金属層は第２の金属層と同じ金属からなることが好ましい。第１の金属層は、無電解めっき法、高真空（＜１０−６ｍｂａｒ）蒸着又はスパッタリングによって被着することができるであろう。
次に、第１の金属層４上に、マイクロプリンティングによって単分子層のマスク６が形成される（ステップ１０６、図１参照）。マスク６は、基板２上に、分子を形成する単分子層が備えられるスタンプ（図示せず）と第１の金属層４との間に接触を確立することによって形成される。
スタンプは以下のようにして作られる。先ず、マスターが作られる。６インチの直径のＳｉ（１００）ウエハーをＳｉ３Ｎ４の層（〜１５０ｎｍ）で覆う。この層は、およそ８００℃の温度におけるＳｉＨ２Ｃｌ２ガス及びＮＨ３ガスによる低圧化学気相成長法（ＬＰＣＶＤ）工程で被着される。このウエハー上にスピンコーティングによってポジ型のフォトレジストの薄層が備えられる。マスクを介したＵＶ照射及び現像工程の後、ウエハー上にフォトレジストパターンが得られる。次に、露出したＳｉ３Ｎ４がＣＨＦ３／Ｏ２プラスマによってエッチングされる。エッチングの間、温度は１００℃以下のままである。フォトレジストは酸素プラスマによって除去される。結果として生じるＳｉ３Ｎ４パターンが、Ｓｉ（１００）の反応性イオンエッチングにおいてエッチマスクとして使用される。別の酸素プラスマ処理の後、ウエハーは、約０．５ｍｌの（ヘプタデカフルオロ−１，１，２，２−テトラハイドロデシル）トリクロロシランとともにデシケータに導入される。デシケータは、約０．２ｍｂａｒの圧力まで下げられる。６０分以後、デシケータは通気され、ウエハーは予熱オーブン（１００℃）に１時間置かれる。そして、スタンプの作成に使用されるスタンプ用のマスターが用意される。
次に、マスターのネガとしてスタンプが作られる。マスターのネガは、Dow Corning Corporationによって生産されるシルガード（Ｒ）１８４のシリコーンゴムから作られる。２２ｇのシルガード（Ｒ）１８４の「ベース」及び２．２ｇのシルガード（Ｒ）１８４の「硬化剤」が、ポリスチレンの使い捨てホルダーで攪拌されることによって十分に混合される。この結果として閉じ込められる気泡は、ポリスチレンホルダをデシケータに置き、０．２ｍｂａｒの圧力に（段階的に）下げることによって除去される。Ｓｉマスターウエハーがバキュームチャック上に配され、シリコーン混合物がマスタ上に静かに流される。バキュームチャックで平らなふたの底部に１００μｍの厚いポリカーボネートシート（３Ｍ社）を取り付ける。このふたは、シリコーン上の、マスタの表面より約１ｍｍ上の高さまで慎重に下げられる。６５℃の温度で１６時間硬化させた後、ふたを開け、ポリカーボネートシート及びスタンプがマスタから剥がされる。スタンプは、ポリカーボネートシートから剥がされ、１−２ｃｍ２の片にカットされる。
マイクロコンタクトプリンティングの前に、スタンプには分子を形成する単分子層を備えることが必要である（ステップ１０４）。そこで、スタンプ（１−２ｃｍ２の片）を２ｍＭの新鮮なオクタデシルチオールのエタノール溶液中に１−２時間浸すことによって、インクがつけられる。その溶液から取り出した後、スタンプはエタノールでリンスされ、窒素ガス流で乾燥される。そして、スタンプにオクタデシルチオールが与えられる。次に、ステップ１０６の間に、スタンプの印刷面を基板の表面に接触させ約１５秒で取り除く。この工程において、オクタデシルチオールの自己集合単分子層（ＳＡＭ；厚さ〜２ｎｍ）が第１の金属層の表面に作られる（図２参照）。各分子８が自発的に金属表面４に結合する。従って、隣り合う分子８により密な単分子層１０が形成される。
スタンプの除去の後、無電解成長（electroless growth）を単分子層１０を含まない領域（特に、ソースとドレインとの間のギャップ）に制限する無電解めっき（ステップ１０８）が施される。このステップにおいて、約５００ｎｍの厚さの第２の無電解金属層１２が被着される。このステップにおいて、基板２は、アンモニア銀溶液及び還元剤を基礎とした無電解銀浴槽に浸される。この浴槽は、米国特許ＵＳ３，９６０，５６４号の例６に記載されている。ある一定の時間の経過後、基板２はこの溶液から取り出され、脱イオン水でリンスされ、窒素ガス流中で乾燥される。光学顕微鏡、原子間力顕微鏡、又は走査電子顕微鏡を用いた検査によって、プリンティング工程１０６において、スタンプが接触する領域に銀被着のみが生じていることが示された（図３参照）。結果として生じるパターンの厚さは、成膜時間（１５分−４時間）及び溶液の温度に依存する。
最後に、被着された第２の金属層の銀の間の非常に薄い銀膜（２０ｎｍ）を、エッチングによって除去する。先ず、基板２を約１００−１５０℃で或る時間（数分から数時間）加熱することによって、又は０．２ｍｂａｒの圧力及び２．４５ＧＨｚの放電周波数での３００Ｗのパワーにおける５−１０分間のアルゴンプラズマ処理によって、ＳＡＭが除去される（ステップ１１０、図４参照）。アルゴンプラズマ処置は、ＴｅＰｌａ社のＴｅＰｌａ３００Ｅを用いて実行することができた。単分子層は、−１（Ｖ ｖｓ ＮＨＥ）におけるＫＯＨ水（例えば、０．５ＭのＫＯＨ）での還元脱離によっても除去することができる。あるいは、単分子層は、基板を高温の有機溶媒中で（例えば、沸点に近いシクロヘキサン中で）しばらくの間加熱することによって除去することもできる。
次に、基板２は、１０秒間、０．１ＭのＫ２Ｓ２Ｏ３及び０．０１ＭのＫ３Ｆｅ（ＣＮ）６を含むエッチング水溶液に浸される。この処理によって、第２の金属層の堆積した銀膜の小部分も除去される（図５参照）。このように、マスク６によって第２の金属層１２のめっきが許容されなかった領域において、第１の金属層４は除去される（ステップ１１２）。
その後、パッシベーション層を塗布できる。ドレインと画素電極との間に良好なコンタクトを確保するため、コンタクトホールを少なくとも部分的に金属で満たすための別の無電解ステップを実行できる。
図７を参照すると、上記の方法によって金属層の選択的被着が実行された基板のＡＦＭ画像が示されている。そこには、被着金属の領域の間にギャップが示されており、これは、間にギャップを伴なうソース及びドレインに対応する。この画像から、高さ１．６５μｍの層が、間に５μｍのギャップを伴なって成長していることが明らかである。
本発明により、ソースとドレインとの間のギャップを形成するための金属層の選択的無電解めっきを実行することができた。本発明の方法は、フォトリソグラフィ法によって達成できるであろう解像度と同じ解像度を達成することはできないかもしれないが、本発明の方法はより安価であり、大面積電子装置に十分な解像度は達成可能である。このように、大面積電子装置の製造工程のための極めて優れた改良が開示されている。
ここに記載された好適実施例は限定的なものではなく、添付請求項に規定される保護範囲内で多くの代替実施例が可能であることを強調する。例えば、他のスタンプ材料（シリコン又はポリウレタンゴムのような他の種類）を使用することができるだろう。更に、この方法は、「電子ペーパー」、安価なｒｆラベリングタグ又はチューナブル光ファイバー装置のような他の装置を製造するために使用することができるだろう。
第１の金属層を被着するとき、相対的に粗いパターンを作ることもできるだろう。これは、プリントされた感光剤を触媒として使用することによって達成できるだろう。感光剤をプリントする工程の例は、Langmuir; 2001; 16(16); 6367-6373のH. Kind, M. Geissler, H. Schmid, B. Michel, K. Kern, 及び E. Delamarcheによる”Patterned
Electroless Deposition of Copper by Microcontact Printing Palladium(II) Complexes on Titanium-Covered Surfaces”で見つけることができる。あるいは、溶液を含有する銀（例えば、有機溶媒中のコロイド銀粒子）を、インクジェットプリンティング又はオフセットプリンティングのような他のプリンティング技術によって、粗くパターニングすることができる。
本発明によるソース及びドレインの成長のステップの間の基板断面図である。 図１の領域Ａの拡大断面図である。 本発明によるソース及びドレインの成長のステップの間の基板断面図である。 本発明によるソース及びドレインの成長のステップの間の基板断面図である。 本発明によるソース及びドレインの成長のステップの間の基板断面図である。 本発明による方法のフローチャートである。 本発明による方法に従って成長する構造のＡＦＭ−画像である。

Claims (11)

  1. 間にギャップを伴なう薄膜トランジスタのためのソース及びドレインを規定するための方法であって、
    基板上に第１の金属層を被着するステップ、
    マイクロコンタクトプリンティングによって前記第１の金属層の上に単分子層のマスクを形成するステップ、
    前記単分子層によって覆われていない第１の金属層の領域に選択的に被着する第２の無電解金属層を被着するステップ、及び
    前記単分子層、及び少なくとも前記単分子層によって覆われていた領域における前記第１の金属層を除去するステップ
    を有する方法。
  2. 前記単分子層のマスクを形成するステップが、突出したエレメントを有するスタンプにより、前記第１の金属層と前記スタンプとの間でパターンを有する接触を確立することによって、分子を形成する単分子層を前記スタンプから前記第１の金属層に転写するステップを有する請求項１による方法。
  3. 前記単分子層のマスクを形成するステップが、分子を形成する単分子層を前記スタンプに備えるステップを有する請求項２による方法。
  4. 分子を形成する単分子層を前記スタンプの表面に備えるステップが、前記単分子層を形成するオクタデシルチオールを前記スタンプの表面に備えるステップを有する請求項３による方法。
  5. 前記第１の金属層を被着するステップは、プリントされた感光剤を触媒として使用することによって、パターンを有する層を形成するステップを有する請求項１乃至４のうちのいずれか１項による方法。
  6. 前記金属層を被着するステップは、銀又は銅を被着するステップを有する請求項１乃至５のうちのいずれか１項による方法。
  7. 前記単分子層を除去するステップが、その構造を熱するステップを有する請求項１乃至６のうちのいずれか１項による方法。
  8. 前記単分子層を除去するステップが、アルゴンプラズマ処理のステップを有する請求項１乃至６のうちのいずれか１項による方法。
  9. 前記単分子層を除去するステップが、還元脱離を有する請求項１乃至６のうちのいずれか１項による方法。
  10. 前記単分子層を除去するステップが、有機溶媒中において高温で前記基板を加熱するステップを有する請求項１乃至６のうちのいずれか１項による方法。
  11. 前記ソース及びドレインが作られた後、その構造にパッシベーション層を被着するステップを更に有する請求項１乃至１０のうちのいずれか１項による方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2037303A2 (en) 2007-09-14 2009-03-18 Konica Minolta Opto, Inc. Optical unit and image pickup apparatus
JP2012234923A (ja) * 2011-04-28 2012-11-29 Dainippon Printing Co Ltd 薄膜トランジスタ基板の製造方法およびトップゲート構造薄膜トランジスタ基板
JP2014103419A (ja) * 2006-10-18 2014-06-05 3M Innovative Properties Co 高分子基材上に付着金属のパターンを形成する方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7229847B2 (en) * 2002-03-15 2007-06-12 Lucent Technologies Inc. Forming electrical contacts to a molecular layer
US7160583B2 (en) * 2004-12-03 2007-01-09 3M Innovative Properties Company Microfabrication using patterned topography and self-assembled monolayers
US20060226442A1 (en) 2005-04-07 2006-10-12 An-Ping Zhang GaN-based high electron mobility transistor and method for making the same
US8764996B2 (en) 2006-10-18 2014-07-01 3M Innovative Properties Company Methods of patterning a material on polymeric substrates
US7968804B2 (en) 2006-12-20 2011-06-28 3M Innovative Properties Company Methods of patterning a deposit metal on a substrate
US8431448B2 (en) * 2006-12-28 2013-04-30 Dai Nippon Printing Co., Ltd. Organic transistor element, and method of manufacturing the same by concurrently doping an organic semiconductor layer and wet etching an electrode provided on the organic semiconductor layer
CN102016768B (zh) 2008-02-28 2014-11-19 3M创新有限公司 具有变化的薄层电阻的触屏传感器
JP2011517367A (ja) 2008-02-28 2011-06-02 スリーエム イノベイティブ プロパティズ カンパニー 基材上に導電体をパターン化する方法
EP3614418B1 (en) * 2008-02-28 2023-11-01 3M Innovative Properties Company Touch screen sensor
US8284332B2 (en) * 2008-08-01 2012-10-09 3M Innovative Properties Company Touch screen sensor with low visibility conductors
CN102016766B (zh) 2008-02-28 2014-05-14 3M创新有限公司 具有低可见度导体的触屏传感器
US20120125882A1 (en) * 2010-11-22 2012-05-24 3M Innovtive Properties Company Method of making touch-sensitive device with electrodes having location pattern included therein
US10620754B2 (en) 2010-11-22 2020-04-14 3M Innovative Properties Company Touch-sensitive device with electrodes having location pattern included therein
CN102516841B (zh) * 2011-11-21 2013-08-07 广西师范学院 酞菁锌配合物作为墨水在微接触印刷中的应用
JP5224203B1 (ja) 2012-07-11 2013-07-03 大日本印刷株式会社 タッチパネルセンサ、タッチパネル装置および表示装置
CN106206402B (zh) * 2016-08-16 2017-10-13 苏州华博电子科技有限公司 一种曲面上精密薄膜电路制作方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5900160A (en) * 1993-10-04 1999-05-04 President And Fellows Of Harvard College Methods of etching articles via microcontact printing
US6329226B1 (en) * 2000-06-01 2001-12-11 Agere Systems Guardian Corp. Method for fabricating a thin-film transistor

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014103419A (ja) * 2006-10-18 2014-06-05 3M Innovative Properties Co 高分子基材上に付着金属のパターンを形成する方法
EP2037303A2 (en) 2007-09-14 2009-03-18 Konica Minolta Opto, Inc. Optical unit and image pickup apparatus
JP2012234923A (ja) * 2011-04-28 2012-11-29 Dainippon Printing Co Ltd 薄膜トランジスタ基板の製造方法およびトップゲート構造薄膜トランジスタ基板

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