JP2004507879A - 個別配置 - Google Patents

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Abstract

互いに位置合わせされた、少なくとも1つの構造および第2の構造を含む構造が提供される個別配置である。第2の構造に対する第1の構造の相対位置を検出する位置検出デバイスが提供され、構成において操作が行なわれたことを確認する。個別配置は、互いに位置合わせされた、少なくとも第1の構造と第2の構造とを含む構造、および第1の構造と第2の構造との間に相対位置を検出する、位置検出デバイスを有する。位置格納デバイスが提供され、位置格納デバイス内に、第1の構造と第2の構造との間の相対位置に関する情報が格納される。位置検出デバイスは、比較デバイスを有し、比較デバイスは、位置格納デバイス内に格納された情報を、検出された相対位置と比較する。第1の構造と第2の構造は、それぞれ、少なくとも部分的にオーバーラップして接触する導電性コンタクトである。第1の構造のコンタクトは、第2の構造のコンタクトよりも少ない面積を有する。
【選択図】図4

Description

【0001】
本発明は、請求項1による個別配置に関する。
【0002】
特に、電子支払トランザクション、電子認証等のために、より安全なコンポーネント、すなわち、操作されていないコンポーネントまたは操作不可能なコンポーネントを用いる必要性が益々高まっている。これは、例えば、パスワード、コードワード等を、コンポーネントに格納して保護することと理解され得る。しかしながら、コンポーネント上で行なわれる手順が操作されることも回避される必要がある。このような操作と取り組む試みにおいて、コンポーネントが損傷し、新しい保護されないコンポーネントと置き換えられるか、または操作された後、動作するように修復されることがよくある。この理由から、一方で、コンポーネントを個別化、すなわち、各コンポーネントが一意に定まることを保証し、他方、損傷を受けたコンポーネントが再び修復され得ることを回避することが必要である。このような損傷は、多くの場合、コンタクト、すなわちコンポーネントにおいてメタライゼーションレベルが除去され、コンポーネントにおいて、その下に位置する保護された情報に到達することである。
【0003】
従って、本発明の課題は、単純な手段を用いて個別性が保持され、損傷した場合、これらの手段が修復されない個別配置を提供することである。
【0004】
この課題は、本発明により、請求項1に記載される措置を用いて解決される。
【0005】
超小型電子コンポーネントの製作において最高の精度であっても、予定された位置決めからの偏差は常に生じ、このような偏差は、通常、ランダムであることで、位置検出デバイスを用いて、第2の構造に対する第1の構造の相対的位置を決定することによって個別性が確認され得る。コンポーネントを検査するために、第1の構造または第2の構造、あるいはこれらの両方が除去されなければならないことで、次に同じ個別性を製作することはもはや不可能である。
【0006】
本発明のさらなる有利な実施形態は、従属請求項に記載される。位置格納デバイスが個別配置において提供されることによって、個別配置上で、格納された位置情報と、実際に検出された位置情報との比較を用いて、配置に関する操作が行なわれたかどうかが確認され得る。第1の構造および第2の構造として金属コンタクトが提供されることによって、コンポーネント上のメタライゼーション層の除去、または重なり合って位置する2つのコンポーネントの分離も確認することが可能である。
【0007】
以下において、本発明は、図面を参照し、実施例を用いて詳細に説明される。
【0008】
図1による第1の実施例において、例えば、図2〜図6に示されるように、第1の構造4および第2の構造5が提供される構成が提供される。位置検出デバイス2を用いて、位置情報、すなわち、第1の構造4と第2の構造5との間の相対位置が検出可能である。位置格納デバイス3において、位置情報が格納され、位置検出デバイスは、詳細に図示されていない比較デバイスを用いて、格納された位置情報を、構成1における実際に存在する位置情報と比較し得、対応する信号Sを出力し得る。
【0009】
図2において、金属コンタクト4が備えられた第1の層10が提供される。さらに金属コンタクトが提供された第2の層20が、この第1の層と境界を接する。2つのコンタクトは境界層において互いに付着し合う。これは、2つのメタライゼーションレベルであり得るか、互いに面を載せ合っている2つのコンポーネントのコンタクト面でもあり得る。
【0010】
位置検出デバイス2は、次に、抵抗測定を介して、オーバーラッピングの程度、従って、配置についての位置情報を確認することができる。図2による配置が平面図で示されている、図3から読み取れ得るように、これは、2方向へのずれ、すなわち、第1のずれV1および第2のずれV2であり得る。
【0011】
このような配置の場合、正直なところ、抵抗測定を用いて位置情報を推測することは困難である。このために、いわゆる4点測定を行なうことが必要であろう。
【0012】
図4による配置を用いて、位置情報の獲得は比較的容易になされる。ここで、面積が比較的大きい第2のコンタクト5と接触する、複数の第1のコンタクト4が提供される。第2のコンタクト5と接触する第1のコンタクト4を決定することによって、位置情報が得られ得る。
【0013】
原理から類似であるのは、図5による構成を有する位置情報の獲得である。ここでは、第1のコンタクト4の大きさが、第2のコンタクト5の大きさと類似して構成されている。しかしながら、第1のコンタクト4の間隔と第2のコンタクト5の間隔には異なった距離が提供される。従って、第2の層20に対する第1の層10のずれが生じた場合、これらのずれは、接触しているコンタクトを特定することによって、スケール(Nonius)と同じように確認され得ることが明らかである。
【0014】
図6において、第2の実施例が図示される。ここで、例として、EEPROMセル6の、2つの連続して位置するトランジスタが図示される。前の実施例に対応して、ここで、ゲートを示す第2の構造5が提供される。EEPROMセルにおけるトランジスタの周知の機能には、いわゆる「埋め込みチャンネル」4が提供される。トランジスタの機能モードのために、埋め込みチャンネル4は、点線の位置に配置され、従って、チャンネル長Lが形成される。製作において不正確さを最小にすることによって、その所定の位置から左または右へオフセットDLが生じる。従って、E=L+DLまたはE=LDLを有する有効なチャンネル長Eが生じる。
【0015】
有効なチャンネル長Eは測定可能であり、個々のトランジスタごとにモニタリングされ得る。
【0016】
以下において、上述の個別構成の動作モードについて説明される。配置が初めて作動する際に、位置検出デバイスは、第1の構造4と第2の構造5との間の相対位置を確認する。これが抵抗測定か、個々のコンタクトの検出か、または有効なチャンネル長の決定かは重要ではない。従って、検出された位置情報は、位置格納デバイス3において1回だけ格納される。個別配置の動作において、格納された情報は、実際に存在する配置と一致しているかどうか点検される。これは、個別配置の各新規作動の際に第1の構造4と、第2の構造5との間の相対位置が検出され、この相対位置と、位置格納デバイスに格納された位置情報とが比較される。両方が一致した場合、例えば、配置において操作が存在しなかったことを示す信号Sが発信されることが提供され得る。あるいは、一致が存在しない場合、配置における操作を示す信号が発信されることが提供され得る。
【0017】
さらに、位置格納デバイス3を用いないことが考えられ得る。このような場合、個別配置の初めて作動する際に、個々の位置情報は外部装置によって格納され、配置が新たに動作されるとすぐに、これらの情報が呼出される。
【0018】
本明細書中に示されないが、本発明の趣旨に相当する、複数のさらなる実施形態が考えられ得ることが容易に理解され得る。記載された構造は、関連する構造の広がりに応じて、μmからサブμmの範囲の位置を検出するための精度を提供することが明らかである。
【0019】
複数の構造を組合せること、例えば、粗いスケールおよび細かいスケールが提供されることも可能である。構造を除去する際に、正確な位置を再び模造することは不可能である。
【図面の簡単な説明】
【図1】図1は、本発明による、個別配置のブロック図である。
【図2】図2は、本発明による、個別配置の第1の構造4および第2の構造5の断面図である。
【図3】図3は、図2による配置を平面図で示す。
【図4】図4は、本発明による、個別配置の第1の構造4および第2の構造5の第2の実施形態を示す。
【図5】図5は、本発明による、個別配置の第1の構造4および第2の構造5の配置の、もう1つのさらなる実施形態である。
【図6】図6は、本発明による個別配置の第2の実施例である。

Claims (9)

  1. 個別配置であって、互いに位置合わせされた、少なくとも第1の構造(4)と第2の構造(5)とを含む構造(1)、および該第1の構造(4)と該第2の構造(5)との間に相対位置を検出する、位置検出デバイス(2)を有する個別配置。
  2. 位置格納デバイス(3)が提供され、該位置格納デバイス内に、前記第1の構造(4)と前記第2の構造(5)との間の相対位置に関する情報が格納される、請求項1に記載の個別配置。
  3. 位置検出デバイス(2)は、比較デバイスを有し、該比較デバイスは、前記位置格納デバイス(3)内に格納された情報を、検出された前記相対位置と比較する、請求項2に記載の個別配置。
  4. 前記第1の構造(4)と前記第2の構造(5)は、それぞれ、少なくとも部分的にオーバーラップして接触する導電性コンタクトである、請求項1〜3の1つに記載の個別配置。
  5. 前記第1の構造(4)のコンタクトは、前記第2の構造(5)のコンタクトよりも少ない面積を有する、請求項1〜4の1つに記載の個別配置。
  6. 相対位置情報は、前記第1の構造(4)のコンタクトの数によって決定され、該第1の構造のコンタクトは、前記第2の構造(5)のコンタクトに接触する、請求項5に記載の個別配置。
  7. 前記第1の構造のコンタクトは、一列で位置し、第1の距離で互いに間隔を置き、前記第2の構造のコンタクトは、一列で位置し、第2の距離で互いに間隔を置き、該第1の距離と該第2の距離は異なる、請求項1〜4の1つに記載の個別配置。
  8. 前記第1の構造(4)は、MOSトランジスタのいわゆる「埋め込みチャンネル」であり、前記第2の構造(5)は、該MOSトランジスタのゲートである、請求項1〜3の1つに記載の個別配置。
  9. 相対位置情報は、所定の位置からの偏差(DL)である、請求項8に記載の個別配置。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7609829B2 (en) * 2001-07-03 2009-10-27 Apptera, Inc. Multi-platform capable inference engine and universal grammar language adapter for intelligent voice application execution
JP2005071102A (ja) * 2003-08-25 2005-03-17 Toshiba Corp 無線通信機器及び無線通信方法
US7384804B2 (en) * 2005-05-09 2008-06-10 Sun Microsystems, Inc. Method and apparatus for electronically aligning capacitively coupled mini-bars
JP5229213B2 (ja) * 2007-02-23 2013-07-03 日本電気株式会社 インダクタ結合を用いて信号伝送を行う半導体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1986002047A1 (en) * 1984-10-03 1986-04-10 Kuhns Roger J Curtailment of tampering
US4943537A (en) * 1988-06-23 1990-07-24 Dallas Semiconductor Corporation CMOS integrated circuit with reduced susceptibility to PMOS punchthrough
CA2034702A1 (en) * 1990-01-23 1991-07-24 Masanori Nishiguchi Method for packaging semiconductor device
US5827629A (en) * 1995-05-11 1998-10-27 Sumitomo Heavy Industries, Ltd. Position detecting method with observation of position detecting marks
GB2319644B (en) * 1996-11-23 2000-01-12 Central Research Lab Ltd A record carrier
DE19714519A1 (de) * 1997-02-03 1998-08-06 Giesecke & Devrient Gmbh Wertdokument und Verfahren zu seiner Herstellung
TW381057B (en) * 1997-08-07 2000-02-01 Hitachi Ltd Semiconductor device
US5916715A (en) * 1997-09-08 1999-06-29 Advanced Micro Devices, Inc. Process of using electrical signals for determining lithographic misalignment of vias relative to electrically active elements
US5898228A (en) * 1997-10-03 1999-04-27 Lsi Logic Corporation On-chip misalignment indication
JPH11328502A (ja) * 1998-05-18 1999-11-30 Ntt Data Corp プリペイドカードシステム、記録装置、読書装置、発券機及び不正カード検出方法
US6068301A (en) * 1998-05-26 2000-05-30 Han; Wenyu Method and apparatus for impeding the counterfeiting of cards, instruments and documents
US6559531B1 (en) * 1999-10-14 2003-05-06 Sun Microsystems, Inc. Face to face chips
US6593168B1 (en) * 2000-02-03 2003-07-15 Advanced Micro Devices, Inc. Method and apparatus for accurate alignment of integrated circuit in flip-chip configuration
US6305095B1 (en) * 2000-02-25 2001-10-23 Xilinx, Inc. Methods and circuits for mask-alignment detection
US6812046B2 (en) * 2002-07-29 2004-11-02 Sun Microsystems Inc. Method and apparatus for electronically aligning capacitively coupled chip pads

Also Published As

Publication number Publication date
CN1222914C (zh) 2005-10-12
CN1425172A (zh) 2003-06-18
US7017821B2 (en) 2006-03-28
WO2001073702A1 (de) 2001-10-04
TW548606B (en) 2003-08-21
EP1136960A1 (de) 2001-09-26
US20030065473A1 (en) 2003-04-03

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