CN104143354B - 存储器设备 - Google Patents
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Abstract
本发明涉及一种具有主存储器元件（110）的存储器设备（100）。根据本发明，存储器设备（100）具有分析设备（120），该分析设备被构造为确定主存储器元件（110）是否经历状态改变（212）并且将副存储器元件（130）操控为，使得当（a）主存储器元件（110）经历状态改变（212）时，副存储器元件（130）不实施状态改变（212），以及当（b）主存储器元件（110）未经历状态改变（212）时，副存储器元件（130）实施状态改变（212）。
Description
技术领域
本发明涉及一种存储器设备以及一种用于运行存储器设备的方法和一种计算机程序产品。
背景技术
从市场上已知如下的数字电路、尤其是数字集成电路：所述电路在存储器元件、例如双稳态触发电路、即所谓的触发器的内部切换过程中导致工作电流的至少脉冲状改变。工作电流的所述改变可以在集成电路之外被测量，由此可以借助于预先已知的方法和算法来推断出存储器元件的相应的数据内容。这一般来说是不期望的。
发明内容
本发明所基于的问题通过根据权利要求1所述的存储器设备以及通过根据并列权利要求所述的方法和计算机程序来解决。有利的扩展方案在从属权利要求中说明。对于本发明重要的特征还在后面的描述和附图中找出，其中这些特征可以单独地以及以不同组合地对于本发明是重要的，而无需对此再次明确指明。
本发明涉及一种具有主存储器元件的存储器设备。根据本发明，该存储器设备具有分析设备，该分析设备被构造为确定主存储器元件是否经历状态改变并且将副存储器元件操控为，使得当
（a）主存储器元件经历状态改变时副存储器元件不实施状态改变，以及当
（b）主存储器元件未经历状态改变时副存储器元件实施状态改变。
存储器设备是用于持久和/或暂时存储数字数据的电路。通过本发明有利地实现：存储器设备－优选地在时间上周期性地－总的来说总是经历或实施其状态的恰好一次改变。例如，主存储器元件是触发器（双稳态触发电路），其在其数据输入端由连接在前面的逻辑门或连接在前面的其他触发器的输出端来操控。根据该操控，主存储器元件按照情况地经历或不经历状态改变。根据本发明，副存储器元件可以这样说表现为与其“互补的”。在此，基本上不重要的是，副存储器元件的状态相对于主存储器元件的（分别未进行的）状态改变的方向在哪个方向上改变。本发明有利地利用如下认识：馈送给存储器设备的工作电流的由相应状态改变引起——并且一般而言为短时——的增加基本上不依赖于状态改变的方向。通过本发明妨碍或甚至实际上防止：主存储器元件的相应状态可以借助于对工作电流的分析或者借助于对电场和/或磁场的测量在存储器设备的周围空间中被确定。
为此，本发明有利地使用“确定性”的方法，也就是说，为了执行不需要随机信号或伪随机信号以及为此所需的物理元件。由此，在存在可能的外部干扰电场或干扰磁场时可以避免“真实的”随机信号的问题。此外，本发明仅仅需要对相应电路架构进行补充，其中优选地使用标准单元、例如客户专用集成电路。对单元本身的修改、即例如在有关半导体衬底中对晶体管或门的物理实施是不需要的。因此，可以将成本和风险保持得小。此外，根据本发明对现有数字存储器设备的补充需要半导体衬底（“芯片”）上的比较少的附加面积并且是相应成本有利的。根据本发明，仅仅补充（“镜像”）这样的存储器设备，即应当被保护免受对要处理数据的未经授权的读取的具体触发器和/或由其构造的寄存器。例如，密码设备中的要保护的8位寄存器基本上仅仅需要补充另一8位寄存器来用于“镜像”。甚至当应当总体上保护128位寄存器时，这粗略计算仅仅需要大致1000个附加的门等效，这与其他方法相比可能是小的。此外，根据本发明的存储器设备是可良好伸缩的，也就是说，其可以简单地扩展到几乎任意规模，因为相应电路仅须在触发器和门的层面上被改变或补充。一般而言可能足够的是，根据本发明仅仅保护电路的比较小的区域。由此，也可以将对电功率的附加消耗保持得小。
在一个优选的实施方式中，副存储器元件是存储器设备的组成部分。但是可替代地，副存储器元件也可以被实施或布置为与存储器设备或主存储器元件分开。
在根据本发明的存储器设备的一个扩展方案中，分析设备具有比较器，其中主存储器元件的输入端和相关输出端与比较器连接，并且其中比较器的输出端与副存储器元件的输入端连接。在此，比较器被构造为将副存储器元件操控为，使得
a）如果比较器识别到主存储器元件的输入端和输出端处的位值相等，则副存储器元件改变其输出端处的位值；以及
b）如果比较器识别到主存储器元件的输入端和输出端处的位值不相等，则副存储器元件不改变其输出端处的位值。
由于主存储器元件的当前状态存在于其输出端处并且同时在其输入端处可以检测接下来的状态，因此比较器能够可以这样说预测在下一（时钟）步中是否进行状态改变。一般来说对此足够的是，分析设备仅仅包括比较器，该比较器优选地是借助于逻辑门来实施的。存储器设备的所述结构使得能够特别简单地实施根据本发明的原理。由此，一方面存储器设备仅仅需要比较少的附加的安装空间或面积，并且另一方面需要来自工作电压的少量附加电流，由此减少或避免针对主存储器元件的状态的其他可能的“攻击可能性”。
在存储器舍别的另一扩展方案中，主和副存储器元件是边沿触发寄存器。由此，根据本发明的存储器设备的应用可能性被有利地扩大，因为大量数字电路同样根据时钟信号的边沿来控制。
尤其是可以规定：主和副存储器元件被构造为至少大致同时改变其输出端处的位值。在此，术语“同时”应当参照时间参考、例如时钟信号的边沿来理解。由此使得主和副存储器元件的根据本发明的可替代的状态改变能够基本上周期性地在相同时间栅格中进行。但是根据本发明，主存储器元件和副存储器元件不同时在分别相同的时钟步中改变其输出端处的位值。因此，强烈妨碍或甚至阻止了借助于对工作电流等的测量来确定主存储器元件的状态的可能性。
在根据本发明的存储器设备的另一扩展方案中，主存储器元件包括至少一个D触发器并且副存储器元件包括至少一个T触发器。在此，术语“D”和“T”分别是指英语术语“delay（延迟）” （运行时间）和 “toggle（开关）” （切换）。例如，D触发器或T触发器在功能上对应于已知的分立触发器类型“7474”或“74112”。因此，T触发器可以被实施成所谓的“JK触发器”。D触发器用在大量数字电路中，并且T触发器是特别适用于根据本发明的目的的元件。
在另一扩展方案中，主存储器元件包括至少一个D触发器并且副存储器元件同样包括至少一个D触发器。在此，副存储器元件的D触发器例如借助于逻辑门在功能上被补充成T触发器。由此，根据本发明的存储器设备有利地仅仅需要一种触发器类型，由此必要时可以节省花费和成本。
本发明特别有效的是，副存储器元件的输出端被施加有电容负载，使得副存储器元件的输出端处的整个电容负载至少大致可以与主存储器元件的相应输出端处的整个电容负载相比较。尤其是在常用的所谓CMOS电路（英语：“Complementary Metal OxideSemiconductor”（互补金属氧化物半导体））的情况下，工作电流在触发器的状态改变期间的短时增加大致成比例地依赖于所连接的电容负载。该负载第一部分包括触发器本身中的寄生电容，并且第二部分包括从触发器的输出端通向另一触发器和/或逻辑门的线路的寄生电容、以及所述触发器和/或逻辑门的输入电容。因此，可以有利地将（附加的）电容负载连接到副存储器元件。由此，使得能够至少大致相同地改变存储器设备的工作电流，并且更确切地不依赖于在相应的（时钟）步中是恰好主存储器元件还是副存储器元件经历或实施状态改变。由此，改善了本发明的效果。
在本发明的一个优选的扩展方案中，主存储器元件、分析设备和副存储器元件尤其是借助于CMOS单元被实施在共同的集成电路中或者被实施成ASIC或FPGA 。例如，CMOS单元被实施成标准单元，由此得出存储器设备的特别好的可再现性。针对ASIC电路（英语“Application-Specific Integrated Circuit”（专用集成电路））或者FPGA电路（英语“Field-Programmable Gate Array”（现场可编程门阵列））得出可比较的情况。本发明有利地可应用于集成电路的这些实施方式，因为由于比较高的封装密度，可能导致尤其是通过测量工作电流来确定主存储器元件的状态的“攻击”。这恰好可以通过本发明来妨碍或甚至阻止。
此外可以规定，比较器包括至少一个异或门。一般而言，除了异或门以外，比较器或分析设备不需要另外的逻辑门。由此，根据本发明的存储器设备可以有利地以简单和成本有效的方式来实施。
此外，本发明可以有利地应用于包括至少两个存储器设备——如上面在多个扩展方案中所述——的存储器寄存器。由此，本发明可以有利地不仅仅应用于单体触发器，而且还可应用于数字存储器设备的几乎任意实施方式，例如可应用于并行或串行移位寄存器以及状态机等等。能够理解，本发明也可应用于布置在共同的集成电路中的多个或甚至全部存储器寄存器。因此，本发明是几乎可任意扩展的。
此外，本发明涉及一种用于运行具有主存储器元件和副存储器元件的存储器设备的方法，其中借助于分析设备来确定主存储器元件是否经历状态改变，并且其中副存储器元件被分析设备操控为，使得当
（a）主存储器元件经历状态改变时副存储器元件不实施状态改变，以及当
（b）主存储器元件未经历状态改变时副存储器元件实施状态改变。针对根据本发明的方法得出与上面已经结合根据本发明的存储器设备所描述的类似可比较的优点。
尤其是可以将该方法用于妨碍针对包括至少一个根据本发明的存储器设备的密码装置的旁路攻击。在此，该密码装置可以包括单体触发器和/或几乎任意其他数字存储器设备，例如并行或串行的移位寄存器等等。
此外，本发明包括具有计算机程序的计算机程序产品，所述计算机程序用于改变和/或补充用于描述至少一个具有主存储器元件的存储器设备的网表和/或源程序正文。根据本发明，该计算机程序被构造为针对相应主存储器元件在网表或源程序正文中补充分别相关的分析设备和分别相关的副存储器元件。例如，借助于根据本发明的计算机程序来改变或补充描述密码装置的VHDL源程序正文（VHDL, 英语“Very High DefinitionLanguage”（超高级定义语言））。在此，现有主存储器元件可以被标识出并且如所述那样被补充根据本发明的相关分析设备（或类似物）以及相关的副存储器元件。同样可能的是，如根据本发明所述那样补充主存储器元件的可预先给定的部分。接着，VHDL源程序正文可以以本身公知方式被进一步处理，以便定义相应的集成电路并因此最终产生该集成电路。因此，该计算机程序是用于给所述一个或多个现有的主存储器元件补充相应的相关分析设备和副存储器元件的方法的一个可能的实施方式。
附图说明
接下来参考附图阐述本发明的示例性的实施方式。在附图中：
图1示出了具有主存储器元件、副存储器元件和比较器的存储器设备的框图；
图2示出了具有图1的元件处的信号的时序图；
图3示出了具有汉明距离的分布的第一图表；
图4示出了具有汉明距离的分布的第二图表；和
图5示出了用于运行图1的存储器设备的方法的流程图。
具体实施方式
即使在不同实施方式中，对于所有附图中的等效元件和参量使用相同的附图标记。
图1示出了用于至少短时存储或暂存数字数据的存储器设备100的框图。在此，存储器设备100被构造为各存储一位。为此，存储器设备100在图1的上部区域中包括主存储器元件100，借助于其可在附图中从左向右读入、存储和读出数字数据。为此，主存储器元件110包括：输入端112，在其上连接有第一数据线114；以及输出端116，在其上连接有第二数据线118。
在图1的中部区域中，存储器设备100具有分析设备120。分析设备120包括两个输入端（无附图标记），所述输入端分别与主存储器元件110的输入端112和输出端116连接。
在图1的下部区域中，存储器设备100具有副存储器元件130。在此，副存储器元件130具有反相输入端132，该反相输入端132与分析设备120的输出端134连接。副存储器元件130的输出端136在此连接到电容器138的第一接线端子上，该电容器138以其第二接线端子与地电势140连接。
在图1的存储器设备100的实施方式中，主存储器元件110例如被实施成所谓的D触发器（“D”在英语中是指“delay”（延迟）），并且副存储器元件130例如被实施成所谓的T触发器（“T”在英语中是指“toggle（开关）”、即“切换”）。在图1中未示出用于切换主存储器元件110和副存储器元件130的（优选共同的）时钟。
可替代地可能的是，借助于非时钟脉冲的触发电路来实施主存储器元件110和副存储器元件130。例如，主存储器元件110和副存储器元件130分别也可以实施成所谓的“RS触发器”或“锁存器”。此外，可以使用主和副存储器元件110和130的任意其他实施方式，只要在主存储器元件110和副存储器元件130中得出在相应状态改变212（参见图2）方面的可比较的行为。
分析设备120在图1中包括比较器，该比较器在此被实施成异或门或加法器。当主存储器元件110的输入端112处的信号和主存储器元件130的输出端116处的信号具有不同的位值“0”或“1”时，输出端134总是具有值“1”。相反，当主存储器元件110的输入端112处的信号和主存储器元件130的输出端116处的信号具有相等的位值“0”或“1”时，输出端134总是具有值“0”。分析设备120因此被构造为确定主存储器元件110是否经历状态改变212。
副存储器元件130的功能如下：如果反相输入端132处的位值为“0”，则——在此在时间上依赖于上述时钟地——在输出端136处将当前存在的位值从“0”改变为“1”或从“1”改变为“0”，也就是说，进行翻转过程。在此，也就是说副存储器元件130借助于分析设备120被操控为使得当主存储器元件110经历状态改变212时，副存储器元件130不实施状态改变212，并且当主存储器元件110未经历状态改变212时，副存储器元件130实施状态改变212。主存储器元件110的行为可以这样说与副存储器元件130的行为成互补“镜像”。
因此，在存储器设备100中周期性地——并且在此以每个时钟步——总是进行恰好一次状态改变212，也就是说，决不不进行状态改变212并且决不同时进行两次状态改变212。通过这种方式，防止或至少高度妨碍了：当前存储在主存储器元件110中的位值能够借助于对存储器设备100的工作电流或对包括存储器设备100的集成电路的工作电流的测量而被确定。这尤其是在存储器设备100是应被保护免收所谓“旁路攻击”的密码装置的元件时是有利的。
（可选的）电容器138引起输出端136处的电容负载提高，该电容负载至少大致对应于在主存储器元件110的输出端116处由于第二数据线118而引起的电容负载（未示出）。这尤其是在存储器设备100借助于CMOS单元（英语“Complementary Metal OxideSemiconductor（互补金属氧化物半导体）”）来实施时——例如以ASIC （英语“Application-Specific Integrated Circuit（专用集成电路）”)或者FPGA （英语“Field-Programmable Gate Array（现场可编程门阵列）”）来实施时——是有利的。
在图1中为简单起见仅仅示出了具有1位存储器容量的主存储器元件110。但是相应地，存储器设备100或集成电路也可以包括多个主存储器元件110，其中主存储器元件110中的至少一些与分别分配的分析设备120连接，并且分析设备120与分别分配的副存储器元件130连接。由此，本发明可以有利地不仅仅应用于单体触发器，而且还可应用于数字存储器设备100的几乎任意的实施方式，例如可应用于并行或串行移位寄存器以及状态机等等。
图2示出了具有图1的元件处的信号的时序图200。图2中所示的所有四个信号都具有彼此相等的时间度量（时间t）。在图2中最上方的（第一）信号表征时钟信号202，其对主存储器元件110和副存储器元件130发出时钟脉冲。在此，所述时钟脉冲借助于时钟信号202的上升（“正”）的时钟边沿来进行，这在附图中借助于垂直虚线（没有附图标记）来表明。
第二信号表征示例性地施加在主存储器元件110的输入端112处的输入数据信号204。第三信号表征施加在主存储器元件110的输出端116处的相关输出数据信号206。第四信号表征施加在副存储器元件130的输出端136处的相关翻转信号208。
此外，在图2中示出了内部运行时间210，该内部运行时间210表征时钟信号202的正边沿与由其在主存储器元件110的输出端116处或副存储器元件130的输出端136处引起的边沿之间的时间段。在此，主存储器元件110和副存储器元件130的内部运行时间210至少近似相等，使得在输出端116或136处的位值参考时钟信号202的相应边沿可以或可能至少大致同时被改变。
在此，针对输入数据信号204同样假定相同的内部运行时间210，该内部运行时间210由在第一数据线114的信号路径中连接在前面的触发器（未示出）来预先给定。但是所述相同的内部运行时间210或所述触发器不是为了根据本发明的存储器设备100的效果所强制性需要的的。
时钟信号202、输入数据信号204和输出数据信号206表征由D触发器本身预先已知的信号的时间变化曲线。针对输出数据信号206和翻转信号208，在图2中借助于箭头表示出位值或相关边沿的切换，所述箭头因此分别表征状态改变212。可以识别出，当输出数据信号206在相应时钟步中改变其位值时，翻转信号208不改变其位值，并且当输出数据信号206在相应时间步中不改变其位值时，翻转信号208改变其位值。因此，得出已经在图1中描述的根据本发明的效果。
图3示出了具有在分别两个统计上彼此独立的长度为16位的二进制随机数之间的汉明距离的正态分布300的坐标系。相应地，图3同样表征并行实施的16位存储器元件中的翻转过程（英语“bit flips”（位翻转））的正态分布300，所述16位存储器元件并列地存储统计上彼此独立的16位长度的二进制随机数。图3因此表征了16位并行实施方式中的存储器设备100，而没有根据本发明使用分析设备120和副存储器元件130。
在所示坐标系的横坐标上示出了在一步中分别可能的翻转过程的数目，并且在纵坐标上示出了相关（统计）的频率310。能够识别出，频率310在一步中最大16个可能的翻转过程的一半数目（8）处具有相对最大值。相应地，借助于对工作电流的测量来推断出借助于图3所表征的16位存储器元件的当前内容是比较容易的。
图4示出了具有并行实施的类似于图3的16位存储器元件中的翻转过程的分布400的坐标系。但是在图4中，存储器设备100为了演示以四种不同方式被运行，其中根据本发明的“镜像”按照情况根本未被使用或仅仅部分被使用或完全被使用。在所示坐标系的横坐标上示出了在一步中分别可能的翻转过程的数目，并且在纵坐标上示出了相应归一化的相关（统计）的频率410。
针对第一分布420，未执行主存储器元件110的“镜像”。因此，第一分布420对应于图3的分布300。
针对第二分布430，16个主存储器元件110的一半（即8个）根据本发明被镜像。因此，在每个时钟步中分别可靠地进行至少8个翻转过程，以及统计分布地进行0至8个翻转过程。频率的最大值总共为12。
针对第三分布440，主存储器元件110中的75％（即12个）根据本发明被镜像。因此，在每个时钟步中分别可靠地进行至少12个翻转过程，以及统计分布地进行0至4个翻转过程。频率的最大值总共为14。
针对第四分布450，主存储器元件110中的100％（即16个）根据本发明被镜像。因此，在每个时钟步中总是进行恰好16个翻转过程。相应地，分布450延伸到唯一的点（16/1.00）。因此，第四分布450对于防止旁路攻击是特别合理的。
图5示出了用于运行存储器设备100的方法的流程图。在开始框500中，图5中所示的程序开始。在接下来的框510中，借助于分析设备120确定：主存储器元件110是否经历状态改变212。
在另一框520中，分析设备120将副存储器元件130操控为，使得当主存储器元件110经历状态改变212时，副存储器元件130不实施状态改变212，并且当主存储器元件110未经历状态改变212时，副存储器元件130实施状态改变212 。在结束框530中，在图5中所示的程序结束，该程序优选地利用涉及存储器设备100的每个时钟步在框510处开始持久地重复。
Claims (13)
1.一种具有主存储器元件（110）的存储器设备（100），其特征在于，存储器设备（100）包括分析设备（120），所述分析设备（120）被构造为确定主存储器元件（110）是否经历状态改变（212）并且将副存储器元件（130）操控为，使得当
（a）主存储器元件（110）经历状态改变（212）时，副存储器元件（130）不实施状态改变（212）；以及当
（b）主存储器元件（110）未经历状态改变（212）时，副存储器元件（130）实施状态改变（212）。
2.根据权利要求1所述的存储器设备（100），其中分析设备（120）具有比较器，并且其中主存储器元件（110）的输入端（112）和相关输出端（116）与所述比较器连接，其中所述比较器的输出端（134）与副存储器元件（130）的输入端（132）连接，并且其中所述比较器被构造为将副存储器元件（130）操控为，使得
（a）如果所述比较器识别到主存储器元件（110）的输入端（112）和输出端（116）处的位值相等，则副存储器元件（130）改变其输出端（136）处的位值；以及
（b）如果所述比较器识别到主存储器元件（110）的输入端（112）和输出端（116）处的位值不相等，则副存储器元件（130）不改变其输出端（136）处的位值。
3.根据权利要求1或2所述的存储器设备（100），其中主和副存储器元件（110，130）是边沿触发寄存器。
4.根据权利要求1或2所述的存储器设备（100），其中主和副存储器元件（110，130）被构造为大致同时改变在其输出端（116，136）处的位值。
5.根据权利要求1或2所述的存储器设备（100），其中主存储器元件（110）包括至少一个D触发器并且副存储器元件（130）包括至少一个T触发器。
6.根据权利要求1或2所述的存储器设备（100），其中主存储器元件（110）包括至少一个D触发器并且副存储器元件（130）包括至少一个D触发器。
7.根据权利要求1或2所述的存储器设备（100），其中副存储器元件（130）的输出端（136）被施加有电容负载（138），使得副存储器元件（130）的输出端（136）处的整个电容负载大致能够与主存储器元件（110）的相应输出端（116）处的整个电容负载相比较。
8.根据权利要求1或2所述的存储器设备（100），其中主存储器元件（110）、分析设备（120）和副存储器元件（130）借助于CMOS单元即互补金属氧化物半导体单元，被实施在共同的集成电路中，或者被实施为ASIC即专用集成电路，或者被实施为FPGA即现场可编程门阵列。
9.根据权利要求2所述的存储器设备（100），其中所述比较器包括至少一个异或门。
10.一种存储器寄存器，其特征在于，其包括至少两个根据前述权利要求中任一项所述的存储器设备（100）。
11.一种用于运行具有主存储器元件（110）和副存储器元件（130）的存储器设备（100）的方法，其中借助于分析设备（120）来确定主存储器元件（110）是否经历状态改变（212），并且其中副存储器元件（130）被分析设备（120）操控为，使得当
（a）主存储器元件（110）经历状态改变（212）时，副存储器元件（130）不实施状态改变（212）；以及当
（b）主存储器元件（110）未经历状态改变（212）时，副存储器元件（130）实施状态改变（212）。
12.根据权利要求11所述的方法，其中该方法被用于妨碍针对密钥装置的旁路攻击。
13.一种机器可读的存储介质，所述存储介质具有存储在其上的计算机程序，所述计算机程序用于改变和/或补充用于描述至少一个具有主存储器元件（110）的存储器设备（100）的网表和/或源程序正文，其特征在于，所述计算机程序针对相应的主存储器元件（110）在所述网表或源程序正文中补充关于根据权利要求1至9中任一项所述的分析设备（120）和副存储器元件（130）的信息。
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