JP2004502297A - 電荷結合イメージセンサの製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 16
- 238000000034 method Methods 0.000 claims abstract description 25
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 19
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 19
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 15
- 239000010703 silicon Substances 0.000 claims abstract description 15
- 238000010438 heat treatment Methods 0.000 claims abstract description 10
- 239000002019 doping agent Substances 0.000 claims abstract description 7
- 238000005468 ion implantation Methods 0.000 claims abstract description 5
- 150000002500 ions Chemical class 0.000 claims abstract description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 abstract description 9
- 241000519995 Stachys sylvatica Species 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 19
- 108091006146 Channels Proteins 0.000 description 14
- 239000012535 impurity Substances 0.000 description 11
- 239000003989 dielectric material Substances 0.000 description 7
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 4
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- -1 boron ions Chemical class 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000010981 drying operation Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000004220 aggregation Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66946—Charge transfer devices
- H01L29/66954—Charge transfer devices with an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
- H01L27/14806—Structural or functional details thereof
Landscapes
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Light Receiving Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
【選択図】図11
Description
本発明は、ドーパントのイオン注入及びその後の熱処理によって、シリコンスライスの表面と隣接するように半導体領域がシリコンスライス中に形成され、シリコンスライスの表面には、シリコン酸化物層とシリコン酸化物層上に堆積されるシリコン窒化膜層とから成るゲート誘電体が設けられ、このゲート誘電体上に電極系が形成される電荷結合イメージセンサの製造方法に関する。
【0002】
そのような方法は、例えばWO98/11608号明細書に開示されている。開示された方法では、n形ドープトシリコンスライスが基体材料として使用される。この場合、スライスの表面に隣接するp−ウェルと称されるp形ドープ表面領域が、センサが形成される場所に形成される。このp−ウェル中には、電荷移動に適し且つ互いに平行に延びる複数のn形チャネル形状半導体領域が形成されるとともに、チャネルどおしを分離するp形チャネル中断領域が前記半導体領域間に形成される。これらの半導体領域の形成後、熱的に形成されたシリコン酸化物層とシリコン酸化物層上に堆積されたシリコン窒化膜層とから成るゲート誘電体がスライスの表面に設けられる。ゲート誘電体上には、チャネルに対して横方向に方向付けられた多結晶シリコンの電極系が形成される。
【0003】
実際には、前述の半導体領域を形成するため、パッド酸化物とも称されるシリコン酸化物の薄い層がスライスの表面に複数回、この場合には3回設けられる。次に、パッド酸化物の層上にフォトレジストマスクが形成され、その後、ドーパントのイオン注入が行なわれて、フォトレジストマスクが除去され、熱処理が行なわれる。そして、最後に、パッド酸化物の層がエッチングによって除去される。シリコン酸化物のこの層がエッチングによって除去される時、半導体領域の形成中にこの層に入り込んだかもしれない任意の不純物も除去される。パッド酸化物の除去後、スライスの表面が濯がれて乾燥される。このようにして、シリコンスライスの汚染が防止される。
【0004】
実際には、このように製造されたイメージセンサは、比較的大きな暗電流及び比較的高い所定のパターンノイズを示すことがある。また、前記イメージセンサによって拾われた画像中には、一般に白点と称される白いドットの形態を成す画像エラーが観察される。
【0005】
特に、前記欠点を除去することが本発明の目的である。これを果たすため、本発明に係る方法は、シリコンスライスの表面上にゲート誘電体が設けられるまで、半導体領域がシリコンスライス中に形成されず、ゲート誘電体を通じてドーパントのイオンが注入されることを特徴とする。
【0006】
本発明に係る方法においては、前述のパッド酸化物と、パッド酸化物及びパッド酸化物中に存在する不純物を除去する対応するエッチング処理とが不要になる。驚くべきことに、このような方法により、前述した公知の方法によって製造されるセンサと比べて暗電流が小さく且つ所定のパターンノイズが低いとともに、いわゆる白点画像エラーの発生が防止されるイメージセンサを製造できることが分かった。公知の方法では、パッド酸化物をエッチングによって除去して濯ぎ及び乾燥操作を行なった後、シリコンスライスの表面が露光され、不純物がスライスの表面に残存して、その後の熱処理中に不純物がスライス中に拡散し或は表面に付着すると考えられる。ここで述べた従来技術の方法では、そのような処理が複数回すなわち3回行なわれるため、比較的多くの不純物がゲート誘電体の下側の表面及びその近傍に存在している場合がある。その結果、前述した大きな暗電流、高い所定のパターンノイズ、白点の形態を成す画像エラーが生じる可能性がある。本発明に係る方法では、パッド酸化物処理工程が省かれる。この方法においては、従来技術の方法と同様に、ゲート誘電体上に直接にフォトレジストマスクが複数回形成され、注入が行なわれ、フォトレジストマスクが除去され、濯ぎ及び乾燥操作によってスライスの表面が清掃され、熱処理が行なわれる。ゲート誘電体の形成後、スライスの表面は露光されない。任意の不純物がシリコン窒化膜層中に残存する。これらの不純物がイメージセンサの適切な動作に悪影響を及ぼさないことが分かった。
【0007】
シリコン窒化膜層は、LPCVD(減圧CVD(化学蒸着))処理によって、シリコン酸化物層上に堆積されることが好ましい。このようにして、高密度シリコン窒化膜層が得られる。そのような高密度層を薄い厚さで設けると、前記不純物をスライスの表面に到達させないようにすることができる。更に確実性を期すため、シリコン窒化膜層を少なくとも20nmの厚さで堆積させることができる。
【0008】
本発明のこれらの態様及び他の態様は、後述する1または複数の実施形態から明らかとなり、また、後述する1または複数の実施形態を参照して説明される。
【0009】
図1は、本発明に係る方法によって製造される電荷結合イメージセンサの関連部分の概略平面図であり、図2〜図10は、図1に示されるイメージセンサの複数の製造段階の概略断面図である。この例に示されるセンサは、垂直方向の焦点ぼけがない(垂直の反ブルーミングを有する)n形埋設チャネルセンサである。
【0010】
このセンサの製造においては、表面2を有するn形ドープトシリコンスライス1が基体材料として使用される。スライス1内には、ドーパントのイオン注入及びその後の熱処理によって、表面2に隣接する半導体領域8,12,16が通常の方法で形成される。表面2には、シリコン酸化物層3とシリコン酸化物層3上に堆積されたシリコン窒化膜層4とから成るゲート誘電体3,4が設けられている。ゲート誘電体3,4上には電極系17,20が形成されている。
【0011】
図2に示されるように、最初に、スライス1の表面2上にゲート誘電体3,4が形成される。第1の工程においては、スライス1の表面2の熱酸化によって、厚さが約60nmのシリコン酸化物層3が通常の方法で形成される。次に、通常のLPCVD(減圧CVD(化学蒸着))処理によって、厚さが約75nmのシリコン窒化膜層4がシリコン酸化物層3上に堆積される。
【0012】
図3〜図8に示されるその後の処理工程は、図1のA−A線に沿う断面に関して示されている。
【0013】
ゲート誘電体3,4が形成された後、スライス1に半導体領域8,12,16が形成される。最初に、一般にp−ウェルと称されるp形ドープ領域が表面2に隣接して形成される。実際には、一般に複数のイメージセンサがスライス上に形成され、後述するように、各センサ毎に、p−ウェルがセンサそのものに関して形成されるだけでなく、読み出しレジスタや信号増幅器等のセンサに集積される電子要素に関してもp−ウェルが形成される。センサそのもののp−ウェルを形成するため、図3に示されるように、フォトレジストマスク5が表面2に設けられる。フォトレジストマスク5は、図面の面に対して横方向に延びるフォトレジスト6のストリップから成る。次に、破線7によって示されるホウ素イオンが注入される。フォトレジストマスク5の除去後、熱処理を行なって、p−ウェル8を形成する。チャネル領域12が形成される場所でのp−ウェルの厚さがチャネル中断領域16が形成される場所でのp−ウェルの厚さよりも小さくなるようにp−ウェルを形成するべく、注入されたイオンがスライス内で拡散される。
【0014】
図5に示されるように、ゲート誘電体3,4上にp−ウェル8を形成した後、図面の面に対して横方向に延びるフォトレジスト10のストリップから成るフォトレジストマスク9が形成される。このフォトレジストマスク9は、p−ウェル8内に形成されるn形チャネルを規定するために使用される。フォトレジストマスク9を形成した後、破線11で示されるリンイオンがスライス1内に注入される。フォトレジストマスク9を除去した後、スライスに熱処理が施される。この場合、図1及び図6に示されるn形チャネル領域12が形成される。これらのチャネルの下側の中央でp−ウェル9の厚さが小さくなっている。図1において、チャネル領域12は、破線によって示された平面図で示されている。
【0015】
n形チャネル12を形成した後、図7に示されるように、次のフォトレジストマスク13がゲート誘電体3,4に設けられる。フォトレジストマスク13は、図面の面に対して横方向に延びるフォトレジスト14のストリップから成る。前記フォトレジストマスク13は、n形チャネル12どおしを分離するチャネル中断領域をp−ウェル8内に形成するようになっている。フォトレジストマスク13を形成した後、破線15で示されるホウ素イオンがスライス1内に注入される。フォトレジストマスク13を除去した後、スライスに熱処理が施される。この場合、図1及び図7に示されるように、p形チャネル中断領域16が形成される。破線で示されるチャネル中断領域16も図1に平面図で示されている。
【0016】
図9及び図10に示されるその後の処理工程は、図1のB−B線に沿う断面に関して示されている。
【0017】
半導体領域8,12,16を形成した後、多結晶シリコンから成る厚さが約500nmのn形導電層14がゲート誘電体3,4上に通常の方法で堆積され、前記多結晶シリコン層内で第1の電極系17がエッチングされる。これらの電極には、熱的に形成されたシリコン酸化物18から成る絶縁層が設けられる。シリコン窒化膜層4の存在により、酸化処理を行なうためにマスクは必要ない。その後、シリコン窒化膜層19によって全体が覆われる。電極17の平面図が図1に示されている。
【0018】
第1の電極系17が形成された後、多結晶シリコンから成る次の層が堆積され、電極17間で延びる第2の電極系20が形成される。これらの電極にも熱的に形成されたシリコン酸化物21の層が設けられる。シリコン窒化膜層19の存在により、この酸化工程もマスクを必要としない。電極20の平面図が図1に示されている。図10は、図1のA−A線に沿う断面におけるこのようにして製造されたセンサを示している。
【0019】
動作中に、そのようなイメージセンサ上に画像が投影されると、一定の集約時間中に隣接する電極17,20群(例えば、4つの電極から成る群)の下側にあるチャネル12内に電荷の束が収束するように、電極17,20に電圧が印加される。これらのピクセル中の電荷の量は、ピクセルへ入射される光の量に依存する。前記集約時間後、電気パルスが電極17,20に加えられ、電荷の束がチャネル12を通じて読み出しレジスタに運ばれる。したがって、得られた画像情報は、この読み出しレジスタから読み出すことができる。チャネル12の下側にある厚さが薄いp−ウェル8の部位で電位バリアが形成されて、露光によってチャネル12内に形成される電荷が最大値を超えることができないように、半導体領域8,12の深さ及びドーピング濃度が選択される。任意の過剰な電荷は、前記電位バリアを横切って、p−ウェル8の下側に位置するスライス1の部分へと流れることができる。したがって、過剰な電荷が隣接する複数のピクセルにわたって広がることが防止される。
【0020】
本発明に係る方法において、半導体領域8,12,16は、ゲート誘電体3,4の形成が終了するまで形成されない。注入中及びその後の熱処理中並びにクリーニング工程中に表面に付着する任意の不純物は、シリコン窒化膜層内に残存し、ゲート誘電体3,4の下側に位置するスライスに達しない。これらの不純物は、ゲート誘電体中において、大きな暗電流や、高い所定のパターンノイズ、及び、白点の形態を成す画像エラーを生じる可能性がある。ここで説明した方法によれば、暗電流が非常に小さい、すなわち、暗電流が200pA/cm2よりも小さい電荷結合イメージセンサを製造することができる。また、この方法で製造されるイメージセンサは、所定のパターンノイズが殆ど無く、また、白点の形態を成す画像エラーも殆ど無い。
【0021】
シリコン窒化膜層4は、LPCVD(減圧CVD(化学蒸着))処理によって、シリコン酸化物層上に堆積される。このようにして、高密度シリコン窒化膜層4が得られる。そのような高密度層を薄い厚さで設けると、前記不純物をスライス1の表面2に到達させないようにすることができる。更に確実性を期すため、シリコン窒化膜層を少なくとも20nmの厚さで堆積させることができる。
【0022】
一例として、垂直方向の焦点ぼけがない(垂直の反ブルーミングを有する)n形埋設チャネルセンサの製造について述べてきたが、インターラインイメージセンサ等の他の電荷結合イメージセンサの製造においてこの方法を有利に使用できることは言うまでもない。
【図面の簡単な説明】
【図1】
本発明に係る方法によって製造された電荷結合イメージセンサの関連部分の平面図を概略的に示している。
【図2】
図1の平面図に示される電荷結合イメージセンサの製造段階の概略断面図である。
【図3】
図1の平面図に示される電荷結合イメージセンサの製造段階の概略断面図である。
【図4】
図1の平面図に示される電荷結合イメージセンサの製造段階の概略断面図である。
【図5】
図1の平面図に示される電荷結合イメージセンサの製造段階の概略断面図である。
【図6】
図1の平面図に示される電荷結合イメージセンサの製造段階の概略断面図である。
【図7】
図1の平面図に示される電荷結合イメージセンサの製造段階の概略断面図である。
【図8】
図1の平面図に示される電荷結合イメージセンサの製造段階の概略断面図である。
【図9】
図1の平面図に示される電荷結合イメージセンサの製造段階の概略断面図である。
【図10】
図1の平面図に示される電荷結合イメージセンサの製造段階の概略断面図である。
【図11】
図1の平面図に示される電荷結合イメージセンサの製造段階の概略断面図である。
Claims (3)
- ドーパントのイオン注入及びその後の熱処理によって、シリコンスライスの表面と隣接するように半導体領域がシリコンスライス中に形成され、シリコンスライスの表面には、シリコン酸化物層とシリコン酸化物層上に堆積されるシリコン窒化膜層とから成るゲート誘電体が設けられ、このゲート誘電体上に電極系が形成される電荷結合イメージセンサの製造方法において、シリコンスライスの表面上にゲート誘電体が設けられるまで、半導体領域がシリコンスライス中に形成されず、ゲート誘電体を通じてドーパントのイオンが注入されることを特徴とする方法。
- シリコン窒化膜層は、LPCVD(減圧CVD)処理によって、シリコン酸化物層上に堆積されることを特徴とする請求項1に記載の方法。
- シリコン窒化膜層が少なくとも50nmの厚さで堆積されることを特徴とする請求項2に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP00202247 | 2000-06-27 | ||
PCT/EP2001/007011 WO2002001602A2 (en) | 2000-06-27 | 2001-06-20 | Method of manufacturing a charge-coupled image sensor |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004502297A true JP2004502297A (ja) | 2004-01-22 |
Family
ID=8171708
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002505653A Pending JP2004502297A (ja) | 2000-06-27 | 2001-06-20 | 電荷結合イメージセンサの製造方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US20020022296A1 (ja) |
EP (1) | EP1269544B1 (ja) |
JP (1) | JP2004502297A (ja) |
KR (1) | KR20020059377A (ja) |
DE (1) | DE60143646D1 (ja) |
WO (1) | WO2002001602A2 (ja) |
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-
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- 2001-06-20 KR KR1020027002473A patent/KR20020059377A/ko not_active Application Discontinuation
- 2001-06-20 EP EP01943531A patent/EP1269544B1/en not_active Expired - Lifetime
- 2001-06-20 JP JP2002505653A patent/JP2004502297A/ja active Pending
- 2001-06-20 DE DE60143646T patent/DE60143646D1/de not_active Expired - Lifetime
- 2001-06-20 WO PCT/EP2001/007011 patent/WO2002001602A2/en active Application Filing
- 2001-06-25 US US09/888,463 patent/US20020022296A1/en not_active Abandoned
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5099687A (ja) * | 1973-12-28 | 1975-08-07 | ||
JPS61203670A (ja) * | 1985-03-07 | 1986-09-09 | Toshiba Corp | 固体撮像装置の製造方法 |
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Also Published As
Publication number | Publication date |
---|---|
EP1269544B1 (en) | 2010-12-15 |
WO2002001602A3 (en) | 2002-05-10 |
KR20020059377A (ko) | 2002-07-12 |
WO2002001602A2 (en) | 2002-01-03 |
US20020022296A1 (en) | 2002-02-21 |
DE60143646D1 (de) | 2011-01-27 |
EP1269544A2 (en) | 2003-01-02 |
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JPS6258667B2 (ja) |
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Date | Code | Title | Description |
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