JP2004357022A

JP2004357022A - 駆動回路

Info

Publication number: JP2004357022A
Application number: JP2003152968A
Authority: JP
Inventors: Iwao Kitamura; 巌北村
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 2003-05-29
Filing date: 2003-05-29
Publication date: 2004-12-16

Abstract

【課題】入力信号に応じて出力端子に電流を供給する第１の出力トランジスタと入力信号に応じて出力端子から電流を引き込む第２の出力トランジスタとを有する駆動回路に関し、起動時に出力端子のレベルが立ち上がることがない駆動回路を提供することを目的とする。
【解決手段】本発明の駆動回路（１００）は、入力信号（Ｖｉｎ）に応じて出力端子（Ｔｏｕｔ）に電流を供給する第１の出力トランジスタ（Ｑ２２）と、入力信号（Ｖｉｎ）に応じて出力端子（Ｔｏｕｔ）から電流を引き込む第２の出力トランジスタ（Ｑ２３）とを有し、さらに、第１の出力トランジスタ（Ｑ２２）のベース電位を制御するための電流を生成する制御電流生成回路（Ｑ１３、Ｑ１４、Ｒ２）を設け、電源投入時に、少なくとも電源電圧（Ｖｃｃ）が第２の出力トランジスタ（Ｑ２３）がオンするまでの間、制御電流生成回路（Ｑ１３、Ｑ１４、Ｒ２）を停止させることを特徴とする。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は駆動回路に係り、特に、入力信号に応じて出力端子に電流を供給する第１の出力トランジスタと入力信号に応じて出力端子から電流を引き込む第２の出力トランジスタとを有する駆動回路に関する。
【０００２】
【従来の技術】
圧電トランスなどでは、パワーＭＯＳ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果トランジスタをスイッチングさせて、変圧を行っている。
【０００３】
図３は圧電トランス駆動システムのブロック構成図を示す。
【０００４】
圧電トランス駆動システム１は、ＩＣ（ｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ）チップ１１、電界効果トランジスタ１２、１３から構成されている。図４に示すようにパワーＭＯＳ電界効果トランジスタを駆動させるための駆動回路はＩＣ（ｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ）チップ化されており、このＩＣチップはパワーＭＯＳ電界効果トランジスタを直接的に駆動可能な構成とされている。
【０００５】
ＩＣチップ１１は、圧電トランス１２に駆動信号を供給するＭＯＳ電界効果トランジスタＭ１、Ｍ２を駆動するためのＩＣチップであり、制御回路２１、第１の駆動回路２２、第２の駆動回路２３から構成されている。
【０００６】
制御回路２１は、発振回路を内蔵しており、コントロール端子Ｔｃｎｔからの制御信号に応じて発振周波数を制御し、発振周波数に応じてスイッチング信号及び反転スイッチング信号を生成している。制御回路２１で生成されたスイッチング信号は、第２の駆動回路２３に供給され、制御回路２１で生成された反転スイッチング信号は、第１の駆動回路２２に供給される。
【０００７】
図４は従来の駆動回路の一例の回路構成図を示す。
【０００８】
第１の駆動回路２２は、電流源Ｉ１１、Ｉ１２、Ｉ１３、トランジスタＱ１〜Ｑ３、Ｑ１１〜Ｑ２３、ダイオードＤ１、Ｄ２、抵抗Ｒ１〜Ｒ４から構成されている。
【０００９】
入力端子Ｔｉｎに供給される入力電圧Ｖｉｎに応じて出力端子Ｔｏｕｔから出力される出力電圧Ｖｏｕｔが制御される。
【００１０】
まず、入力電圧Ｖｉｎがローレベルの場合について説明する。入力電圧Ｖｉｎがローレベルのときには、トランジスタＱ１はオフする。トランジスタＱ１がオフすると、トランジスタＱ２のベース電位はハイレベルとなるので、トランジスタＱ２はオンする。トランジスタＱ２がオンすると、トランジスタＱ３のベース電位はローレベルとなるので、トランジスタＱ３はオフする。トランジスタＱ３がオフすると、トランジスタＱ１５、Ｑ１６のエミッタ電位がハイレベルとなり、トランジスタＱ１５、Ｑ１６はオンする。
【００１１】
トランジスタＱ１５がオンすると、トランジスタＱ１７、Ｑ１８がオンする。トランジスタＱ１７、Ｑ１８がオンすることによりトランジスタＱ２１のベース電位がハイレベルとなるので、トランジスタＱ２１はオンする。トランジスタＱ２１がオンすることにより、トランジスタＱ２２のベース、及び、トランジスタＱ１３、Ｑ１４及び抵抗Ｒ２から構成される定電流回路からトランジスタＱ２１のコレクタに電流が引き込まれるので、トランジスタＱ２２はオフする。
【００１２】
一方、トランジスタＱ１６がオンすると、トランジスタＱ１９、Ｑ２０がオンする。トランジスタＱ１９、Ｑ２０がオンすることにより、トランジスタＱ２３のベース電位がハイレベルとなるので、トランジスタＱ２３はオンする。
【００１３】
したがって、入力電圧Ｖｉｎがローレベルのときには、トランジスタＱ２２がオフ、トランジスタＱ２３はオンする。トランジスタＱ２２がオフ、トランジスタＱ２３がオンすることにより、出力端子ＴｏｕｔからトランジスタＱ２３のコレクタに電流が引き込まれるので、出力電圧Ｖｏｕｔはローレベル、略接地レベルとされる。出力電圧Ｖｏｕｔがローレベルとされることにより、これに接続されるＭＯＳ電界効果トランジスタＭ１は、オフする。
【００１４】
次に、入力電圧Ｖｉｎがハイレベルの場合について説明する。入力電圧Ｖｉｎがハイレベルのときには、トランジスタＱ１はオンする。トランジスタＱ１がオンすると、電流源Ｉ１１から供給される電流がトランジスタＱ１のコレクタに引き込まれるので、トランジスタＱ２のベース電位はローレベルとなり、これによって、トランジスタＱ２はオフする。トランジスタＱ２がオフすると、電流源Ｉ１２から供給される電流はトランジスタＱ３のベースに供給され、トランジスタＱ３のベース電位はハイレベルとなり、これによって、トランジスタＱ３はオンする。トランジスタＱ３がオンすると、トランジスタＱ１１、Ｑ１２及び抵抗Ｒ１から構成される定電流回路からトランジスタＱ１５、Ｑ１６のエミッタに供給される電流がトランジスタＱ３のコレクタに引き込まれるので、トランジスタＱ１５、Ｑ１６のエミッタ電位がローレベルとなり、トランジスタＱ１５、Ｑ１６はオフする。
【００１５】
また、トランジスタＱ１５がオフすると、トランジスタＱ１７、Ｑ１８がオフする。トランジスタＱ１７、Ｑ１８がオフすることによりトランジスタＱ２１のベース電位がローレベルとなるので、トランジスタＱ２１はオフする。トランジスタＱ２１がオフすることにより、トランジスタＱ１３、Ｑ１４及び抵抗Ｒ２から構成される定電流回路の出力電流がトランジスタＱ２２のベースに供給されるので、トランジスタＱ２２のベース電位がハイレベルとなり、これによって、トランジスタＱ２２はオンする。
【００１６】
一方、トランジスタＱ１６がオフすると、トランジスタＱ１９、Ｑ２０がオフする。トランジスタＱ１９、Ｑ２０がオフすることにより、トランジスタＱ２３のベース電位がローレベルとなるので、トランジスタＱ２３はオフする。
【００１７】
したがって、入力電圧Ｖｉｎがハイレベルのときには、トランジスタＱ２２がオン、トランジスタＱ２３はオフすることにより、出力端子Ｔｏｕｔの出力電圧Ｖｏｕｔは、ハイレベルとされる。
【００１８】
出力電圧Ｖｏｕｔがハイレベルとされると、これにゲートが接続されたＭＯＳ電界効果トランジスタＭ１はオンする。
【００１９】
なお、第２の駆動回路２３は第１の駆動回路２２と同様な構成であり、入力電圧Ｖｉｎの極性が逆極性となる。すなわち、第１の駆動回路２２の入力電圧Ｖｉｎがハイレベルのときには第２の駆動回路２３の入力電圧Ｖｉｎはローレベルとなり、第１の駆動回路２２の入力電圧Ｖｉｎがローレベルのときには第２の駆動回路２３の入力電圧Ｖｉｎはハイレベルとなる。
【００２０】
【発明が解決しようとする課題】
しかるに、従来の駆動回路では、電源投入時にトランジスタＱ１３、Ｑ１４、及び、抵抗Ｒ２から構成される定電流回路がトランジスタＱ２１、Ｑ２３に先立って動作し、入力電圧Ｖｉｎがローレベルであるにもかかわらず、トランジスタＱ２２のベース電位がハイレベルとなり、オンする。
【００２１】
図５は第１の駆動回路２２の電源電圧Ｖｃｃに対する出力電圧Ｖｏｕｔの特性を示す図である。図６は第１の駆動回路２２の電源電圧Ｖｃｃ及び出力電圧Ｖｏｕｔの特性を示す図である。
【００２２】
第１の駆動回路２２は、電源電圧Ｖｃｃが上昇し、トランジスタＱ１３、Ｑ１４のベース−エミッタ間電圧である略０．７〔Ｖ〕程度になると、トランジスタＱ１３、Ｑ１４が動作を開始する。このとき、ダイオードＤ１、Ｄ２はオフ状態であり、トランジスタＱ１５、Ｑ１６のベース−エミッタ間電圧はトランジスタのオン電圧である略０．７〔Ｖ〕以上にならない。このため、トランジスタＱ１５、Ｑ１６は、オフ状態である。よって、トランジスタＱ２１、Ｑ２３はオフ状態のままとなる。
【００２３】
このため、トランジスタＱ１３、Ｑ１４及び抵抗Ｒ２から構成される定電流回路からの電流はトランジスタＱ２１により引き込まれることなく、トランジスタＱ２３のベースに供給される。トランジスタＱ２３は、トランジスタＱ１３、Ｑ１４及び抵抗Ｒ２から構成される定電流回路からの電流により駆動状態とされる。また、このとき、トランジスタＱ２３はオフ状態であるので、出力端子Ｔｏｕｔの出力電圧Ｖｏｕｔは、図５に示すように電源電圧Ｖｃｃに比例して徐々の増加する。
【００２４】
電源電圧Ｖｃｃが、更に、上昇し、略２．１〔Ｖ〕になると、入力電圧Ｖｉｎがローレベルであり、トランジスタＱ３がオフ状態であるので、トランジスタＱ１５、Ｑ１６のベース−エミッタ間電圧が順方向電圧Ｖｆになり、トランジスタＱ１５、Ｑ１６がオンする。トランジスタＱ１５、Ｑ１６がオンすると、トランジスタＱ１７〜Ｑ２０がオンする。これによって、トランジスタＱ２１がオンし、トランジスタＱ１３、Ｑ１４及び抵抗Ｒ２から構成される定電流回路の出力電流がトランジスタＱ２１のコレクタに引き込まれ、トランジスタＱ２２のベース電位が低下する。したがって、トランジスタＱ２２がオフする。また、このとき、トランジスタＱ２３がオンするので、出力端子Ｔｏｕｔの出力電圧Ｖｏｕｔは、略接地レベルとなる。
【００２５】
このため、電源電圧Ｖｃｃの立ち上がり時に図６に示すように、入力電圧Ｖｉｎがローレベルであるにもかかわらず、出力電圧Ｖｏｕｔが一瞬、ハイレベルとなる。出力電圧Ｖｏｕｔがハイレベルになることにより、駆動されるＭＯＳ電界効果トランジスタが一瞬オンすることになる。このとき、図３に示すようにＭＯＳ電界効果トランジスタを動作させている場合には、ＭＯＳ電界効果トランジスタＭ１、Ｍ２が同時にオンし、ＭＯＳ電界効果トランジスタＭ１、Ｍ２に貫通電流が流れる。これによって、消費電流が増大するなどの問題点があった。
【００２６】
本発明は上記の点に鑑みてなされたもので、起動時に不要に出力端子のレベルが立ち上がることがない駆動回路を提供することを目的とする。
【００２７】
【課題を解決するための手段】
本発明の駆動回路（１００）は、入力信号（Ｖｉｎ）に応じて出力端子（Ｔｏｕｔ）に電流を供給する第１の出力トランジスタ（Ｑ２２）と、入力信号（Ｖｉｎ）に応じて出力端子（Ｔｏｕｔ）から電流を引き込む第２の出力トランジスタ（Ｑ２３）とを有し、さらに、第１の出力トランジスタ（Ｑ２２）のベース電位を制御するための電流を生成する制御電流生成回路（Ｑ１３、Ｑ１４、Ｒ２）を設け、電源投入時に、少なくとも電源電圧（Ｖｃｃ）が第２の出力トランジスタ（Ｑ２３）がオンするまでの間、制御電流生成回路（Ｑ１３、Ｑ１４、Ｒ２）を停止させることを特徴とする。
【００２８】
また、本発明は、出力端子（Ｔｏｕｔ）と基底電位（ＧＮＤ）との間に接続された抵抗（Ｒ５）を有することを特徴とする。
【００２９】
さらに、本発明は、入力電圧（Ｖｉｎ）に応じて電流を引き込むバッファ回路（Ｑ１〜Ｑ３、Ｉ１１、Ｉ１２）と、バイアス電圧を生成するバイアス回路（Ｄ１、Ｄ２、Ｉ１３）と、ベースがバイアス回路（Ｄ１、Ｄ２、Ｉ１３）で生成されたバイアス電圧によりバイアスされ、エミッタ電位に応じてスイッチングされる第１のトランジスタ（Ｑ１５）及び第２のトランジスタ（Ｑ１６）と、第１のトランジスタ（Ｑ１５）及び第２のトランジスタ（Ｑ１６）のエミッタに駆動電流を供給する駆動電流生成回路（Ｑ１１、Ｑ１２、Ｒ１）と、第１のトランジスタ（Ｑ１５）のコレクタ電流に応じて制御電流生成回路（Ｑ１３、Ｑ１４、Ｒ２）で生成された電流を引き込む第１の制御回路（Ｑ１７、Ｑ１８、Ｑ２１、Ｒ３）と、第２のトランジスタ（Ｑ１６）のコレクタ電流に応じて第２の出力トランジスタ（Ｑ２３）をスイッチングする第２の制御回路（Ｑ１９、Ｑ２０、Ｒ４）とを有し、制御電流生成回路（Ｑ１３、Ｑ１４、Ｒ２）の動作を、少なくとも第１のトランジスタ（Ｑ１５）及び第２のトランジスタ（Ｑ１６）のベース−エミッタ間電圧がオフ電圧の間は停止させることを特徴とする。
【００３０】
また、本発明の制御電流生成回路（Ｑ１３、Ｑ１４、Ｒ２）は、一端が第１のトランジスタ（Ｑ１５）及び第２のトランジスタ（Ｑ１６）のエミッタに接続された抵抗（Ｒ２）と、抵抗（Ｒ２）の他端にエミッタ及びベースが接続され、コレクタに電源電圧が印加された第１の電流生成用トランジスタ（Ｑ１３）と、第１の電流生成用トランジスタ（Ｑ１３）のベースにベースが接続され、エミッタに電源電圧（Ｖｃｃ）が印加され、コレクタが第１の出力トランジスタ（Ｑ２２）及び第２の制御回路（Ｑ１７、Ｑ１８、Ｑ２１、Ｒ３）に接続された第２の電流生成用トランジスタ（Ｑ１４）とを有することを特徴とする。
【００３１】
さらに、本発明の駆動回路は、出力端子（Ｔｏｕｔ）が電界効果トランジスタ（Ｍ１）のゲートに接続され、前記出力端子（Ｔｏｕｔ）に発生する出力電圧（Ｖｏｕｔ）により電界効果トランジスタ（Ｍ１）をスイッチングすることを特徴とする。
【００３２】
本発明によれば、電源投入時に第１の出力トランジスタ（Ｑ２２）が入力電圧（Ｖｉｎ）によらずオンすることを防止できる。
【００３３】
【発明の実施の形態】
なお、本実施例の全体構成は、図３と同じであるのでその説明は省略し、このでは、従来とはその構成が異なる駆動回路について説明を行う。
【００３４】
図１は本発明の一実施例の回路構成図を示す。同図中、図４と同一構成部分には同一符号を付し、その説明は省略する。
【００３５】
本実施例の駆動回路１００は、抵抗Ｒ２の一端が接地ラインではなく、トランジスタＱ３のコレクタ及びトランジスタＱ１５、Ｑ１６のエミッタに接続されるとともに、出力端子Ｔｏｕｔと接地ラインとの間に抵抗Ｒ５を接続した構成とされている。
【００３６】
まず、電源投入時の動作を説明する。
【００３７】
電源投入時には、入力端子Ｔｉｎに供給される入力電圧Ｖｉｎはローレベルとされている。
【００３８】
電源電圧Ｖｃｃが少なくとも０．７〔Ｖ〕以下では、トランジスタＱ１１、Ｑ１２がオフ状態であるので、トランジスタＱ１５、Ｑ１６はオフ状態となる。また、このとき、トランジスタＱ３はオフ状態であり、これによって、トランジスタＱ１３、Ｑ１４及び抵抗Ｒ２から構成される定電流回路もオフ状態となる。
【００３９】
また、トランジスタＱ１５、Ｑ１６がオフ状態であると、トランジスタＱ１７〜Ｑ２０はオフ状態となる。トランジスタＱ１７、Ｑ１８がオフ状態であるため、トランジスタＱ２１はオフ状態となる。このとき、トランジスタＱ１４、Ｑ２１が共にオフ状態となるので、トランジスタＱ２２はオフ状態となる。さらに、トランジスタＱ１９、Ｑ２０がオフ状態であるため、トランジスタＱ２３はオフ状態となる。したがって、出力端子Ｔｏｕｔは抵抗Ｒ５を介して接地された状態となり、出力電圧Ｖｏｕｔは接地レベル、すなわち、ローレベルとされる。このため、出力端子Ｔｏｕｔにゲートが接続されたＭＯＳ電界効果トランジスタは、オフ状態が維持される。
【００４０】
次に、電源電圧Ｖｃｃが０．７〔Ｖ〕〜２．１〔Ｖ〕の間では、トランジスタＱ１１、Ｑ１２がオンする。このとき、トランジスタＱ３は入力電圧Ｖｉｎがローレベルであるので、電源電圧Ｖｃｃによらずオフ状態に維持される。このとき、トランジスタＱ１１、Ｑ１２がオンするが、トランジスタＱ１５、Ｑ１６のベース−エミッタ間電圧ＶＢＥはオフ電圧が維持されるので、トランジスタＱ１５、Ｑ１６はオフ状態のままである。トランジスタＱ１５、Ｑ１６が共にオフ状態であるので、トランジスタＱ１７〜Ｑ２０はオフ状態である。
【００４１】
トランジスタＱ１７、Ｑ１８がオフ状態であるため、トランジスタＱ２１はオフ状態となる。このとき、トランジスタＱ１４、Ｑ２１が共にオフ状態となるので、トランジスタＱ２２はオフ状態となる。さらに、トランジスタＱ１９、Ｑ２０がオフ状態であるため、トランジスタＱ２３はオフ状態となる。
【００４２】
したがって、出力端子Ｔｏｕｔは抵抗Ｒ５を介して接地された状態となり、出力電圧Ｖｏｕｔは接地レベル、すなわち、ローレベルとされる。このため、出力端子Ｔｏｕｔにゲートが接続されたＭＯＳ電界効果トランジスタＭ１は、オフ状態が維持される。
【００４３】
次に、電源電圧Ｖｃｃが２．１〔Ｖ〕以上になると、トランジスタＱ１５、Ｑ１６がオンする。なお、このとき、トランジスタＱ３は入力電圧Ｖｉｎがローレベルであるので、電源電圧Ｖｃｃによらずオフ状態に維持されているので、抵抗Ｒ２の一端はハイレベルに維持され、よって、トランジスタＱ１３、Ｑ１４及び抵抗Ｒ２から構成される定電流回路は停止状態が維持される。
【００４４】
また、トランジスタＱ１５、Ｑ１６がオンすることによりトランジスタＱ１７〜Ｑ２０がオンする。トランジスタＱ１７、Ｑ１８がオンすることによりトランジスタＱ２１がオンする。トランジスタＱ２１がオンすることにより、トランジスタＱ２２のベースからトランジスタＱ２２のコレクタに電流が引き込まれ、また、このとき、トランジスタＱ１３、Ｑ１４及び抵抗Ｒ２から構成される定電流回路は停止状態であるので、トランジスタＱ２２は確実にオフ状態に維持される。一方、トランジスタＱ１９、Ｑ２０がオンすることによりトランジスタＱ２３がオンする。
【００４５】
本実施例によれば、電源投入時に入力電圧Ｖｉｎがローレベルであるにもかかわらず、トランジスタＱ２２がオンして、出力端子Ｔｏｕｔがハイレベルになることを防止できる。
【００４６】
次に電源投入後の動作を説明する。
【００４７】
電源投入後は、入力端子Ｔｉｎに供給される入力電圧Ｖｉｎに応じて出力端子Ｔｏｕｔから出力される出力電圧Ｖｏｕｔが制御される。
【００４８】
まず、入力電圧Ｖｉｎがローレベルの場合について説明する。入力電圧Ｖｉｎがローレベルのときには、トランジスタＱ１はオフする。トランジスタＱ１がオフすると、トランジスタＱ２のベース電位はハイレベルとなるので、トランジスタＱ２はオンする。トランジスタＱ２がオンすると、トランジスタＱ３のベース電位はローレベルとなるので、トランジスタＱ３はオフする。トランジスタＱ３がオフすると、トランジスタＱ１５、Ｑ１６のエミッタ電位がハイレベルとなり、トランジスタＱ１５、Ｑ１６はオンする。
【００４９】
トランジスタＱ１５がオンすると、トランジスタＱ１７、Ｑ１８がオンする。トランジスタＱ１７、Ｑ１８がオンすることによりトランジスタＱ２１のベース電位がハイレベルとなるので、トランジスタＱ２１はオンする。トランジスタＱ２１がオンすることにより、トランジスタＱ２２のベースからトランジスタＱ２１のコレクタに電流が引き込まれるので、トランジスタＱ２２はオフする。なお、このとき、トランジスタＱ１３、Ｑ１４は、トランジスタＱ１５、Ｑ１６のエミッタ電位がハイレベルであるので、オフする。
【００５０】
一方、トランジスタＱ１６がオンすると、トランジスタＱ１９、Ｑ２０がオンする。トランジスタＱ１９、Ｑ２０がオンすることにより、トランジスタＱ２３のベース電位がハイレベルとなるので、トランジスタＱ２３はオンする。
【００５１】
したがって、入力電圧Ｖｉｎがローレベルのときには、トランジスタＱ２２がオフ、トランジスタＱ２３はオンする。トランジスタＱ２２がオフ、トランジスタＱ２３がオンすることにより、出力端子ＴｏｕｔからトランジスタＱ２３のコレクタに電流が引き込まれるので、出力電圧Ｖｏｕｔはローレベル、略接地レベルとされる。
【００５２】
出力電圧Ｖｏｕｔがローレベルとされることにより、これに接続されるＭＯＳ電界効果トランジスタＭ１は、オフする。
【００５３】
次に、入力電圧Ｖｉｎがハイレベルの場合について説明する。入力電圧Ｖｉｎがハイレベルのときには、トランジスタＱ１はオンする。トランジスタＱ１がオンすると、電流源Ｉ１１から供給される電流がトランジスタＱ１のコレクタに引き込まれるので、トランジスタＱ２のベース電位はローレベルとなり、これによって、トランジスタＱ２はオフする。トランジスタＱ２がオフすると、電流源Ｉ１２から供給される電流はトランジスタＱ３のベースに供給され、トランジスタＱ３のベース電位はハイレベルとなり、これによって、トランジスタＱ３はオンする。トランジスタＱ３がオンすると、トランジスタＱ１１、Ｑ１２及び抵抗Ｒ１から構成される定電流回路からトランジスタＱ１５、Ｑ１６のエミッタに供給される電流がトランジスタＱ３のコレクタに引き込まれるので、トランジスタＱ１５、Ｑ１６のエミッタ電位がローレベルとなり、トランジスタＱ１５、Ｑ１６はオフする。なお、このとき、トランジスタＱ３がオンすることにより、抵抗Ｒ２からも電流が引き込まれ、トランジスタＱ１３、Ｑ１４及び抵抗Ｒ２から構成される定電流回路が動作し、トランジスタＱ１４のコレクタから電流が出力される。
【００５４】
また、トランジスタＱ１５がオフすると、トランジスタＱ１７、Ｑ１８がオフする。トランジスタＱ１７、Ｑ１８がオフすることによりトランジスタＱ２１のベース電位がローレベルとなるので、トランジスタＱ２１はオフする。トランジスタＱ２１がオフすることにより、トランジスタＱ１４のコレクタ電流がトランジスタＱ２２のベースに供給されるので、トランジスタＱ２２のベース電位がハイレベルとなり、これによって、トランジスタＱ２２はオンする。
【００５５】
一方、トランジスタＱ１６がオフすると、トランジスタＱ１９、Ｑ２０がオフする。トランジスタＱ１９、Ｑ２０がオフすることにより、トランジスタＱ２３のベース電位がローレベルとなるので、トランジスタＱ２３はオフする。
【００５６】
したがって、入力電圧Ｖｉｎがハイレベルのときには、トランジスタＱ２２がオン、トランジスタＱ２３はオフする。トランジスタＱ２２がオン、トランジスタＱ２３がオフすることにより、出力端子Ｔｏｕｔの出力電圧Ｖｏｕｔは、ハイレベルとされる。
【００５７】
出力電圧Ｖｏｕｔがハイレベルとされることにより、これにゲートが接続されたＭＯＳ電界効果トランジスタＭ１はオンする。
【００５８】
本実施例によれば、電源投入後においては入力電圧Ｖｉｎがオフ時にはトランジスタＱ１３、Ｑ１４、抵抗Ｒ２から構成される定電流回路がオフ状態となり、不要な電流が流れないので、消費電流を低減できる。
【００５９】
図２は本実施例の駆動回路の電源電圧Ｖｃｃに対する出力電圧Ｖｏｕｔの特性を示す図である。
【００６０】
本実施例の駆動回路１００では、トランジスタＱ３がオンしなければ、トランジスタＱ１３、Ｑ１４及び抵抗Ｒ２から構成される定電流回路は動作しない。これによって、トランジスタＱ２２がトランジスタＱ２３より先にオンすることはない。
【００６１】
したがって、第１の駆動回路２２及び第２の駆動回路２３を駆動回路１００のような構成とすることにより、電源投入時に第１の駆動回路２２及び第２の駆動回路２３のトランジスタＱ２２が共にオンし、第１の駆動回路２３及び第２の駆動回路２３によりスイッチング制御されるＭＯＳ電界効果トランジスタＭ１、Ｍ２のゲートが共にハイレベルになり、オンすることがなく、よって、電界効果トランジスタＭ１、Ｍ２に貫通電流が流れることを防止できる。
【００６２】
また、出力端子Ｔｏｕｔと接地ラインとの間に抵抗Ｒ５を挿入することによりトランジスタＱ２２、Ｑ２３が共にオフ状態のときに、出力端子Ｔｏｕｔが抵抗Ｒ５を介して接地レベルにできる。この抵抗Ｒ５により出力電圧Ｖｏｕｔが図２に示すように接地レベルより僅かに上昇するが、出力電圧Ｖｏｕｔを確実に接地レベルとすることができる。
【００６３】
【発明の効果】
上述の如く、本発明によれば、出力制御手段により、電源投入時に第１の出力トランジスタがオンすることを防止できるので、電源投入時に出力端子のレベルが立ち上がることがなく、不要に貫通電流が流れることを防止できるなどの特長を有する。
【図面の簡単な説明】
【図１】本発明の一実施例の駆動回路の回路構成図である。
【図２】電源電圧Ｖｃｃに対する出力電圧Ｖｏｕｔの特性を示す図である。
【図３】圧電トランス駆動システムのシステム構成図である。
【図４】従来の駆動回路の一例の回路構成図である。
【図５】電源電圧Ｖｃｃに対する出力電圧Ｖｏｕｔの特性を示す図である。
【図６】電源電圧Ｖｃｃ及び出力電圧Ｖｏｕｔの特性を示す図である。
【符号の説明】
１圧電トランス駆動システム
１００駆動回路
Ｑ１〜Ｑ３、Ｑ１１〜Ｑ２３トランジスタ、Ｄ１、Ｄ２ダイオード
Ｒ１〜Ｒ５抵抗、Ｉ１１〜Ｉ１３電流源
Ｔｉｎ入力端子、Ｔｏｕｔ出力端子

Claims

入力信号に応じて出力端子に電流を供給する第１の出力トランジスタと、該入力信号に応じて該出力端子から電流を引き込む第２の出力トランジスタとを有する駆動回路であって、
前記第１の出力トランジスタのベース電位を制御するための電流を生成する制御電流生成回路を有し、
電源投入時に、少なくとも電源電圧が前記第２の出力トランジスタがオンするまでの間、前記制御電流生成回路を停止させることを特徴とする駆動回路。
前記出力端子と基底電位との間に接続された抵抗を有することを特徴とする請求項１記載の駆動回路。
入力電圧に応じて電流を引き込むバッファ回路と、
バイアス電圧を生成するバイアス回路と、
ベースが前記バイアス回路で生成されたバイアス電圧によりバイアスされ、エミッタ電位に応じてスイッチングされる第１のトランジスタ及び第２のトランジスタと、
前記第１のトランジスタ及び前記第２のトランジスタのエミッタに駆動電流を供給する駆動電流生成回路と、
前記第１のトランジスタのコレクタ電流に応じて前記制御電流生成回路で生成された電流を引き込む第１の制御回路と、
前記第２のトランジスタのコレクタ電流に応じて前記第２の出力トランジスタをスイッチングする第２の制御回路とを有し、
前記制御電流生成回路の動作を、少なくとも前記第１のトランジスタ及び前記第２のトランジスタのベース−エミッタ間電圧がオフ電圧の間は停止させることを特徴とする請求項１又は２記載の駆動回路。
前記制御電流生成回路は、一端が前記第１のトランジスタ及び前記第２のトランジスタのエミッタに接続された抵抗と、
前記抵抗の他端にエミッタ及びベースが接続され、コレクタに電源電圧が印加された第１の電流生成用トランジスタと、
前記トランジスタのベースにベースが接続され、エミッタに電源電圧が印加され、コレクタが前記第１の出力トランジスタ及び前記第２の制御回路に接続された第２の電流生成用トランジスタとを有することを特徴とする請求項３記載の駆動回路。
前記出力端子が電界効果トランジスタのゲートに接続され、前記出力端子に発生する出力電圧により電界効果トランジスタをスイッチングすることを特徴とする請求項１乃至４のいずれか一項記載の駆動回路。