JP4557082B2 - 駆動トランジスタ制御回路 - Google Patents

Description

本発明は、電源とグランドとの間に、負荷と直列に接続される駆動トランジスタのオンオフを制御する駆動トランジスタ制御回路に関する。

負荷に駆動トランジスタ（出力ドライバ）を介して直流電流を供給することで駆動する装置においては、負荷に流れる電流の変化によりスイッチングノイズが発生する。このようなノイズの発生を抑制する対策としては、簡易的には駆動トランジスタのゲートに挿入する抵抗素子の抵抗値を大きくし、ゲート容量とのＣＲ時定数によりゲート信号波形を鈍らせることが行われている。しかしながら、ゲート信号レベルがＦＥＴの閾値電圧Ｖｔを超えると通電電流が急激に増加するため、高調波ノイズに対する抑制効果は不十分であることが否めない。

また、ゲート信号波形を台形波状にすることも行われているが、低次の高調波を抑制することはできるが、台形波の角部によって発生する高次の高調波を抑制することができない。更に、特許文献１には、上記の課題を解決するため、ゲート信号の電流波形を正弦波に近付ける構成が開示されている。

特開２００７−１３９１６号公報

しかしながら、特許文献１の構成では、多くの電流源やコンパレータが必要となり、回路規模が増大するという問題がある。
本発明は上記事情に鑑みてなされたものであり、その目的は、より簡単な回路構成で、駆動トランジスタのスイッチングに伴う高調波ノイズの発生を効果的に抑制できる駆動トランジスタ制御回路を提供することにある。

請求項１記載の駆動トランジスタ制御回路によれば、プルアップ抵抗素子と電流検出抵抗素子との間に起動トランジスタが接続されて、電流検出抵抗素子に流れる電流をミラーさせる電流制御カレントミラー回路を備える。そして、駆動電流供給回路は、制御信号に応じて駆動トランジスタをオンさせる場合に、電流制御カレントミラー回路によりミラーされた電流に応じて、駆動トランジスタの制御端子に駆動電流を供給する。この場合、プルアップ抵抗素子の抵抗値は、電流を制限するため大きな値に設定しておく。

すなわち、駆動トランジスタがオフしている場合、電流制御カレントミラー回路の起動トランジスタが接続されている電流検出抵抗素子側端子はグランド電位に近いレベルになっており、その状態から駆動トランジスタがターンオンして通電が開始されると、当初はプルアップ抵抗素子の抵抗値に応じて電流制御カレントミラー回路がミラーさせる電流が、駆動トランジスタの制御端子に供給される。したがって、ターンオン時に駆動トランジスタの制御端子に印加される信号波形が立上がる場合に、その始期での変化を鈍らせることができる。

その後、駆動トランジスタを介して負荷が通電されると、電流検出抵抗素子の端子電圧が大きくなるため、プルアップ抵抗で決まる電流に対して、電流制御カレントミラー回路を構成するトランジスタの接合電圧比が変化することでミラー比が等価的に大きくなり、駆動トランジスタの制御端子に印加される電圧は急上昇する。そして、駆動トランジスタがフルオン状態に近付くと、プルアップ抵抗素子の端子間電圧が小さくなるため、起動トランジスタ側に流れる電流が「０」に近づき、駆動トランジスタの制御端子に印加される信号波形の立上終期での変化も鈍らせることができる。また、ターンオフ時には、上記の作用が逆行することになるので、駆動トランジスタがスイッチング動作する場合の出力電圧の急激な変化を抑制して、特に高次高調波によるノイズの発生を抑えることができる。

請求項２記載の駆動トランジスタ制御回路によれば、駆動トランジスタをオンさせる場合には、駆動電流供給回路の第３カレントミラー回路がオフ，第４カレントミラー回路がオンすることで、電流制御カレントミラー回路のミラー電流が、第２，第４，第５カレントミラー回路により順次ミラーされて駆動トランジスタの制御端子に供給される。一方、駆動トランジスタをオフさせる場合には、第３カレントミラー回路がオン，第４カレントミラー回路がオフすることで、第５カレントミラー回路による駆動電流の供給は停止され、第３カレントミラー回路により駆動トランジスタの制御端子がオフ電位に設定されるようになる。

請求項３記載の駆動トランジスタ制御回路によれば、電流検出抵抗素子と直列に接続されると共に駆動トランジスタと並列に接続され、制御端子に駆動電流が供給される電流検出用トランジスタを備えるので、駆動トランジスタが負荷に供給する電流が比較的大きい場合でも、電流検出用トランジスタを介して流れる電流比率によって、電流検出抵抗素子に流す検出電流を小さくすることができる。

請求項４記載の駆動トランジスタ制御回路によれば、プルアップ抵抗素子と起動トランジスタとの間に電流遮断スイッチを挿入するので、駆動トランジスタ制御回路を動作させる必要がない場合には前記スイッチをオフにすることで、プルアップ抵抗素子及び起動トランジスタ介して流れるリーク電流を遮断して消費電流を低減できる。
請求項５記載の駆動トランジスタ制御回路によれば、電流遮断スイッチをトランジスタで構成するので、当該トランジスタをオン／オフさせることでリーク電流を遮断できる。

本発明の第１実施例であり、駆動トランジスタ制御回路の構成を示す図 ＦＥＴのゲートに印加される電圧波形を示す図 出力電圧波形のシミュレーション結果を示す図 本発明の第２実施例を示す図１相当図 本発明の第３実施例を示す図１相当図 本発明の第４実施例を示す図１相当図 本発明の第５実施例を示す図１相当図 本発明の第６実施例を示す図１相当図

（第１実施例）
以下、本発明の第１実施例について図１乃至図３を参照して説明する。電源＋Ｂとグランドとの間には、出力負荷１と、ＮチャネルＭＯＳＦＥＴ（駆動トランジスタ）２と、電流検出用の抵抗素子３との直列回路が接続されている。出力負荷１は、例えばＤＣモータやランプ，インダクタ等である。ＦＥＴ２のドレインとソースとの間には、プルアップ用の抵抗素子４とＮＰＮトランジスタ５（起動トランジスタ）との直列回路が接続されている。尚、抵抗素子３の抵抗値は例えば数１０Ω程度であり、抵抗素子４の抵抗値は例えば数１００ｋΩ程度に設定されている。

トランジスタ５は、ＮＰＮトランジスタ６とカレントミラー回路７（電流制御カレントミラー回路）を構成しており、両者のベースはトランジスタ５のコレクタに接続されている。トランジスタ７のエミッタはグランドに接続され、コレクタは、抵抗素子８及びＰチャネルＭＯＳＦＥＴ９を介して負電源＋Ｂに接続されている。ＦＥＴ９は、ＰチャネルＭＯＳＦＥＴ１０及び１１と共にカレントミラー回路１２（第２カレントミラー回路）を構成しており、これらのゲートは、ＦＥＴ９のドレインに接続されている。
ＦＥＴ１０のドレインは、抵抗素子１３及びＮＰＮトランジスタ１４を介してグランドに接続されている。ＮＰＮトランジスタ１５は、トランジスタ１４とカレントミラー回路１６（第３カレントミラー回路）を構成しており、両者のベースはトランジスタ１４のコレクタに接続され、トランジスタ１５のコレクタは、ＦＥＴ２のゲート（制御端子）に接続されている。

ＦＥＴ１１のドレインは、抵抗素子１７及びＮＰＮトランジスタ１８を介してグランドに接続されている。ＮＰＮトランジスタ１９は、トランジスタ１８とカレントミラー回路２０（第４カレントミラー回路）を構成しており、両者のベースはトランジスタ１８のコレクタに接続され、トランジスタ１９のコレクタは、ＰチャネルＭＯＳＦＥＴ２１を介して電源＋Ｂに接続されている。ＰチャネルＭＯＳＦＥＴ２２は、ＦＥＴ２１とカレントミラー回路２３（第５カレントミラー回路）を構成しており、両者のゲートはＦＥＴ２１のドレインに接続され、ＦＥＴ２２のドレインは、ＦＥＴ２のゲートに接続されている。

そして、トランジスタ１４，１８に対して並列に、ＮチャネルＭＯＳＦＥＴ２４，２５が接続されており、ＦＥＴ２５のゲートには、ＦＥＴ２の制御信号がＮＯＴゲート２６を介して与えられ、ＦＥＴ２５のゲートには、上記制御信号が更にＮＯＴゲート２７を介して与えられている。以上において、出力負荷１及びＦＥＴ２を除いたものが、駆動トランジスタ制御回路２８を構成している。また、駆動トランジスタ制御回路２８よりカレントミラー回路７を除いた部分が、駆動電流供給回路２９を構成している。

次に、本実施例の作用について図２及び図３も参照して説明する。カレントミラー回路７は、ＦＥＴ２のオンオフにかかわらず、抵抗素子４，トランジスタ５，抵抗素子３の経路で常時電流が流れるため、カレントミラー回路７はオンしており、それに伴いカレントミラー回路１２も常時オンとなっている。

そして、外部より与えられるＦＥＴ２の制御信号がロウレベルの場合、ＦＥＴ２４，２５はそれぞれオフ，オンとなるから、カレントミラー回路１６，２０はそれぞれオン，オフとなってカレントミラー回路２３はオフとなり、ゲート電位がロウレベルとなってＦＥＴ２はオフとなる。この時、抵抗素子４は高抵抗，抵抗素子３は低抵抗であるから、トランジスタ５のエミッタ電位はグランド電位に近い状態にあり、抵抗素子４により制限された僅かな電流がトランジスタ５を介して流れている。

この状態から、ＦＥＴ２の制御信号がハイレベルに変化すると、ＦＥＴ２４，２５はそれぞれオン，オフとなるから、カレントミラー回路１６，２０はそれぞれオフ，オンとなってカレントミラー回路２３はオンとなるので、ゲート電位がハイレベルとなりＦＥＴ２はオンになる。このターンオンの過程を、ＦＥＴ２のゲート電圧立上り始期，中期，終期の三段階，図２に示すゲート電圧波形の（１），（２），（３）に分けて説明する。

＜立上り始期＞
カレントミラー回路２３によりＦＥＴ２のゲートに供給される電流は、カレントミラー回路７を構成するトランジスタ５に流れるコレクタ電流のミラー電流となっているため、結局はカレントミラー回路７の通電状態に支配される。したがって、立上り始期では、カレントミラー回路７におけるトランジスタ５，６のベース−エミッタ間電圧（接合電圧）ＶBE5，ＶBE6がほぼ等しくなっており、カレントミラー回路２３により供給される電流は、抵抗素子４の高抵抗で制限された僅かな電流となる。その結果、立上り始期のゲート電圧（１）は緩やかな波形となる。

＜立上り中期＞
ゲート電位の上昇に応じてＦＥＴ２がターンオンすると、ＦＥＴ２を介して抵抗素子３に供給される電流ＩRが増加するので、それに応じて抵抗素子３の端子電圧が増加する。この場合、抵抗素子３の抵抗値をＲ３とすると、トランジスタ５，６のベース−エミッタ間電圧は、次式の関係となる。
ＶBE6＝ＶBE5＋Ｒ３・ＩR
すなわち、ベース−エミッタ間電圧ＶBE5，ＶBE6の比が変化することで、カレントミラー回路７のミラー比が等価的に大きくなり、カレントミラー回路２３により供給される電流は急激に上昇し、ＦＥＴ２のゲート電位も急上昇する。

＜立上り終期＞
そして、ＦＥＴ２がフルオン状態に近付くと、抵抗素子４の端子間電圧が極めて小さくなるため、トランジスタ５を介して流れる電流は減少する。したがって、立上り終期のゲート電圧（３）は、再び緩やかな波形となる。

また、この状態からＦＥＴ２の制御信号がロウレベルに変化し、ＦＥＴ２がターンオフする場合は、上記の過程を逆にたどることになる。図３は、ＦＥＴ２の出力電圧（ドレイン−グランド間電圧）波形をシミュレーションしたものであり、出力電圧の立上がり開始部分と、立上り終了部分とで波形の角が取れて、丸みを帯びた緩やかな波形となっていることが判る。

以上のように本実施例によれば、プルアップ用の抵抗素子４と電流検出用の抵抗素子３との間にトランジスタ５を接続し、これらの抵抗素子４，３に流れる電流をミラーさせるカレントミラー回路７を備える。そして、駆動電流供給回路２９は、制御信号に応じてＦＥＴ２をオンさせる場合に、カレントミラー回路７によりミラーされた電流に応じて、ＦＥＴ２のゲートに駆動電流を供給する。したがって、ターンオン時にＦＥＴ２のゲートに印加される電圧波形が立上がる場合にその始期での変化を鈍らせると共に、ＦＥＴ２がフルオン状態に近付いた場合に、立上終期での変化も鈍らせることができ、ＦＥＴ２がスイッチング動作する場合の出力電圧の急激な変化を抑制して、特に高次高調波によるノイズの発生を抑えることができる。

そして、ＦＥＴ２をオンさせる場合には、駆動電流供給回路２９のカレントミラー回路１６，２０が夫々オフ，オンすることで、カレントミラー回路７のミラー電流が、カレントミラー回路１２，２０，２３により順次ミラーされてＦＥＴ２のゲートに供給され、ＦＥＴ２をオフさせる場合には、カレントミラー回路１６，２０がそれぞれオン，オフすることで、カレントミラー回路２３による駆動電流の供給は停止され、カレントミラー回路１６によってＦＥＴ２のゲートをオフ電位に設定することができる。

（第２実施例）
図４は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施例の駆動トランジスタ制御回路３１は、第１実施例ではＮＰＮトランジスタ５，６，１４，１５，１８，１９で構成していたカレントミラー回路７，１６，２０を、ＮチャネルＭＯＳＦＥＴ５Ｍ，６Ｍ，１４Ｍ，１５Ｍ，１８Ｍ，１９Ｍで構成したカレントミラー回路７Ｍ，１６Ｍ，２０Ｍで置き換えたものである。
第１実施例の駆動トランジスタ制御回路２８において、ＭＯＳＦＥＴとバイポーラトランジスタとが混在している理由は、両者の動作速度の相違に基づいて、設計的に適した素子を選択した結果である。したがって、第２実施例のように、全ての素子をＭＯＳＦＥＴで構成した場合も、第１実施例と同様の効果が得られる。

（第３実施例）
図５は本発明の第３実施例を示すものであり、第１実施例と異なる部分について説明する。第３実施例の駆動トランジスタ制御回路３２は、第１実施例の駆動トランジスタ制御回路２８に、電流検出用のＮチャネルＭＯＳＦＥＴ３３（電流検出用トランジスタ）を加えたものである。ＦＥＴ２のソースはグランドに直接接続し、ＦＥＴ３３のドレイン，ゲートは、ＦＥＴ２のドレイン，ゲートにそれぞれ接続され、ソースは電流検出用の抵抗素子３４を介してグランドに接続されている。
すなわち、ＦＥＴ３３は、ＦＥＴ２に対して小さい比率で抵抗素子３４に検出電流を流すので、ＦＥＴ２に流れる電流が比較的大きい場合でも、抵抗素子３４に流す検出電流を小さくして、検出を容易に行うことができる。

（第４実施例）
図６は本発明の第４実施例を示すものであり、第３実施例と異なる部分について説明する。第４実施例の駆動トランジスタ制御回路３２Ｈは、第３実施例の駆動トランジスタ制御回路３２を、ハイサイド駆動方式に適用したものである。すなわち、出力負荷１は、ＦＥＴ２のソースとグランドとの間に接続されている。また、トランジスタ５，６のエミッタと抵抗素子３４の低電位側端子は、出力負荷１を介してグランドに接続されている。そして、ＦＥＴ２のゲートに駆動電流を供給するカレントミラー回路２３のソースは、電源＋Ｂよりも電圧を昇圧した電源＋Ｂ’が印加されている。
以上のように構成される第４実施例によれば、ハイサイド駆動方式についても、本発明を適用することができる。

（第５実施例）
図７は本発明の第５実施例を示すものである。第５実施例は、第３実施例の駆動トランジスタ制御回路３２と、第４実施例の駆動トランジスタ制御回路３２Ｈとを組み合わせてトーテムポール接続した構成を示す。この場合、出力負荷１に対しては、駆動トランジスタ制御回路３２Ｈを構成するＦＥＴ２Ｈと、駆動トランジスタ制御回路３２（Ｌ）を構成するＦＥＴ２（Ｌ）との共通接続点（ソース，ドレイン）が接続されている。

そして、ＦＥＴ２ＨとＦＥＴ２（Ｌ）とは排他的にオンとなるようにそれぞれ制御信号が与えられ、ＦＥＴ２Ｈがオンした場合は出力負荷１にソース電流が供給され、ＦＥＴ２Ｌがオンした場合は出力負荷２よりシンク電流が引き出される。以上のように構成される第５実施例によれば、２つの駆動トランジスタ制御回路３２Ｈ，３２Ｌをトーテムポール接続することにより、出力負荷１に対する駆動電流のソース，シンクを切替えて駆動することができる。

（第６実施例）
図８は本発明の第６実施例を示すものであり、第１実施例と異なる部分について説明する。第６実施例の駆動トランジスタ制御回路３５は、第１実施例の駆動トランジスタ制御回路２８に、ＰＮＰトランジスタ（電流遮断スイッチ）３６及び抵抗素子３７を加えて構成されている。トランジスタ３６は、プルアップ抵抗素子４，トランジスタ５の間に挿入されており、トランジスタ３６のエミッタはプルアップ抵抗素子４に接続され、コレクタはトランジスタ５のコレクタに接続されている。トランジスタ３６のベースは、抵抗素子３７を介して電源＋Ｂに接続されており、当該ベースに対してハイアクティブの制御信号ＳＴＢが与えられる。

次に、第６実施例の作用について説明する。例えば第１実施例のように駆動トランジスタ制御回路３５の出力段を機能させる場合は、制御信号ＳＴＢをロウレベルにしてトランジスタ３６をオンさせ、プルアップ抵抗素子４を介してトランジスタ５及び６，すなわちカレントミラー回路７に電流を供給する。そして、駆動トランジスタ制御回路３５の出力段を機能させる必要がない場合，例えばＦＥＴ２を長期間オフ状態，オン状態に維持する場合や、或いはＦＥＴ２をターンオン，ターンオフさせる場合の立上り，立下がり期間を除く期間などには、制御信号ＳＴＢをハイレベルにしてトランジスタ３６をオフさせ、プルアップ抵抗素子４を介してカレントミラー回路７に流す電流を遮断する。

したがって、第６実施例によれば、プルアップ抵抗素子４を介してリーク電流を不要に流すことを回避し、消費電流を低減することができる。また、電流遮断スイッチをＰＮＰトランジスタ３６で構成したので、当該トランジスタ３６をオンオフ制御することでプルアップ抵抗素子４を介して流れる電流を制御できる。

本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
全ての素子をバイポーラトランジスタで構成しても良い。
第５実施例の駆動トランジスタ制御回路３２Ｈ，３２Ｌをもう１組用意することでＨブリッジ回路を構成し、出力負荷１の通電方向を切替えるようにしても良い。
第６実施例の電流遮断スイッチを、ＰチャネルＭＯＳＦＥＴで構成しても良い。また、ＮＰＮトランジスタや、ＮチャネルＭＯＳＦＥＴで構成しても良い。
第２乃至第５実施例に構成に、第６実施例のような電流遮断スイッチを設けても良い。

図面中、１は出力負荷、２はＮチャネルＭＯＳＦＥＴ（駆動トランジスタ）、３は電流検出抵抗素子、４はプルアップ抵抗素子、５はＮＰＮトランジスタ（起動トランジスタ）、７はカレントミラー回路（電流制御カレントミラー回路）、１２はカレントミラー回路（第２カレントミラー回路）、１６はカレントミラー回路（第３カレントミラー回路）、２０はカレントミラー回路（第４カレントミラー回路）、２３はカレントミラー回路（第４カレントミラー回路）、２８は駆動トランジスタ制御回路、２９は駆動電流供給回路、３１は駆動トランジスタ制御回路、３２，３２Ｈは駆動トランジスタ制御回路、３３はＮチャネルＭＯＳＦＥＴ（電流検出用トランジスタ）、３４は電流検出抵抗素子、３５は駆動トランジスタ制御回路、３６はＰＮＰトランジスタ（電流遮断スイッチ）を示す。

Claims (5)

1. 電源とグランドとの間に、負荷と直列に接続される駆動トランジスタのオンオフを制御する駆動トランジスタ制御回路において、
   一端が前記駆動トランジスタの電源側端子に接続されるプルアップ抵抗素子と、
   前記駆動トランジスタがオンした場合に流れる電流を、グランド側で検出する電流検出抵抗素子と、
   前記電流検出抵抗素子と前記プルアップ抵抗素子との間に起動トランジスタが接続され、前記電流検出抵抗素子に流れる電流をミラーさせる電流制御カレントミラー回路と、
   外部より与えられる制御信号に応じて前記駆動トランジスタをオンさせる場合に、前記電流制御カレントミラー回路によりミラーされた電流に応じて、前記駆動トランジスタの制御端子に駆動電流を供給する駆動電流供給回路とで構成され、
   前記駆動電流供給回路は、
   前記駆動トランジスタがターンオンして通電が開始されると、最初は前記プルアップ抵抗素子の抵抗値により制限された駆動電流を供給し、
   その後、前記電流検出抵抗素子の端子電圧が大きくなり、前記プルアップ抵抗で決まる電流に対して前記電流制御カレントミラー回路のミラー比が等価的に大きくなることで増加する駆動電流を供給し、
   前記駆動トランジスタがフルオン状態に近付くと、前記プルアップ抵抗素子の端子電圧が小さくなることで減少する駆動電流を供給することを特徴とする駆動トランジスタ制御回路。
   
2. 前記駆動電流供給回路は、
   前記電流制御カレントミラー回路のミラー電流により起動される第２カレントミラー回路と、
   この第２カレントミラー回路のミラー電流により起動され、ミラー側トランジスタが前記駆動トランジスタの制御端子に接続される第３カレントミラー回路と、
   前記第２カレントミラー回路のミラー電流により起動される第４カレントミラー回路と、
   この第４カレントミラー回路のミラー電流により起動され、ミラー電流を前記駆動電流として前記駆動トランジスタの制御端子に供給する第５カレントミラー回路とで構成され、
   前記第３カレントミラー回路は、外部より与えられる前記駆動トランジスタの制御信号がインアクティブである場合に動作され、
   前記第４カレントミラー回路は、外部より与えられる前記駆動トランジスタの制御信号がアクティブである場合に動作されるように構成されていることを特徴とする請求項１記載の駆動トランジスタ制御回路。
3. 前記電流検出抵抗素子と直列に接続されて、前記駆動トランジスタと並列に接続され、制御端子に前記駆動電流が供給される電流検出用トランジスタを備えることを特徴とする請求項１又は２記載の駆動トランジスタ制御回路。
4. 前記プルアップ抵抗素子と前記起動トランジスタとの間に、前記プルアップ抵抗素子を介して流れる電流を遮断するための電流遮断スイッチを挿入したことを特徴とする請求項１乃至３の何れかに記載の駆動トランジスタ制御回路。
5. 前記電流遮断スイッチを、トランジスタで構成したことを特徴とする請求項４記載の駆動トランジスタ制御回路。

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