JPH09186568A - 電気的負荷の電源供給回路に配置されたｍｏｓ電界効果トランジスタを駆動するための回路構造 - Google Patents
電気的負荷の電源供給回路に配置されたｍｏｓ電界効果トランジスタを駆動するための回路構造Info
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- JPH09186568A JPH09186568A JP8198061A JP19806196A JPH09186568A JP H09186568 A JPH09186568 A JP H09186568A JP 8198061 A JP8198061 A JP 8198061A JP 19806196 A JP19806196 A JP 19806196A JP H09186568 A JPH09186568 A JP H09186568A
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- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
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- H03K17/163—Soft switching
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- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04123—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
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Abstract
(57)【要約】 （修正有）
【課題】 ＭＯＳＦＥＴＱ０に交互に接続することがで
きる充電回路Ｋ１と放電回路Ｋ２とを含んでいる回路構
造１０で、そのＭＯＳＦＥＴＱ０の出力に、正弦波状の
丸くされたエッジを備えた出力信号を発生させ、その出
力信号波形に存在する高調波の割合を、必要なエッジの
急峻さに関する制約を持たずに減少させる。 【解決手段】 感知回路Ｋ３を、ＭＯＳＦＥＴＱ０のゲ
ート・ソース電圧ＵGSに対応する測定信号ＳM を供給す
るように設け、その測定信号により、充電あるいは放電
回路Ｋ１、Ｋ２の内部抵抗および／またはこれら回路Ｋ
１、Ｋ２に正帰還で与えられる電流Ｉa を制御し、上記
ＭＯＳＦＥＴＱ０の入力容量に対する充電あるいは放電
を決定する時定数τが、上記ＭＯＳＦＥＴＱ０のオフ状
態から導通状態への転移の間ではより小になり、導電状
態からオフ状態への転移の間ではより大になるようにす
る。
きる充電回路Ｋ１と放電回路Ｋ２とを含んでいる回路構
造１０で、そのＭＯＳＦＥＴＱ０の出力に、正弦波状の
丸くされたエッジを備えた出力信号を発生させ、その出
力信号波形に存在する高調波の割合を、必要なエッジの
急峻さに関する制約を持たずに減少させる。 【解決手段】 感知回路Ｋ３を、ＭＯＳＦＥＴＱ０のゲ
ート・ソース電圧ＵGSに対応する測定信号ＳM を供給す
るように設け、その測定信号により、充電あるいは放電
回路Ｋ１、Ｋ２の内部抵抗および／またはこれら回路Ｋ
１、Ｋ２に正帰還で与えられる電流Ｉa を制御し、上記
ＭＯＳＦＥＴＱ０の入力容量に対する充電あるいは放電
を決定する時定数τが、上記ＭＯＳＦＥＴＱ０のオフ状
態から導通状態への転移の間ではより小になり、導電状
態からオフ状態への転移の間ではより大になるようにす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的負荷の電源
供給回路に配置されたＭＯＳ電界効果トランジスタを駆
動するための回路構造に関し、より詳細には、上記ＭＯ
Ｓ電界効果トランジスタに接続されることができる充電
回路と、上記ＭＯＳ電界効果トランジスタに接続される
ことができる放電回路とを有し、これら回路を介して、
上記ＭＯＳ電界効果トランジスタの入力容量がこの入力
容量の大きさならびに上記充電および放電回路の回路設
計に依存する時定数に従って充電あるいは放電されるこ
とができるようにした上記回路構造に関する。
供給回路に配置されたＭＯＳ電界効果トランジスタを駆
動するための回路構造に関し、より詳細には、上記ＭＯ
Ｓ電界効果トランジスタに接続されることができる充電
回路と、上記ＭＯＳ電界効果トランジスタに接続される
ことができる放電回路とを有し、これら回路を介して、
上記ＭＯＳ電界効果トランジスタの入力容量がこの入力
容量の大きさならびに上記充電および放電回路の回路設
計に依存する時定数に従って充電あるいは放電されるこ
とができるようにした上記回路構造に関する。
【０００２】駆動されるべき上記ＭＯＳ電界効果トラン
ジスタは、例えば、電気的負荷、特にいわゆるローサイ
ドドライバＬＳＤ（Ｌｏｗ−Ｓｉｄｅ Ｄｒｉｖｅｒ）
に電源を供給するように意図したＨブリッジのＭＯＳ電
力トランジスタにすることができる。
ジスタは、例えば、電気的負荷、特にいわゆるローサイ
ドドライバＬＳＤ（Ｌｏｗ−Ｓｉｄｅ Ｄｒｉｖｅｒ）
に電源を供給するように意図したＨブリッジのＭＯＳ電
力トランジスタにすることができる。
【０００３】
【従来の技術】通常、この形式のＭＯＳ電界効果トラン
ジスタはゲート抵抗を介して駆動され、上記トランジス
タをオン、オフするため、このゲート抵抗を通して一定
の電位がゲート電極に供給されるか、あるいはゲート電
極がソース電極に接続されることができる。ゲート抵抗
は、ゲート・ドレイン容量と一緒になって、特に、いわ
ゆるミラー積分器を形成し、これは関連した切換え作用
の特定の時間期間の間に、少なくとも本質的に一定であ
る出力信号のスルーレートを呈するようにする。適切な
ターンオンプロセスの終了時および適切なターンオフプ
ロセスの開始時の出力信号は比較的に緩やかに変化する
が、このようなターンオンプロセスの開始時およびこの
ようなターンオフプロセスの終了時には急激な変化が生
じ、これは必然的に出力信号に高調波を大きな割合で生
じさせてしまう。この高調波の割合がそれら全てにおい
て大きくなればなる程、出力信号がより矩形波信号に近
ずくか、あるいは出力信号の曲線がより角張るようにな
る。
ジスタはゲート抵抗を介して駆動され、上記トランジス
タをオン、オフするため、このゲート抵抗を通して一定
の電位がゲート電極に供給されるか、あるいはゲート電
極がソース電極に接続されることができる。ゲート抵抗
は、ゲート・ドレイン容量と一緒になって、特に、いわ
ゆるミラー積分器を形成し、これは関連した切換え作用
の特定の時間期間の間に、少なくとも本質的に一定であ
る出力信号のスルーレートを呈するようにする。適切な
ターンオンプロセスの終了時および適切なターンオフプ
ロセスの開始時の出力信号は比較的に緩やかに変化する
が、このようなターンオンプロセスの開始時およびこの
ようなターンオフプロセスの終了時には急激な変化が生
じ、これは必然的に出力信号に高調波を大きな割合で生
じさせてしまう。この高調波の割合がそれら全てにおい
て大きくなればなる程、出力信号がより矩形波信号に近
ずくか、あるいは出力信号の曲線がより角張るようにな
る。
【０００４】ＭＯＳ電界効果トランジスタの出力信号の
高調波の割合は、適切な付勢により、最小の可能な峻度
あるいは最も遅い可能なスルーレートを有するエッジの
出力信号を発生することによって減少されることができ
る。しかしながら、例えば、ステップバイステップ制御
器あるいはパルス幅変調器のようなある応用において
は、要求されるスイッチング周波数による周期的スイッ
チングが必要であり、それに対して最も峻度が大きい可
能なエッジが想定される。更に、出力信号の場合の高い
スルーレートは、パルス幅変調器の場合に生じる電力消
失の大きなエッジの急峻さの効果を考えると、必要にな
る場合がある。これは、この場合、高い電磁的ハムとな
ってしまう。応用によっては、これは、出力信号のスル
ーレートに対して相反する要求がなされるということを
意味してしまうことになる。
高調波の割合は、適切な付勢により、最小の可能な峻度
あるいは最も遅い可能なスルーレートを有するエッジの
出力信号を発生することによって減少されることができ
る。しかしながら、例えば、ステップバイステップ制御
器あるいはパルス幅変調器のようなある応用において
は、要求されるスイッチング周波数による周期的スイッ
チングが必要であり、それに対して最も峻度が大きい可
能なエッジが想定される。更に、出力信号の場合の高い
スルーレートは、パルス幅変調器の場合に生じる電力消
失の大きなエッジの急峻さの効果を考えると、必要にな
る場合がある。これは、この場合、高い電磁的ハムとな
ってしまう。応用によっては、これは、出力信号のスル
ーレートに対して相反する要求がなされるということを
意味してしまうことになる。
【０００５】
【発明が解決しようとする課題】本発明の目的は、上述
した形式の回路構造を作ることであって、それは比較的
簡単に行われ、その回路構造をもってすれば、電源回路
のＭＯＳ電界効果トランジスタの出力信号の高調波の割
合は必要なエッジの急峻さに関しての制限を何等持たず
に減少される。
した形式の回路構造を作ることであって、それは比較的
簡単に行われ、その回路構造をもってすれば、電源回路
のＭＯＳ電界効果トランジスタの出力信号の高調波の割
合は必要なエッジの急峻さに関しての制限を何等持たず
に減少される。
【０００６】
【課題を解決するための手段】この目的は、電源供給回
路のＭＯＳ電界効果トランジスタのゲート・ソース電圧
を表す測定信号を供給する感知回路を設け、充電あるい
は放電回路の内部抵抗および／またはこれら回路に正帰
還で与えられる電流を、上記電源供給回路の上記ＭＯＳ
電界効果トランジスタの上記入力容量に対する充電ある
いは放電を決定する時定数が、上記ＭＯＳ電界効果トラ
ンジスタのオフ状態から導通状態への転移の間では連続
して小になり、導電状態からオフ状態への転移の間では
連続して大になるように制御するようにした本発明によ
って解決される。
路のＭＯＳ電界効果トランジスタのゲート・ソース電圧
を表す測定信号を供給する感知回路を設け、充電あるい
は放電回路の内部抵抗および／またはこれら回路に正帰
還で与えられる電流を、上記電源供給回路の上記ＭＯＳ
電界効果トランジスタの上記入力容量に対する充電ある
いは放電を決定する時定数が、上記ＭＯＳ電界効果トラ
ンジスタのオフ状態から導通状態への転移の間では連続
して小になり、導電状態からオフ状態への転移の間では
連続して大になるように制御するようにした本発明によ
って解決される。
【０００７】電気的負荷の電源供給回路に配置されたＭ
ＯＳ電界効果トランジスタは、出力信号の形における鋭
いエッジあるいは急峻な変化が回避され、不臨界域での
出力信号のスルーレートが比較的に大きく保持されるよ
うにして駆動される。本発明では、ターンオンプロセス
の開始時およびターンオフプロセスの終了時での出力信
号の形の臨界部分は正弦波状に丸められた形を有するよ
うにされる。ターンオンプロセスの間すなわちＭＯＳ電
界効果トランジスタのオフ状態から導電状態への転移の
間に、出力信号のスルーレートはだんだんと増大され、
そのため、時定数（それに従って、ＭＯＳ電界効果トラ
ンジスタの入力容量が与えられる）が対応して減少する
ようになる。従って、この時定数は臨界的な開始位相で
は比較的に大きくなることができる。このターンオンプ
ロセスの終了で、ゲート・ソース電圧に関するドレイン
・ソース抵抗の典型的な過程の結果として、出力信号の
適切な最終値に対する丸められた、エッジ無しの転移が
作られる。
ＯＳ電界効果トランジスタは、出力信号の形における鋭
いエッジあるいは急峻な変化が回避され、不臨界域での
出力信号のスルーレートが比較的に大きく保持されるよ
うにして駆動される。本発明では、ターンオンプロセス
の開始時およびターンオフプロセスの終了時での出力信
号の形の臨界部分は正弦波状に丸められた形を有するよ
うにされる。ターンオンプロセスの間すなわちＭＯＳ電
界効果トランジスタのオフ状態から導電状態への転移の
間に、出力信号のスルーレートはだんだんと増大され、
そのため、時定数（それに従って、ＭＯＳ電界効果トラ
ンジスタの入力容量が与えられる）が対応して減少する
ようになる。従って、この時定数は臨界的な開始位相で
は比較的に大きくなることができる。このターンオンプ
ロセスの終了で、ゲート・ソース電圧に関するドレイン
・ソース抵抗の典型的な過程の結果として、出力信号の
適切な最終値に対する丸められた、エッジ無しの転移が
作られる。
【０００８】逆に、ターンオフプロセスの間すなわちＭ
ＯＳ電界効果トランジスタの導電状態からオフ状態への
転移の間では、出力信号のスルーレートは連続して減少
され、そのため、時定数（それに従って、ＭＯＳ電界効
果トランジスタの入力容量がこの相で与えられる）が対
応して増大するようになる。従って、この時定数はこの
ターンオフプロセスの臨界的な最終位相では同様比較的
に大きくなることができる。ターンオンプロセスの開始
で、ゲート・ソース電圧に関するドレイン・ソース抵抗
の典型的な特性のため、丸められた、エッジ無しの転移
が与えられる。
ＯＳ電界効果トランジスタの導電状態からオフ状態への
転移の間では、出力信号のスルーレートは連続して減少
され、そのため、時定数（それに従って、ＭＯＳ電界効
果トランジスタの入力容量がこの相で与えられる）が対
応して増大するようになる。従って、この時定数はこの
ターンオフプロセスの臨界的な最終位相では同様比較的
に大きくなることができる。ターンオンプロセスの開始
で、ゲート・ソース電圧に関するドレイン・ソース抵抗
の典型的な特性のため、丸められた、エッジ無しの転移
が与えられる。
【０００９】感知回路は、好ましくは、ＭＯＳ電界効果
トランジスタを含んでおり、そのゲート電極は電源供給
回路のＭＯＳ電界効果トランジスタのゲート電極に接続
され、そのソース電極は電源供給回路のＭＯＳ電界効果
トランジスタのソース電極に接続される。この結果、感
知回路のＭＯＳ電界効果トランジスタでの一定のゲート
・ソース電圧は電気的負荷の電源供給回路に配置された
ＭＯＳ電界効果トランジスタでのゲート・ソース電圧と
常に同一となり、そのため、例えば、制御されているＭ
ＯＳ電界効果トランジスタのゲート・ソース電圧を表す
測定信号を発生することができる。この目的で、電源供
給回路のＭＯＳ電界効果トランジスタは電気的負荷に接
続され、感知回路のＭＯＳ電界効果トランジスタは関連
した抵抗に接続されることができ、各場合において、ソ
ース接続がなされる。
トランジスタを含んでおり、そのゲート電極は電源供給
回路のＭＯＳ電界効果トランジスタのゲート電極に接続
され、そのソース電極は電源供給回路のＭＯＳ電界効果
トランジスタのソース電極に接続される。この結果、感
知回路のＭＯＳ電界効果トランジスタでの一定のゲート
・ソース電圧は電気的負荷の電源供給回路に配置された
ＭＯＳ電界効果トランジスタでのゲート・ソース電圧と
常に同一となり、そのため、例えば、制御されているＭ
ＯＳ電界効果トランジスタのゲート・ソース電圧を表す
測定信号を発生することができる。この目的で、電源供
給回路のＭＯＳ電界効果トランジスタは電気的負荷に接
続され、感知回路のＭＯＳ電界効果トランジスタは関連
した抵抗に接続されることができ、各場合において、ソ
ース接続がなされる。
【００１０】好適実施例によれば、充電および／または
放電回路は、それぞれ、少なくとも１つの初期オーミッ
ク抵抗を備えた初期分岐回路と、測定信号によって駆動
されかつ好ましくは同様ＭＯＳ電界効果トランジスタで
形成される第２の制御可能な抵抗からなる第２の分岐回
路とで構成される並列回路接続部を含んでいる。この場
合、電源供給回路のＭＯＳ電界効果トランジスタの入力
容量に対する充電あるいは放電を決定する時定数は、並
列回路接続部の内部抵抗を介して連続的な態様で設定さ
れ得る。この内部抵抗は、問題のＭＯＳ電界効果トラン
ジスタがターンオフされた時には最大となり、そのＭＯ
Ｓ電界効果トランジスタが導通の時には最小となる。
放電回路は、それぞれ、少なくとも１つの初期オーミッ
ク抵抗を備えた初期分岐回路と、測定信号によって駆動
されかつ好ましくは同様ＭＯＳ電界効果トランジスタで
形成される第２の制御可能な抵抗からなる第２の分岐回
路とで構成される並列回路接続部を含んでいる。この場
合、電源供給回路のＭＯＳ電界効果トランジスタの入力
容量に対する充電あるいは放電を決定する時定数は、並
列回路接続部の内部抵抗を介して連続的な態様で設定さ
れ得る。この内部抵抗は、問題のＭＯＳ電界効果トラン
ジスタがターンオフされた時には最大となり、そのＭＯ
Ｓ電界効果トランジスタが導通の時には最小となる。
【００１１】放電回路に含まれた並列回路接続部の、Ｍ
ＯＳ電界効果トランジスタを有する初期分岐回路は、測
定信号に関連して駆動される制御可能な抵抗を同様設け
ている入力側分岐回路における、電流ミラーの出力側分
岐回路によって好適に形成される。従って、放電回路は
電流シンクとして働き、これには、電流ミラーを介し
て、駆動されるべきＭＯＳ電界効果トランジスタの放電
を決定する時定数を設定することができる電流が与えら
れる。電流ミラーの入力側分岐回路に設けられた制御可
能な抵抗は、好ましくは測定信号によって直接駆動され
るＭＯＳ電界効果トランジスタによって形成されること
ができる。制御可能な抵抗として働くこのＭＯＳ電界効
果トランジスタにより、電流ミラーの入力電流は測定信
号の形に従って設定されることができる。次いで、放電
回路の並列回路の第１の回路に流れる電流は入力電流を
介して設定される。
ＯＳ電界効果トランジスタを有する初期分岐回路は、測
定信号に関連して駆動される制御可能な抵抗を同様設け
ている入力側分岐回路における、電流ミラーの出力側分
岐回路によって好適に形成される。従って、放電回路は
電流シンクとして働き、これには、電流ミラーを介し
て、駆動されるべきＭＯＳ電界効果トランジスタの放電
を決定する時定数を設定することができる電流が与えら
れる。電流ミラーの入力側分岐回路に設けられた制御可
能な抵抗は、好ましくは測定信号によって直接駆動され
るＭＯＳ電界効果トランジスタによって形成されること
ができる。制御可能な抵抗として働くこのＭＯＳ電界効
果トランジスタにより、電流ミラーの入力電流は測定信
号の形に従って設定されることができる。次いで、放電
回路の並列回路の第１の回路に流れる電流は入力電流を
介して設定される。
【００１２】電源供給回路のＭＯＳ電界効果トランジス
タのゲート電極と接続可能な充電あるいは放電回路との
間に、充電あるいは放電回路の最も大きな調節可能な内
部抵抗よりも選択的に小さなゲート抵抗を接続すること
が可能である。本発明の一層の有利な実際的変更は後に
項目別に列挙されている。
タのゲート電極と接続可能な充電あるいは放電回路との
間に、充電あるいは放電回路の最も大きな調節可能な内
部抵抗よりも選択的に小さなゲート抵抗を接続すること
が可能である。本発明の一層の有利な実際的変更は後に
項目別に列挙されている。
【００１３】
【発明の実施の形態】本発明は、以下添付図面を参照
し、実施例を用いてより詳細に説明される。図１は、こ
の場合に、電気的負荷ＲL の電源供給回路Ｋ０に配置さ
れたＭＯＳ電界効果トランジスタＱ０を駆動するための
回路構造１０の実施例を回路図の形で示す。
し、実施例を用いてより詳細に説明される。図１は、こ
の場合に、電気的負荷ＲL の電源供給回路Ｋ０に配置さ
れたＭＯＳ電界効果トランジスタＱ０を駆動するための
回路構造１０の実施例を回路図の形で示す。
【００１４】電源供給回路Ｋ０のＭＯＳ電界効果トラン
ジスタＱ０はソース接地接続で電気的負荷ＲL に接続さ
れ、そこでは、ソース電極は接地Ｍに接続され、ドレイ
ン電極は負荷ＲL を介して供給電圧ＶCCに接続されてい
る。充電回路Ｋ１あるいは放電回路Ｋ２は電源供給回路
ＫＯのＭＯＳ電界効果トランジスタＱ０に電子的可逆ス
イッチＳを介して接続されることができる。
ジスタＱ０はソース接地接続で電気的負荷ＲL に接続さ
れ、そこでは、ソース電極は接地Ｍに接続され、ドレイ
ン電極は負荷ＲL を介して供給電圧ＶCCに接続されてい
る。充電回路Ｋ１あるいは放電回路Ｋ２は電源供給回路
ＫＯのＭＯＳ電界効果トランジスタＱ０に電子的可逆ス
イッチＳを介して接続されることができる。
【００１５】充電回路Ｋ１は、初期オーミック抵抗Ｒ
BP1 と直列回路（この回路において、第１の制御可能な
抵抗として働くＭＯＳ電界効果トランジスタＱ１は電流
制限抵抗Ｒ１と直列に接続されている）とからなる並列
回路接続で構成される。並列回路で形成されたこの充電
回路Ｋ１はこの一端が一定の電位ＶGATEのに接続され
る。ＯＮで表された、この充電回路Ｋ１の他端は、電源
供給回路Ｋ０のＭＯＳ電界効果トランジスタＱ０をオン
にするために、このＭＯＳ電界効果トランジスタＱ０の
ゲート電極に電子的スイッチＳを介して接続されること
ができる。
BP1 と直列回路（この回路において、第１の制御可能な
抵抗として働くＭＯＳ電界効果トランジスタＱ１は電流
制限抵抗Ｒ１と直列に接続されている）とからなる並列
回路接続で構成される。並列回路で形成されたこの充電
回路Ｋ１はこの一端が一定の電位ＶGATEのに接続され
る。ＯＮで表された、この充電回路Ｋ１の他端は、電源
供給回路Ｋ０のＭＯＳ電界効果トランジスタＱ０をオン
にするために、このＭＯＳ電界効果トランジスタＱ０の
ゲート電極に電子的スイッチＳを介して接続されること
ができる。
【００１６】放電回路Ｋ２も、初期オーミック抵抗Ｒ
BP2 と直列回路（この回路において、第２の制御可能な
抵抗として働くＭＯＳ電界効果トランジスタＱ２Ａは電
流制限抵抗Ｒ２と直列に接続されている）とからなる並
列回路接続で構成される。並列回路接続で形成されたこ
の放電回路Ｋ２の一端は接地Ｍに接続されている。放電
回路Ｋ２のＯＦＦで表された他端は、電源供給回路Ｋ０
のＭＯＳ電界効果トランジスタＱ０をオフにするため
に、電気的スイッチＳを介してこのＭＯＳ電界効果トラ
ンジスタのゲート電極に接続されることができる。
BP2 と直列回路（この回路において、第２の制御可能な
抵抗として働くＭＯＳ電界効果トランジスタＱ２Ａは電
流制限抵抗Ｒ２と直列に接続されている）とからなる並
列回路接続で構成される。並列回路接続で形成されたこ
の放電回路Ｋ２の一端は接地Ｍに接続されている。放電
回路Ｋ２のＯＦＦで表された他端は、電源供給回路Ｋ０
のＭＯＳ電界効果トランジスタＱ０をオフにするため
に、電気的スイッチＳを介してこのＭＯＳ電界効果トラ
ンジスタのゲート電極に接続されることができる。
【００１７】ゲート抵抗ＲG は、電源供給回路Ｋ０のＭ
ＯＳ電界効果トランジスタＱ０のゲート電極と接続可能
な充電あるいは放電回路Ｋ１、Ｋ２との間に接続されて
いる。
ＯＳ電界効果トランジスタＱ０のゲート電極と接続可能
な充電あるいは放電回路Ｋ１、Ｋ２との間に接続されて
いる。
【００１８】感知回路Ｋ３は、電源供給回路Ｋ０のＭＯ
Ｓ電界効果トランジスタＱ０のゲート・ソース電圧ＵGS
を表す測定信号ＳM を供給するように使用される。この
ために、感知回路Ｋ３はＭＯＳ電界効果トランジスタＱ
３を含んでおり、そのソース電極は電源供給回路Ｋ０の
ＭＯＳ電界効果トランジスタＱ０のソース電極、すなわ
ち接地Ｍに接続され、またそのドレイン電極はオーミッ
ク抵抗Ｒ３を介して一定の電位ＶGATEに接続され、その
抵抗の位置で測定信号ＳM が発生される。
Ｓ電界効果トランジスタＱ０のゲート・ソース電圧ＵGS
を表す測定信号ＳM を供給するように使用される。この
ために、感知回路Ｋ３はＭＯＳ電界効果トランジスタＱ
３を含んでおり、そのソース電極は電源供給回路Ｋ０の
ＭＯＳ電界効果トランジスタＱ０のソース電極、すなわ
ち接地Ｍに接続され、またそのドレイン電極はオーミッ
ク抵抗Ｒ３を介して一定の電位ＶGATEに接続され、その
抵抗の位置で測定信号ＳM が発生される。
【００１９】この結果、電源供給回路Ｋ０のＭＯＳ電界
効果トランジスタＱ０と全く同様に、感知回路Ｋ３のＭ
ＯＳ電界効果トランジスタＱ３も、ソース接地接続で関
連抵抗（この場合Ｒ３）に接続されているが、ここで、
ＭＯＳ電界効果トランジスタＱ３のドレイン電極は抵抗
Ｒ３を介して、電源電圧ＶCCには接続されず、ＭＯＳ電
界効果トランジスタＱ０をオンにするために必要な一定
の電位ＶGATEに接続される。
効果トランジスタＱ０と全く同様に、感知回路Ｋ３のＭ
ＯＳ電界効果トランジスタＱ３も、ソース接地接続で関
連抵抗（この場合Ｒ３）に接続されているが、ここで、
ＭＯＳ電界効果トランジスタＱ３のドレイン電極は抵抗
Ｒ３を介して、電源電圧ＶCCには接続されず、ＭＯＳ電
界効果トランジスタＱ０をオンにするために必要な一定
の電位ＶGATEに接続される。
【００２０】更に、感知回路Ｋ３のＭＯＳ電界効果トラ
ンジスタＱ３のゲート電極は電源供給回路Ｋ０のＭＯＳ
電界効果トランジスタＱ０のゲート電極に接続されてい
る。ＭＯＳ電界効果トランジスタＱ３のドレイン電極と
オーミック抵抗Ｒ３の接続部は、制御可能な抵抗として
働く充電回路Ｋ１のＭＯＳ電界効果トランジスタＱ１の
ゲート電極に接続されている。
ンジスタＱ３のゲート電極は電源供給回路Ｋ０のＭＯＳ
電界効果トランジスタＱ０のゲート電極に接続されてい
る。ＭＯＳ電界効果トランジスタＱ３のドレイン電極と
オーミック抵抗Ｒ３の接続部は、制御可能な抵抗として
働く充電回路Ｋ１のＭＯＳ電界効果トランジスタＱ１の
ゲート電極に接続されている。
【００２１】放電回路Ｋ２を形成する並列回路接続部
の、ＭＯＳ電界効果トランジスタＱ２Ａと電流制限抵抗
Ｒ２とからなる直列回路によって形成された分岐回路
は、電流ミラーＳＰの出力側分岐回路を形成し、それに
は、放電回路Ｋ２がＭＯＳ電界効果トランジスタＱ３お
よびＱ０のゲート電極に電流スイッチＳおよびゲート抵
抗ＲG を介して接続されると、この電流ミラーＳＰの入
力側分岐回路を介して電流Ｉa が与えられる。
の、ＭＯＳ電界効果トランジスタＱ２Ａと電流制限抵抗
Ｒ２とからなる直列回路によって形成された分岐回路
は、電流ミラーＳＰの出力側分岐回路を形成し、それに
は、放電回路Ｋ２がＭＯＳ電界効果トランジスタＱ３お
よびＱ０のゲート電極に電流スイッチＳおよびゲート抵
抗ＲG を介して接続されると、この電流ミラーＳＰの入
力側分岐回路を介して電流Ｉa が与えられる。
【００２２】同様制御可能な抵抗として働くＭＯＳ電界
効果トランジスタＱ４は、電流ミラーＳＰの入力側分岐
回路においてオーミック抵抗Ｒ４と直列に接続されてい
る。ＭＯＳ電界効果トランジスタＱ４のドレイン電極は
このオーミック抵抗Ｒ４を介して一定の電位ＶGATEに結
合されている。このＭＯＳ電界効果トランジスタＱ４に
は、電流ミラーＳＰの入力側分岐回路において直列に他
のＭＯＳ電界効果トランジスタＱ２Ｂが接続されてお
り、そのドレイン電極はＭＯＳ電界効果トランジスタＱ
４のソース電極に接続され、そのソース電極は別のオー
ミック抵抗Ｒ５を介して接地すなわちアースに接続され
ている。ＭＯＳ電界効果トランジスタＱ２Ｂのドレイン
電極はこのトランジスタのゲート電極に接続され、この
ゲート電極は放電回路Ｋ２のＭＯＳ電界効果トランジス
タＱ２Ａのゲート電極に接続されている。
効果トランジスタＱ４は、電流ミラーＳＰの入力側分岐
回路においてオーミック抵抗Ｒ４と直列に接続されてい
る。ＭＯＳ電界効果トランジスタＱ４のドレイン電極は
このオーミック抵抗Ｒ４を介して一定の電位ＶGATEに結
合されている。このＭＯＳ電界効果トランジスタＱ４に
は、電流ミラーＳＰの入力側分岐回路において直列に他
のＭＯＳ電界効果トランジスタＱ２Ｂが接続されてお
り、そのドレイン電極はＭＯＳ電界効果トランジスタＱ
４のソース電極に接続され、そのソース電極は別のオー
ミック抵抗Ｒ５を介して接地すなわちアースに接続され
ている。ＭＯＳ電界効果トランジスタＱ２Ｂのドレイン
電極はこのトランジスタのゲート電極に接続され、この
ゲート電極は放電回路Ｋ２のＭＯＳ電界効果トランジス
タＱ２Ａのゲート電極に接続されている。
【００２３】電気的負荷の電源供給回路に配置されたＭ
ＯＳ電界効果トランジスタを駆動するための図１に示し
たこの回路構造の動作モードは以下の通りである。
ＯＳ電界効果トランジスタを駆動するための図１に示し
たこの回路構造の動作モードは以下の通りである。
【００２４】最初にターンオンプロセスについて説明す
る。電気的負荷ＲL のための電源供給回路Ｋ０に配置さ
れたＭＯＳ電界効果トランジスタＱ０をオンにするため
に、充電回路Ｋ１を電子的スイッチＳを介して接続す
る。ＯＮで表された充電回路Ｋ１の側はゲート抵抗ＲG
を介してＭＯＳ電界効果トランジスタＱ０および感知回
路Ｋ３に配置されたＭＯＳ電界効果トランジスタＱ３の
ゲート電極に接続される。
る。電気的負荷ＲL のための電源供給回路Ｋ０に配置さ
れたＭＯＳ電界効果トランジスタＱ０をオンにするため
に、充電回路Ｋ１を電子的スイッチＳを介して接続す
る。ＯＮで表された充電回路Ｋ１の側はゲート抵抗ＲG
を介してＭＯＳ電界効果トランジスタＱ０および感知回
路Ｋ３に配置されたＭＯＳ電界効果トランジスタＱ３の
ゲート電極に接続される。
【００２５】このターンオンプロセスの初めでは、ＭＯ
Ｓ電界効果トランジスタＱ０のゲート・ソース電圧
ＵGS、従って感知回路Ｋ３のＭＯＳ電界効果トランジス
タＱ３のゲート・ソース電圧は０に等しい。この結果、
感知回路Ｋ３にはドレイン電流Ｉ D がまだ流れない。従
って、抵抗Ｒ３にはまだ電圧降下が生じておらず、この
ため、充電回路Ｋ１のＭＯＳ電界効果トランジスタＱ１
が駆動されるようにする測定信号ＳM が供給されていな
い。最初、このＭＯＳ電界効果トランジスタＱ１はオフ
に留まっていて、このため充電回路Ｋ１の内部抵抗は抵
抗ＲBP1 だけにより決定される。この抵抗ＲBP1 は、図
示の実施例において、ゲート抵抗ＲG よりもかなり大で
ある。従って、ＭＯＳ電界効果トランジスタＱ０および
Ｑ３の入力容量に対する充電を決定する瞬間時定数τ
は、従って、２つの抵抗ＲBP1 およびＲ G の和ならびに
入力容量の大きさによって当面決定される。抵抗ＲBP1
が比較的に大きな値を有しているため、この初期時定数
は比較的大きく、このため、ターンオンプロセスの開始
の時にＭＯＳ電界効果トランジスタＱ０のドレイン電極
から取られることができる出力信号Ａのスルーレートは
対応して低い。
Ｓ電界効果トランジスタＱ０のゲート・ソース電圧
ＵGS、従って感知回路Ｋ３のＭＯＳ電界効果トランジス
タＱ３のゲート・ソース電圧は０に等しい。この結果、
感知回路Ｋ３にはドレイン電流Ｉ D がまだ流れない。従
って、抵抗Ｒ３にはまだ電圧降下が生じておらず、この
ため、充電回路Ｋ１のＭＯＳ電界効果トランジスタＱ１
が駆動されるようにする測定信号ＳM が供給されていな
い。最初、このＭＯＳ電界効果トランジスタＱ１はオフ
に留まっていて、このため充電回路Ｋ１の内部抵抗は抵
抗ＲBP1 だけにより決定される。この抵抗ＲBP1 は、図
示の実施例において、ゲート抵抗ＲG よりもかなり大で
ある。従って、ＭＯＳ電界効果トランジスタＱ０および
Ｑ３の入力容量に対する充電を決定する瞬間時定数τ
は、従って、２つの抵抗ＲBP1 およびＲ G の和ならびに
入力容量の大きさによって当面決定される。抵抗ＲBP1
が比較的に大きな値を有しているため、この初期時定数
は比較的大きく、このため、ターンオンプロセスの開始
の時にＭＯＳ電界効果トランジスタＱ０のドレイン電極
から取られることができる出力信号Ａのスルーレートは
対応して低い。
【００２６】２つのＭＯＳ電界効果トランジスタＱ０お
よびＱ３のゲート・ソース電圧がスレッショルド電圧に
達したら、感知回路Ｋ３のＭＯＳ電界効果トランジスタ
Ｑ３はドレイン電流ＩD を供給し、これにより抵抗Ｒ３
に電圧降下が生じ、対応して測定信号ＳM が発生され
る。充電回路Ｋ１に設けられたＭＯＳ電界効果トランジ
スタＱ１を適切に駆動することによって、ＭＯＳ電界効
果トランジスタＱ１のドレイン・ソース抵抗は減少す
る。ＭＯＳ電界効果トランジスタＱ０およびＱ３の入力
容量が充電されればされる程、すなわちこれら２つのト
ランジスタＱ０、Ｑ３のゲート・ソース電圧ＵGSが大き
くなれば大きくなる程、充電回路Ｋ１のＭＯＳ電界効果
トランジスタＱ１は、抵抗Ｒ３での電圧降下が対応して
増大するためより一層スイッチングされる。充電回路Ｋ
１のＭＯＳ電界効果トランジスタＱ１を流れる電流は抵
抗Ｒ１でのみ制限される。従って、ＭＯＳ電界効果トラ
ンジスタＱ０およびＱ３でのゲート電圧が高くなればな
る程、感知回路Ｋ３のＭＯＳ電界効果トランジスタＱ３
および抵抗Ｒ３に流れるドレイン電流ＩD は大きくな
る。
よびＱ３のゲート・ソース電圧がスレッショルド電圧に
達したら、感知回路Ｋ３のＭＯＳ電界効果トランジスタ
Ｑ３はドレイン電流ＩD を供給し、これにより抵抗Ｒ３
に電圧降下が生じ、対応して測定信号ＳM が発生され
る。充電回路Ｋ１に設けられたＭＯＳ電界効果トランジ
スタＱ１を適切に駆動することによって、ＭＯＳ電界効
果トランジスタＱ１のドレイン・ソース抵抗は減少す
る。ＭＯＳ電界効果トランジスタＱ０およびＱ３の入力
容量が充電されればされる程、すなわちこれら２つのト
ランジスタＱ０、Ｑ３のゲート・ソース電圧ＵGSが大き
くなれば大きくなる程、充電回路Ｋ１のＭＯＳ電界効果
トランジスタＱ１は、抵抗Ｒ３での電圧降下が対応して
増大するためより一層スイッチングされる。充電回路Ｋ
１のＭＯＳ電界効果トランジスタＱ１を流れる電流は抵
抗Ｒ１でのみ制限される。従って、ＭＯＳ電界効果トラ
ンジスタＱ０およびＱ３でのゲート電圧が高くなればな
る程、感知回路Ｋ３のＭＯＳ電界効果トランジスタＱ３
および抵抗Ｒ３に流れるドレイン電流ＩD は大きくな
る。
【００２７】この結果、出力信号Ａのスルーレートはだ
んだんと速くなる。これは、ＭＯＳ電界効果トランジス
タＱ０およびＱ３の入力容量を変化させる時定数τが絶
えず減少しているためである。この入力容量は、電源供
給回路Ｋ０のＭＯＳ電界効果トランジスタＱ０の場合に
は、この際に生じる容量性帰還のために考慮されなけれ
ばならないゲート・ドレイン容量ＣGDによって明確に決
定される。これに比較して、感知回路Ｋ３に設けられる
ＭＯＳ電界効果トランジスタＱ３の場合には、そのゲー
ト・ドレイン容量Ｃ’GDは著しく小さい。
んだんと速くなる。これは、ＭＯＳ電界効果トランジス
タＱ０およびＱ３の入力容量を変化させる時定数τが絶
えず減少しているためである。この入力容量は、電源供
給回路Ｋ０のＭＯＳ電界効果トランジスタＱ０の場合に
は、この際に生じる容量性帰還のために考慮されなけれ
ばならないゲート・ドレイン容量ＣGDによって明確に決
定される。これに比較して、感知回路Ｋ３に設けられる
ＭＯＳ電界効果トランジスタＱ３の場合には、そのゲー
ト・ドレイン容量Ｃ’GDは著しく小さい。
【００２８】従って、この結果、感知回路Ｋ３のＭＯＳ
電界効果トランジスタＱ３および充電回路Ｋ１のＭＯＳ
電界効果トランジスタＱ１を含む正帰還ループが形成さ
れる。充電回路Ｋ１のＭＯＳ電界効果トランジスタＱ１
が完全にスイッチングすると、出力信号Ａのスルーレー
トは最大に、すなわち時定数は最小になる。Ｒ１はＲ
BP1 よりも著しく低抵抗値であるため、この場合の充電
回路Ｋ１の内部抵抗は主にＲ１によって与えらるため、
最小の時定数は抵抗Ｒ１およびＲG の和ならびにＭＯＳ
電界効果トランジスタＱ０およびＱ３の関連した入力容
量によって決定される。
電界効果トランジスタＱ３および充電回路Ｋ１のＭＯＳ
電界効果トランジスタＱ１を含む正帰還ループが形成さ
れる。充電回路Ｋ１のＭＯＳ電界効果トランジスタＱ１
が完全にスイッチングすると、出力信号Ａのスルーレー
トは最大に、すなわち時定数は最小になる。Ｒ１はＲ
BP1 よりも著しく低抵抗値であるため、この場合の充電
回路Ｋ１の内部抵抗は主にＲ１によって与えらるため、
最小の時定数は抵抗Ｒ１およびＲG の和ならびにＭＯＳ
電界効果トランジスタＱ０およびＱ３の関連した入力容
量によって決定される。
【００２９】図２は、時間に対してプロットした、出力
信号Ａを決定するドレイン・ソース電圧ＵDSを示す。こ
れにより、ターンオフプロセス時、すなわちＭＯＳ電界
効果トランジスタＱ０のオフから導通状態への転移時
に、ドレイン・ソース電圧ＵDSのスルーレートは増大す
る。これは時定数τが対応して減少し、それに伴いＭＯ
Ｓ電界効果トランジスタＱ０およびＱ３の入力容量が充
電されるためである。ターンオンの臨界開始位相の間の
時定数τが比較的に大きければ、従来普通であった鋭い
エッジとなる転移の代わりに、正弦波状に丸められた転
移が得られる。充電回路Ｋ１のＭＯＳ電界効果トランジ
スタＱ１がスイッチすれば、抵抗Ｒ１およびＲG の和に
よって時定数τが決定され、これは引続いてスルーレー
トを必然的に一定にする。ターンオンプロセスの終了
で、スイッチされたＭＯＳ電界効果トランジスタＱ１に
拘らず、ゲート・ソース電圧に関連したドレイン・ソー
ス抵抗の典型的な形のために丸められた転移が得られ
る。
信号Ａを決定するドレイン・ソース電圧ＵDSを示す。こ
れにより、ターンオフプロセス時、すなわちＭＯＳ電界
効果トランジスタＱ０のオフから導通状態への転移時
に、ドレイン・ソース電圧ＵDSのスルーレートは増大す
る。これは時定数τが対応して減少し、それに伴いＭＯ
Ｓ電界効果トランジスタＱ０およびＱ３の入力容量が充
電されるためである。ターンオンの臨界開始位相の間の
時定数τが比較的に大きければ、従来普通であった鋭い
エッジとなる転移の代わりに、正弦波状に丸められた転
移が得られる。充電回路Ｋ１のＭＯＳ電界効果トランジ
スタＱ１がスイッチすれば、抵抗Ｒ１およびＲG の和に
よって時定数τが決定され、これは引続いてスルーレー
トを必然的に一定にする。ターンオンプロセスの終了
で、スイッチされたＭＯＳ電界効果トランジスタＱ１に
拘らず、ゲート・ソース電圧に関連したドレイン・ソー
ス抵抗の典型的な形のために丸められた転移が得られ
る。
【００３０】次に、ターンオフプロセスについて説明す
る。電源供給回路Ｋ０に配置されたＭＯＳ電界効果トラ
ンジスタＱ０をオフにするために、放電回路Ｋ２が電子
的スイッチＳを介して電源供給回路Ｋ０に接続される。
放電回路Ｋ２を形成する並列回路接続部のＯＦＦで示さ
れた端部はゲート抵抗ＲG を介してＭＯＳ電界効果トラ
ンジスタＱ０および感知回路Ｋ３に含まれたＭＯＳ電界
効果トランジスタＱ３のゲート電極に接続される。
る。電源供給回路Ｋ０に配置されたＭＯＳ電界効果トラ
ンジスタＱ０をオフにするために、放電回路Ｋ２が電子
的スイッチＳを介して電源供給回路Ｋ０に接続される。
放電回路Ｋ２を形成する並列回路接続部のＯＦＦで示さ
れた端部はゲート抵抗ＲG を介してＭＯＳ電界効果トラ
ンジスタＱ０および感知回路Ｋ３に含まれたＭＯＳ電界
効果トランジスタＱ３のゲート電極に接続される。
【００３１】ターンオフプロセスの初めにおいて、２つ
のＭＯＳ電界効果トランジスタＱ０およびＱ３のゲート
・ソース電圧ＵGSは依然としてスレッショルド電圧より
も充分高い。感知回路Ｋ３のＭＯＳ電界効果トランジス
タＱ３はスイッチされ、そのため対応するドレイン電流
ＩD が流れ、これにより大きな電圧降下が感知回路Ｋ３
の抵抗Ｒ３に生じる。測定信号ＳM が発生されるため
に、制御可能な抵抗として働く、電流ミラーＳＰの入力
側分岐回路のＭＯＳ電界効果トランジスタＱ４がスイッ
チされ、それによりこの分岐回路に対応して大きな入力
電流Ｉe が発生される。この結果、ＭＯＳ電界効果トラ
ンジスタＱ２Ａを含んだ放電回路Ｋ２の分岐回路に、対
応して大きな電流Ｉa が流れ、この大きな電流Ｉa はＭ
ＯＳ電界効果トランジスタＱ２Ａがスイッチした結果と
して抵抗Ｒ２だけにより制限される。従って、ＭＯＳ電
界効果トランジスタＱ０およびＱ３の入力容量は、抵抗
Ｒ２およびＲG の和とこれら入力容量の値とによって決
定される比較的小さな時定数τに従って最初に放電され
る。
のＭＯＳ電界効果トランジスタＱ０およびＱ３のゲート
・ソース電圧ＵGSは依然としてスレッショルド電圧より
も充分高い。感知回路Ｋ３のＭＯＳ電界効果トランジス
タＱ３はスイッチされ、そのため対応するドレイン電流
ＩD が流れ、これにより大きな電圧降下が感知回路Ｋ３
の抵抗Ｒ３に生じる。測定信号ＳM が発生されるため
に、制御可能な抵抗として働く、電流ミラーＳＰの入力
側分岐回路のＭＯＳ電界効果トランジスタＱ４がスイッ
チされ、それによりこの分岐回路に対応して大きな入力
電流Ｉe が発生される。この結果、ＭＯＳ電界効果トラ
ンジスタＱ２Ａを含んだ放電回路Ｋ２の分岐回路に、対
応して大きな電流Ｉa が流れ、この大きな電流Ｉa はＭ
ＯＳ電界効果トランジスタＱ２Ａがスイッチした結果と
して抵抗Ｒ２だけにより制限される。従って、ＭＯＳ電
界効果トランジスタＱ０およびＱ３の入力容量は、抵抗
Ｒ２およびＲG の和とこれら入力容量の値とによって決
定される比較的小さな時定数τに従って最初に放電され
る。
【００３２】ＭＯＳ電界効果トランジスタＱ０およびＱ
３のゲート・ソース電圧ＵGSがスレッショルド電圧に近
付けば近付く程、感知回路Ｋ３のＭＯＳ電界効果トラン
ジスタＱ３を流れるドレイン電流ＩD は小さくなる。従
って、抵抗Ｒ３での電圧降下も小さくなり、それにより
電流ミラーＳＰのＭＯＳ電界効果トランジスタＱ４は、
測定信号ＳM が対応して減少するためにその非導電性が
増大する。それにより、電流ミラーＳＰの入力電流Ｉe
は減少する。これは、ＭＯＳ電界効果トランジスタＱ２
Ａを含んだ放電回路Ｋ２の分岐回路を流れるその出力電
流Ｉa がより小さくなることを意味する。これにより、
ＭＯＳ電界効果トランジスタＱ２Ａの非導電性は増大す
ることになる。従って、この結果、２つのＭＯＳ電界効
果トランジスタＱ０およびＱ３のための放電電流はより
小さくなり、これは、出力信号Ａのスルーレート、すな
わち電源供給回路Ｋ０に配置されたＭＯＳ電界効果トラ
ンジスタＱ０のドレイン・ソース電圧ＵDSの減少に対応
する。このため、時定数τ（この時定数に従って、ＭＯ
Ｓ電界効果トランジスタＱ０およびＱ３が放電する）が
増大する。最大の時定数τは、ＭＯＳ電界効果トランジ
スタＱ２Ａがオフの時に得られる。この場合に、放電回
路Ｋ２の１つの分岐回路に流れる電流Ｉa は０に等し
い。従って、最大時定数τは抵抗ＲBP2 およびＲG の和
と入力容量によって決定される。好ましくは、抵抗Ｒ
BP2 はゲート抵抗ＲG よりも明白に大きくなければなら
ない。
３のゲート・ソース電圧ＵGSがスレッショルド電圧に近
付けば近付く程、感知回路Ｋ３のＭＯＳ電界効果トラン
ジスタＱ３を流れるドレイン電流ＩD は小さくなる。従
って、抵抗Ｒ３での電圧降下も小さくなり、それにより
電流ミラーＳＰのＭＯＳ電界効果トランジスタＱ４は、
測定信号ＳM が対応して減少するためにその非導電性が
増大する。それにより、電流ミラーＳＰの入力電流Ｉe
は減少する。これは、ＭＯＳ電界効果トランジスタＱ２
Ａを含んだ放電回路Ｋ２の分岐回路を流れるその出力電
流Ｉa がより小さくなることを意味する。これにより、
ＭＯＳ電界効果トランジスタＱ２Ａの非導電性は増大す
ることになる。従って、この結果、２つのＭＯＳ電界効
果トランジスタＱ０およびＱ３のための放電電流はより
小さくなり、これは、出力信号Ａのスルーレート、すな
わち電源供給回路Ｋ０に配置されたＭＯＳ電界効果トラ
ンジスタＱ０のドレイン・ソース電圧ＵDSの減少に対応
する。このため、時定数τ（この時定数に従って、ＭＯ
Ｓ電界効果トランジスタＱ０およびＱ３が放電する）が
増大する。最大の時定数τは、ＭＯＳ電界効果トランジ
スタＱ２Ａがオフの時に得られる。この場合に、放電回
路Ｋ２の１つの分岐回路に流れる電流Ｉa は０に等し
い。従って、最大時定数τは抵抗ＲBP2 およびＲG の和
と入力容量によって決定される。好ましくは、抵抗Ｒ
BP2 はゲート抵抗ＲG よりも明白に大きくなければなら
ない。
【００３３】電流ミラーＳＰによって、感知回路Ｋ３の
ＭＯＳ電界効果トランジスタＱ３およびＭＯＳ電界効果
トランジスタＱ４を含んだ正帰還ループを備えた制御可
能な電流シンクが得られる。一般的に、充電回路Ｋ１を
介してオンにした時と同じ原理に従って、正帰還が生じ
る。
ＭＯＳ電界効果トランジスタＱ３およびＭＯＳ電界効果
トランジスタＱ４を含んだ正帰還ループを備えた制御可
能な電流シンクが得られる。一般的に、充電回路Ｋ１を
介してオンにした時と同じ原理に従って、正帰還が生じ
る。
【００３４】図２から理解できるように、ＭＯＳ電界効
果トランジスタＱ０のドレイン・ソース電圧ＵDSのスル
ーレートは、ターンオフプロセスの間に、すなわちＭＯ
Ｓ電界効果トランジスタＱ０の導通状態からオフ状態へ
の転移の間に、ターンオフプロセスの終了時での臨界域
において、従来の通常の角張った転移ではなく正弦波状
の丸まった転移が同様与えられるように減少される。タ
ーンオフプロセスの開始時に、ゲート・ソース電圧に関
連したドレイン・ソース抵抗の典型的な形のために、Ｍ
ＯＳ電界効果トランジスタＱ２Ａがスイッチしたにも拘
らず丸まった転移が得られる。ターンオフプロセスの終
了の方向に向かってだんだんと遅くなるドレイン・ソー
ス電圧ＵDSのスルーレートの変化は、同様、時定数τ
（この時定数に従って、もＱ０およびＱ３の入力容量が
充電される）がより大きくなることによって生じる。タ
ーンオフプロセスの終了での最大時定数τは２つの抵抗
ＲBP 2 およびＲG の和と入力容量によって決定され、他
方ターンオフプロセスの開始での最小時定数は抵抗Ｒ２
およびＲG の和と入力容量によって決定される。ＭＯＳ
電界効果トランジスタＱ２Ａを含んだ放電回路Ｋ２の分
岐回路の電流制限抵抗Ｒ２は抵抗ＲBP2 よりも著しく小
さく、抵抗ＲBP2 はゲート抵抗ＲG よりも明白に大き
い。
果トランジスタＱ０のドレイン・ソース電圧ＵDSのスル
ーレートは、ターンオフプロセスの間に、すなわちＭＯ
Ｓ電界効果トランジスタＱ０の導通状態からオフ状態へ
の転移の間に、ターンオフプロセスの終了時での臨界域
において、従来の通常の角張った転移ではなく正弦波状
の丸まった転移が同様与えられるように減少される。タ
ーンオフプロセスの開始時に、ゲート・ソース電圧に関
連したドレイン・ソース抵抗の典型的な形のために、Ｍ
ＯＳ電界効果トランジスタＱ２Ａがスイッチしたにも拘
らず丸まった転移が得られる。ターンオフプロセスの終
了の方向に向かってだんだんと遅くなるドレイン・ソー
ス電圧ＵDSのスルーレートの変化は、同様、時定数τ
（この時定数に従って、もＱ０およびＱ３の入力容量が
充電される）がより大きくなることによって生じる。タ
ーンオフプロセスの終了での最大時定数τは２つの抵抗
ＲBP 2 およびＲG の和と入力容量によって決定され、他
方ターンオフプロセスの開始での最小時定数は抵抗Ｒ２
およびＲG の和と入力容量によって決定される。ＭＯＳ
電界効果トランジスタＱ２Ａを含んだ放電回路Ｋ２の分
岐回路の電流制限抵抗Ｒ２は抵抗ＲBP2 よりも著しく小
さく、抵抗ＲBP2 はゲート抵抗ＲG よりも明白に大き
い。
【００３５】充電回路Ｋ１、放電回路Ｋ２あるいは電流
ミラーＳＰの電流制限抵抗Ｒ１、Ｒ２およびＲ５は同じ
値のものであってもよい。電流ミラーＳＰの電流制限抵
抗Ｒ４も好ましくは上述の抵抗と同じ値である。
ミラーＳＰの電流制限抵抗Ｒ１、Ｒ２およびＲ５は同じ
値のものであってもよい。電流ミラーＳＰの電流制限抵
抗Ｒ４も好ましくは上述の抵抗と同じ値である。
【００３６】従って、電源供給回路Ｋ０に配置されたＭ
ＯＳ電界効果トランジスタＱ０の出力には、丸くされた
エッジを備え、好ましくは正弦波形状の矩形波が発生さ
れ、その矩形波における高調波の割合は明白に減少され
る。
ＯＳ電界効果トランジスタＱ０の出力には、丸くされた
エッジを備え、好ましくは正弦波形状の矩形波が発生さ
れ、その矩形波における高調波の割合は明白に減少され
る。
【００３７】特に、これは、純粋で、鋭いエッジの矩形
波信号との、図３において行われる比較の結果である。
波信号との、図３において行われる比較の結果である。
【００３８】図３ａの上の部分は、純粋で、鋭いエッジ
の矩形波信号の周波数スペクトルを示す。対応する図表
において、振幅は調波の番号数に対してプロットされて
いる。対照的に、図３ｂの上の部分は、図１の回路構造
１０によって駆動されるＭＯＳ電界効果トランジスタＱ
０の出力において発生されるような、丸められたエッジ
を有する矩形波信号の周波数スペクトルを示す。
の矩形波信号の周波数スペクトルを示す。対応する図表
において、振幅は調波の番号数に対してプロットされて
いる。対照的に、図３ｂの上の部分は、図１の回路構造
１０によって駆動されるＭＯＳ電界効果トランジスタＱ
０の出力において発生されるような、丸められたエッジ
を有する矩形波信号の周波数スペクトルを示す。
【００３９】図示される測定結果は、純粋な矩形波信
号、丸められたエッジを有する矩形波信号および適切な
付勢に対する次のパラメータで得られた。 基本周波数 ｆ1 ＝２０ｋＨｚ デューティサイクル ＝５０％ 振幅Ａ ＝５Ｖ
号、丸められたエッジを有する矩形波信号および適切な
付勢に対する次のパラメータで得られた。 基本周波数 ｆ1 ＝２０ｋＨｚ デューティサイクル ＝５０％ 振幅Ａ ＝５Ｖ
【００４０】図３ａに示された純粋な、すなわち鋭いエ
ッジの矩形波信号に対して、与えられたエッジの周りで
の最大スルーレートは無限であるものと想定できる。正
弦波状の丸められたエッジを備えた矩形波信号の場合
は、最大スルーレートは２Ｖ／μｓである。
ッジの矩形波信号に対して、与えられたエッジの周りで
の最大スルーレートは無限であるものと想定できる。正
弦波状の丸められたエッジを備えた矩形波信号の場合
は、最大スルーレートは２Ｖ／μｓである。
【００４１】図３ｂと図３ａとを比較する時に理解され
得るように、図３ｂに示された、丸められたエッジを有
する矩形波信号の場合における高調波の割合は、図３ａ
に示される純粋で、鋭いエッジの矩形波信号の場合より
も明かに小さい。
得るように、図３ｂに示された、丸められたエッジを有
する矩形波信号の場合における高調波の割合は、図３ａ
に示される純粋で、鋭いエッジの矩形波信号の場合より
も明かに小さい。
【００４２】図４から理解できるように、正弦波状の丸
められたエッジを有する矩形波信号の高調波の割合は、
台形波信号と比較した場合でさえ明かに減少される。
められたエッジを有する矩形波信号の高調波の割合は、
台形波信号と比較した場合でさえ明かに減少される。
【００４３】この図４は、周波数に対する高調波の振幅
の対数表示を示し、この図には、純粋で、鋭いエッジの
矩形波信号（１）、台形波信号（２）および正弦波状の
丸められたエッジを有する矩形波信号（３）のための適
切な振幅勾配が、図１の回路構造１０から得られるもの
として３つの曲線（１）、（２）および（３）に示され
ている。図示された測定値は関連した出力信号あるいは
対応する付勢に対する以下のパラメータで得られた。 基本周波数 ｆ1 ＝２０ｋＨｚ 振幅Ａ ＝５Ｖ デューティサイクル ＝５０％ 台形波信号および正弦波状の丸められたエッジを有する
矩形波信号に対する、各場合における最大スルーレート
＝２Ｖμｓ なお、図４で、ＳＭＡＸt 、ＳＭＡＸs は、それぞれ、
台形波信号に対する最大スルーレート、正弦波状の丸め
られたエッジを有する矩形波信号に対する最大スルーレ
ートを表す。
の対数表示を示し、この図には、純粋で、鋭いエッジの
矩形波信号（１）、台形波信号（２）および正弦波状の
丸められたエッジを有する矩形波信号（３）のための適
切な振幅勾配が、図１の回路構造１０から得られるもの
として３つの曲線（１）、（２）および（３）に示され
ている。図示された測定値は関連した出力信号あるいは
対応する付勢に対する以下のパラメータで得られた。 基本周波数 ｆ1 ＝２０ｋＨｚ 振幅Ａ ＝５Ｖ デューティサイクル ＝５０％ 台形波信号および正弦波状の丸められたエッジを有する
矩形波信号に対する、各場合における最大スルーレート
＝２Ｖμｓ なお、図４で、ＳＭＡＸt 、ＳＭＡＸs は、それぞれ、
台形波信号に対する最大スルーレート、正弦波状の丸め
られたエッジを有する矩形波信号に対する最大スルーレ
ートを表す。
【００４４】図４に示された図表から理解できるよう
に、図１の回路構造１０によって駆動されるＭＯＳ電界
効果トランジスタＱ０の出力で得られるような正弦波状
の丸められてエッジを有する矩形波信号の場合に、６０
ｄＢ／減衰に対応する高調波の割合の減少が達成され
る。従って、高調波のこの割合も、４０ｄＢ／減衰の値
が決定された台形波出力信号の場合よりも明かに小さ
い。他方、純粋で、鋭いエッジの矩形波信号に対して
は、高調波の振幅は２０ｄＢ／減衰で働く。
に、図１の回路構造１０によって駆動されるＭＯＳ電界
効果トランジスタＱ０の出力で得られるような正弦波状
の丸められてエッジを有する矩形波信号の場合に、６０
ｄＢ／減衰に対応する高調波の割合の減少が達成され
る。従って、高調波のこの割合も、４０ｄＢ／減衰の値
が決定された台形波出力信号の場合よりも明かに小さ
い。他方、純粋で、鋭いエッジの矩形波信号に対して
は、高調波の振幅は２０ｄＢ／減衰で働く。
【００４５】この態様で、本発明による回路構造、およ
びこれにより発生された、丸められたエッジを備え、好
ましくは正弦波状の形の矩形波信号の結果として、出力
信号の高調波の割合はかなり減少され、これにより特に
電磁ハムの発生の危険性が減少される。出力信号のスル
ーレートは不臨界域では比較的高く保持されるが、それ
でもなお良好な応答特性が得られる。
びこれにより発生された、丸められたエッジを備え、好
ましくは正弦波状の形の矩形波信号の結果として、出力
信号の高調波の割合はかなり減少され、これにより特に
電磁ハムの発生の危険性が減少される。出力信号のスル
ーレートは不臨界域では比較的高く保持されるが、それ
でもなお良好な応答特性が得られる。
【００４６】以上の説明に関して更に以下の項を開示す
る。 １．電気的負荷ＲL の電源供給回路Ｋ０に配置されたＭ
ＯＳ電界効果トランジスタＱ０を駆動するための回路構
造１０であって、上記ＭＯＳ電界効果トランジスタＱ０
に接続することができる充電回路Ｋ１とそのＭＯＳ電界
効果トランジスタＱ０に接続することができる放電回路
Ｋ２とを有し、上記充電および放電回路Ｋ１、Ｋ２によ
り上記ＭＯＳ電界効果トランジスタＱ０の入力容量がこ
の入力容量の大きさおよび上記充電および放電回路Ｋ
１、Ｋ２の回路設計に応じる時定数τに従って充電ある
いは放電されることができる回路構造１０において、上
記電源供給回路Ｋ０の上記ＭＯＳ電界効果トランジスタ
Ｑ０のゲート・ソース電圧ＵGSを表す測定信号ＳM を供
給する感知回路Ｋ３を設け、この測定信号ＳM に応じ
て、上記充電あるいは放電回路Ｋ１、Ｋ２の内部抵抗お
よび／またはこれら回路Ｋ１、Ｋ２に正帰還で与えられ
る電流Ｉa を制御して、上記電源供給回路Ｋ０の上記Ｍ
ＯＳ電界効果トランジスタＱ０の上記入力容量に対する
充電あるいは放電を決定する時定数τが、上記ＭＯＳ電
界効果トランジスタＱ０のオフ状態から導通状態への転
移の間では連続して小になり、導電状態からオフ状態へ
の転移の間では連続して大になるようにしたことを特徴
とする回路構造。
る。 １．電気的負荷ＲL の電源供給回路Ｋ０に配置されたＭ
ＯＳ電界効果トランジスタＱ０を駆動するための回路構
造１０であって、上記ＭＯＳ電界効果トランジスタＱ０
に接続することができる充電回路Ｋ１とそのＭＯＳ電界
効果トランジスタＱ０に接続することができる放電回路
Ｋ２とを有し、上記充電および放電回路Ｋ１、Ｋ２によ
り上記ＭＯＳ電界効果トランジスタＱ０の入力容量がこ
の入力容量の大きさおよび上記充電および放電回路Ｋ
１、Ｋ２の回路設計に応じる時定数τに従って充電ある
いは放電されることができる回路構造１０において、上
記電源供給回路Ｋ０の上記ＭＯＳ電界効果トランジスタ
Ｑ０のゲート・ソース電圧ＵGSを表す測定信号ＳM を供
給する感知回路Ｋ３を設け、この測定信号ＳM に応じ
て、上記充電あるいは放電回路Ｋ１、Ｋ２の内部抵抗お
よび／またはこれら回路Ｋ１、Ｋ２に正帰還で与えられ
る電流Ｉa を制御して、上記電源供給回路Ｋ０の上記Ｍ
ＯＳ電界効果トランジスタＱ０の上記入力容量に対する
充電あるいは放電を決定する時定数τが、上記ＭＯＳ電
界効果トランジスタＱ０のオフ状態から導通状態への転
移の間では連続して小になり、導電状態からオフ状態へ
の転移の間では連続して大になるようにしたことを特徴
とする回路構造。
【００４７】２．第１項記載の回路構造において、上記
感知回路Ｋ３はＭＯＳ電界効果トランジスタＱ３を含ん
でおり、そのゲート電極は上記電源供給回路Ｋ０の上記
ＭＯＳ電界効果トランジスタＱ０のゲート電極に接続さ
れており、かつそのソース電極は上記電源供給回路Ｋ０
の上記ＭＯＳ電界効果トランジスタＱ０のソース電極に
接続されたことを特徴とする回路構造。 ３．第１項あるいは第２項記載の回路構造において、上
記電源供給回路Ｋ０の上記ＭＯＳ電界効果トランジスタ
Ｑ０はそのソース接地回路で上記電気的負荷ＲLに接続
されたことを特徴とする回路構造。 ４．第２項あるいは第３項記載の回路構造において、上
記感知回路Ｋ３の上記ＭＯＳ電界効果トランジスタＱ３
はそのソース接地回路で抵抗Ｒ３に接続され、そこに上
記測定信号ＳM が発生されることを特徴とする回路構
造。
感知回路Ｋ３はＭＯＳ電界効果トランジスタＱ３を含ん
でおり、そのゲート電極は上記電源供給回路Ｋ０の上記
ＭＯＳ電界効果トランジスタＱ０のゲート電極に接続さ
れており、かつそのソース電極は上記電源供給回路Ｋ０
の上記ＭＯＳ電界効果トランジスタＱ０のソース電極に
接続されたことを特徴とする回路構造。 ３．第１項あるいは第２項記載の回路構造において、上
記電源供給回路Ｋ０の上記ＭＯＳ電界効果トランジスタ
Ｑ０はそのソース接地回路で上記電気的負荷ＲLに接続
されたことを特徴とする回路構造。 ４．第２項あるいは第３項記載の回路構造において、上
記感知回路Ｋ３の上記ＭＯＳ電界効果トランジスタＱ３
はそのソース接地回路で抵抗Ｒ３に接続され、そこに上
記測定信号ＳM が発生されることを特徴とする回路構
造。
【００４８】５．第１項から第４項までの１項に記載の
回路構造において、上記充電および／または放電回路Ｋ
１、Ｋ２は、それそれ、少なくとも第１のオーミック抵
抗ＲBP 1 ；ＲBP2 を備えた第１の分岐回路と、上記測定
信号ＳM に従って駆動される第２の制御可能な抵抗Ｑ
１、Ｑ２Ａを備えた第２の分岐回路とからなる並列回路
接続部を含んだことを特徴とする回路構造。 ６．第５項記載の回路構造において、上記制御可能な抵
抗はＭＯＳ電界効果トランジスタＱ１、Ｑ２Ａであるこ
とを特徴とする回路構造。 ７．第５項あるいは第６項記載の回路構造において、上
記並列回路接続部の上記第２の分岐回路の上記ＭＯＳ電
界効果トランジスタＱ１、Ｑ２Ａは電流制限抵抗Ｒ１、
Ｒ２と直列に接続されたことを特徴とする回路構造。
回路構造において、上記充電および／または放電回路Ｋ
１、Ｋ２は、それそれ、少なくとも第１のオーミック抵
抗ＲBP 1 ；ＲBP2 を備えた第１の分岐回路と、上記測定
信号ＳM に従って駆動される第２の制御可能な抵抗Ｑ
１、Ｑ２Ａを備えた第２の分岐回路とからなる並列回路
接続部を含んだことを特徴とする回路構造。 ６．第５項記載の回路構造において、上記制御可能な抵
抗はＭＯＳ電界効果トランジスタＱ１、Ｑ２Ａであるこ
とを特徴とする回路構造。 ７．第５項あるいは第６項記載の回路構造において、上
記並列回路接続部の上記第２の分岐回路の上記ＭＯＳ電
界効果トランジスタＱ１、Ｑ２Ａは電流制限抵抗Ｒ１、
Ｒ２と直列に接続されたことを特徴とする回路構造。
【００４９】８．第５項から第７項までの１項に記載の
回路構造において、上記充電回路Ｋ１に含まれた上記並
列回路接続部の上記ＭＯＳ電界効果トランジスタＱ１は
上記測定信号ＳM によって直接駆動されることを特徴と
する回路構造。 ９．第５項から第８項までの１項に記載の回路構造にお
いて、上記放電回路Ｋ２に含まれかつ上記ＭＯＳ電界効
果トランジスタＱ２Ａを有する上記並列回路接続部の第
１の分岐回路は、上記測定信号ＳM に従って駆動される
制御可能な抵抗Ｑ４を設けた入力側分岐回路において電
流ミラーＳＰの出力側分岐回路で形成されたことを特徴
とする回路構造。 １０．第９項記載の回路構造において、上記電流ミラー
ＳＰの上記入力側分岐回路の上記制御可能な抵抗はＭＯ
Ｓ電界効果トランジスタＱ４であることを特徴とする回
路構造。
回路構造において、上記充電回路Ｋ１に含まれた上記並
列回路接続部の上記ＭＯＳ電界効果トランジスタＱ１は
上記測定信号ＳM によって直接駆動されることを特徴と
する回路構造。 ９．第５項から第８項までの１項に記載の回路構造にお
いて、上記放電回路Ｋ２に含まれかつ上記ＭＯＳ電界効
果トランジスタＱ２Ａを有する上記並列回路接続部の第
１の分岐回路は、上記測定信号ＳM に従って駆動される
制御可能な抵抗Ｑ４を設けた入力側分岐回路において電
流ミラーＳＰの出力側分岐回路で形成されたことを特徴
とする回路構造。 １０．第９項記載の回路構造において、上記電流ミラー
ＳＰの上記入力側分岐回路の上記制御可能な抵抗はＭＯ
Ｓ電界効果トランジスタＱ４であることを特徴とする回
路構造。
【００５０】１１．第１０項記載の回路構造において、
上記制御可能な抵抗を形成する、上記電流ミラーＳＰの
上記入力側分岐回路に設けられた上記ＭＯＳ電界効果ト
ランジスタＱ４は上記測定信号ＳM により直接駆動され
ることを特徴とする回路構造。 １２．第１項から第１１項までの１項に記載の回路構造
において、上記電源供給回路Ｋ０の上記ＭＯＳ電界効果
トランジスタＱ０のゲート電極と上記制御可能な充電あ
るいは放電回路Ｋ１、Ｋ２との間にゲート抵抗ＲG を接
続したことを特徴とする回路構造。 １３．第１項から第１２項までの１項に記載の回路構造
において、上記充電あるいは放電回路Ｋ１、Ｋ２は電気
的スイッチＳによって接続されることができることを特
徴とする回路構造。
上記制御可能な抵抗を形成する、上記電流ミラーＳＰの
上記入力側分岐回路に設けられた上記ＭＯＳ電界効果ト
ランジスタＱ４は上記測定信号ＳM により直接駆動され
ることを特徴とする回路構造。 １２．第１項から第１１項までの１項に記載の回路構造
において、上記電源供給回路Ｋ０の上記ＭＯＳ電界効果
トランジスタＱ０のゲート電極と上記制御可能な充電あ
るいは放電回路Ｋ１、Ｋ２との間にゲート抵抗ＲG を接
続したことを特徴とする回路構造。 １３．第１項から第１２項までの１項に記載の回路構造
において、上記充電あるいは放電回路Ｋ１、Ｋ２は電気
的スイッチＳによって接続されることができることを特
徴とする回路構造。
【００５１】１４．第１３項記載の回路構造において、
上記電気的スイッチＳは上記充電回路Ｋ１との接続と上
記放電回路Ｋ２との接続との間で反転されることができ
ることを特徴とする回路構造。 １５．電気的負荷ＲL の電源供給回路Ｋ０に配置された
ＭＯＳ電界効果トランジスタＱ０を駆動するための回路
構造１０は、上記ＭＯＳ電界効果トランジスタＱ０に交
互に接続することができる充電回路Ｋ１と放電回路Ｋ２
とを含んでいる。感知回路Ｋ３は上記ＭＯＳ電界効果ト
ランジスタＱ０の典型的にはゲート・ソース電圧ＵGSで
ある測定信号ＳM を供給し、その測定信号により、上記
充電あるいは放電回路Ｋ１、Ｋ２の内部抵抗および／ま
たはこれら回路Ｋ１、Ｋ２に正帰還で与えられる電流Ｉ
a を制御し、上記ＭＯＳ電界効果トランジスタＱ０の入
力容量に対する充電あるいは放電を決定する時定数が、
上記ＭＯＳ電界効果トランジスタＱ０のオフ状態から導
通状態への転移の間ではより小になり、導電状態からオ
フ状態への転移の間ではより大になるようにする。
上記電気的スイッチＳは上記充電回路Ｋ１との接続と上
記放電回路Ｋ２との接続との間で反転されることができ
ることを特徴とする回路構造。 １５．電気的負荷ＲL の電源供給回路Ｋ０に配置された
ＭＯＳ電界効果トランジスタＱ０を駆動するための回路
構造１０は、上記ＭＯＳ電界効果トランジスタＱ０に交
互に接続することができる充電回路Ｋ１と放電回路Ｋ２
とを含んでいる。感知回路Ｋ３は上記ＭＯＳ電界効果ト
ランジスタＱ０の典型的にはゲート・ソース電圧ＵGSで
ある測定信号ＳM を供給し、その測定信号により、上記
充電あるいは放電回路Ｋ１、Ｋ２の内部抵抗および／ま
たはこれら回路Ｋ１、Ｋ２に正帰還で与えられる電流Ｉ
a を制御し、上記ＭＯＳ電界効果トランジスタＱ０の入
力容量に対する充電あるいは放電を決定する時定数が、
上記ＭＯＳ電界効果トランジスタＱ０のオフ状態から導
通状態への転移の間ではより小になり、導電状態からオ
フ状態への転移の間ではより大になるようにする。
【図１】ＭＯＳ電界効果トランジスタを駆動する本発明
による回路構造の実施例を示す図。
による回路構造の実施例を示す図。
【図２】１つのターンオンプロセスおよび１つのターン
オフプロセスの間で駆動されたＭＯＳ電界効果トランジ
スタのドレイン・ソース電圧の時間特性を再現する図
表。
オフプロセスの間で駆動されたＭＯＳ電界効果トランジ
スタのドレイン・ソース電圧の時間特性を再現する図
表。
【図３】本発明による回路構造によって駆動されるＭＯ
Ｓ電界効果トランジスタの出力信号の周波数スペクトル
を、矩形波信号の周波数スペクトルとの比較で示す図。
Ｓ電界効果トランジスタの出力信号の周波数スペクトル
を、矩形波信号の周波数スペクトルとの比較で示す図。
【図４】矩形波信号、台形状エッジを有する矩形波信号
および本発明による正弦波状の丸められたエッジを有す
る矩形波信号のための周波数に対する高調波の振幅の対
数図表。
および本発明による正弦波状の丸められたエッジを有す
る矩形波信号のための周波数に対する高調波の振幅の対
数図表。
１０ 回路構造 Ｋ１ 充電回路 Ｋ２ 放電回路 Ｋ３ 感知回路 Ｍ 接地 Ｑ０ ＭＯＳ電界効果トランジスタ Ｑ１ ＭＯＳ電界効果トランジスタ Ｑ２Ａ ＭＯＳ電界効果トランジスタ Ｑ２Ｂ ＭＯＳ電界効果トランジスタ Ｑ３ ＭＯＳ電界効果トランジスタ Ｑ４ ＭＯＳ電界効果トランジスタ Ｒ１ 電流制限抵抗 Ｒ２ 電流制限抵抗 Ｒ３ オーミック抵抗 Ｒ４ オーミック抵抗 Ｒ５ オーミック抵抗 ＲG ゲート抵抗 ＲL 電気的負荷 ＲBP1 初期オーミック抵抗 ＲBP2 初期オーミック抵抗 Ｓ 電子的可逆スイッチ ＳＰ 電流ミラー
Claims (1)
- 【請求項１】 電気的負荷（ＲL ）の電源供給回路（Ｋ
０）に配置されたＭＯＳ電界効果トランジスタ（Ｑ０）
を駆動するための回路構造（１０）であって、上記ＭＯ
Ｓ電界効果トランジスタ（Ｑ０）に接続することができ
る充電回路（Ｋ１）とそのＭＯＳ電界効果トランジスタ
（Ｑ０）に接続することができる放電回路（Ｋ２）とを
有し、上記充電および放電回路（Ｋ１、Ｋ２）により上
記ＭＯＳ電界効果トランジスタ（Ｑ０）の入力容量がこ
の入力容量の大きさおよび上記充電および放電回路（Ｋ
１、Ｋ２）の回路設計に応じる時定数（τ）に従って充
電あるいは放電されることができる回路構造（１０）に
おいて、上記電源供給回路（Ｋ０）の上記ＭＯＳ電界効
果トランジスタ（Ｑ０）のゲート・ソース電圧（ＵGS）
を表す測定信号（ＳM ）を供給する感知回路（Ｋ３）を
設け、この測定信号（ＳM ）に応じて、上記充電あるい
は放電回路（Ｋ１、Ｋ２）の内部抵抗および／またはこ
れら回路（Ｋ１、Ｋ２）に正帰還で与えられる電流（Ｉ
a ）を制御して、上記電源供給回路（Ｋ０）の上記ＭＯ
Ｓ電界効果トランジスタ（Ｑ０）の上記入力容量に対す
る充電あるいは放電を決定する時定数（τ）が、上記Ｍ
ＯＳ電界効果トランジスタ（Ｑ０）のオフ状態から導通
状態への転移の間では連続して小になり、導電状態から
オフ状態への転移の間では連続して大になるようにした
ことを特徴とする回路構造。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19527736.8 | 1995-07-28 | ||
| DE19527736A DE19527736C1 (de) | 1995-07-28 | 1995-07-28 | Schaltungsanordnung zur Ansteuerung eines dem Speisekreis einer elektrischen Last zugeordneten MOS-Feldeffekttransistors |
| US08/684,900 US5841297A (en) | 1995-07-28 | 1996-07-25 | Circuit arrangement for driving an MOS field-effect transistor allocated to the supply circuit of an electrical load |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09186568A true JPH09186568A (ja) | 1997-07-15 |
Family
ID=26017250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8198061A Pending JPH09186568A (ja) | 1995-07-28 | 1996-07-26 | 電気的負荷の電源供給回路に配置されたｍｏｓ電界効果トランジスタを駆動するための回路構造 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5841297A (ja) |
| JP (1) | JPH09186568A (ja) |
| DE (1) | DE19527736C1 (ja) |
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| JP2011166727A (ja) * | 2010-01-12 | 2011-08-25 | Denso Corp | 信号出力回路 |
| JP2017158011A (ja) * | 2016-03-01 | 2017-09-07 | 株式会社デンソー | 信号出力回路 |
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| CN112363037A (zh) * | 2019-07-25 | 2021-02-12 | 华润微电子（重庆）有限公司 | 场效应晶体管极限性能验证电路、系统及方法 |
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1996
- 1996-07-25 US US08/684,900 patent/US5841297A/en not_active Expired - Lifetime
- 1996-07-26 JP JP8198061A patent/JPH09186568A/ja active Pending
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| CN112363037B (zh) * | 2019-07-25 | 2024-03-01 | 华润微电子（重庆）有限公司 | 场效应晶体管极限性能验证电路、系统及方法 |
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|---|---|
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