JP2004343540A - 増幅回路 - Google Patents
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Abstract
【課題】出力振幅を確保しつつ更なる貫通電流を削減することができる増幅回路を提供する。
【解決手段】入力信号を増幅して出力する増幅器と、この増幅器の出力に応答して信号を出力する第1の出力回路と、増幅器の出力に応答して信号を出力する第2の出力回路で、前記増幅回路の出力とこの第2の出力回路をイネーブルにする信号とを制御信号によって切り替えるスイッチを有する増幅回路。
【選択図】 図1
【解決手段】入力信号を増幅して出力する増幅器と、この増幅器の出力に応答して信号を出力する第1の出力回路と、増幅器の出力に応答して信号を出力する第2の出力回路で、前記増幅回路の出力とこの第2の出力回路をイネーブルにする信号とを制御信号によって切り替えるスイッチを有する増幅回路。
【選択図】 図1
Description
【0001】
【発明が属する技術分野】
この発明は、増幅回路に関するもので、特に、AB級プッシュプル型アンプ回路において出力貫通電流を削減させた出力回路に関するものである。
【0002】
【従来の技術】
AB級プッシュプル型アンプ回路をCMOSプロセスで製造した場合、MOSFETのオーバードライブ要素を抑えつつ出力振幅を確保するために、出力段のMOSFETのゲート幅およびゲート長の比率(以下W/L比という)を大きくしている。しかしながら、このW/L比が大きいと非動作時に出力段で諸費される貫通電流が大きくなってしまう。
【0003】
【特許文献1】特開平11−274860
【0004】
この問題を解決する一手段として上記特許文献1がある。この文献においては、駆動部にカスコード型カレントミラー回路を配置して駆動部の出力ゲインを高め、高効率な出力を得ている。
【0005】
【発明が解決しようとする課題】
しかしながら、上述の例では、図2からわかるように出力電位V2の電位は一定ゲインになり、貫通電流はこのときが最小値である。すなわち、この最小値以上の貫通電流の削減は行えないという問題があった。
この発明は、上述の問題を解決する事を目的にしたもので、出力振幅を確保しつつ更なる貫通電流を削減することができる増幅回路を提供する事を目的とする。
【0006】
【課題を解決するための手段】
この発明の増幅回路は、入力信号を増幅して出力する増幅器と、この増幅器の出力に応答して信号を出力する第1の出力回路と、増幅器の出力に応答して信号を出力する第2の出力回路で、前記増幅回路の出力とこの第2の出力回路をイネーブルにする信号とを制御信号によって切り替えるスイッチを有することを特徴とする。
【0007】
【発明の実施の形態】
この発明の第1実施例に係る増幅回路を図1に示す。以下、この発明の第1実施例を図1を参照しつつ説明する。
この発明の第1実施例の増幅回路は、2つの差動増幅器1、2を有している。第1差動増幅器1は、電源VDDおよび接地GND間に形成されており、参照信号VREFと第1の入力信号IN_Aが入力される。第2差動増幅器2は、電源VDDおよび接地GND間に形成されており、参照信号VREFと第2の入力信号IN_Bが入力される。
【0008】
2つの差動増幅器1、2の出力は第1の出力部10に接続される。第1の出力部10は、電源VDDおよび接地GND間に直列に接続された第1のPMOSトランジスタ3と第1のNMOSトランジスタ4とから構成される。
第1の差動増幅器1の出力は、第1のPMOSトランジスタ3のゲートに接続される。第1のPMOSトランジスタ3のソースおよびバックゲートは電源VDDに接続され、ドレインは出力ノードOUTに接続されている。
第2の差動増幅器2の出力は、第1のNMOSトランジスタ4のゲートに接続される。第1のNMOSトランジスタ4のソースおよびバックゲートは接地GNDに接続され、ドレインは出力ノードOUTに接続されている。
【0009】
さらに、この発明の第1実施例に係る増幅回路は、第2の出力部20を有している。第2の出力部20は、第1および第2の3端子スイッチ5、6および電源VDDおよび接地GND間に直列に接続された第2のPMOSトランジスタ7と第2のNMOSトランジスタ8とから構成される。
第1の3端子スイッチ5は、第1の差動増幅器1の出力と第2のPMOSトランジスタ7のゲートまたは電源VDDと第2のPMOSトランジスタ7のゲートとを選択的に接続する。第2の3端子スイッチ6は、第2の差動増幅器2の出力と第2のNMOSトランジスタ8のゲートまたは接地GNDと第2のNMOSトランジスタ8のゲートとを選択的に接続する。
第2のPMOSトランジスタ7のソースおよびバックゲートは電源VDDに接続され、ドレインは出力ノードOUTに接続されている。第2のNMOSトランジスタ8のソースおよびバックゲートは接地GNDに接続され、ドレインは出力ノードOUTに接続されている。
【0010】
図2は第1の3端子スイッチ5の具体的回路図である。
第1の3端子スイッチ5は、第3および第4のPMOSトランジスタ21、22と、第1および第2のインバータ23、24とから構成される。第1のインバータ23は制御信号HALFを受け取り、その反転信号を第3のPMOSトランジスタ21のゲートおよび第2のインバータ24へ出力する。第2のインバータ24は、第4のPMOSトランジスタ22のゲートに信号を出力する。
第3のPMOSトランジスタ21はソースが電源VDDに接続され、ドレインが第1の差動増幅器1の出力に接続されている。第4のPMOSトランジスタ22は、第1の差動増幅器1の出力と第2のPMOSトランジスタ7のゲートとの間をスイッチングするよう接続されている。
【0011】
図3は第2の3端子スイッチ6の具体的回路図である。
第2の3端子スイッチ6は、第3および第4のNMOSトランジスタ31、32と、第3および第4のインバータ33、34とから構成される。第3のインバータ33は制御信号HALFを受け取り、その反転信号を第4のNMOSトランジスタ32のゲートへ出力する。
第3のNMOSトランジスタ31はソースが接地GNDに、ドレインが第2の差動増幅器2の出力に接続され、ゲートは第3のインバータ33で反転された信号をさらに第4のインバータ34で反転した制御信号HALFを受け取っている。第4のNMOSトランジスタ32は、第2の差動増幅器2の出力と第2のNMOSトランジスタ8のゲートとの間をスイッチングするよう接続されている。
【0012】
図4(A)および図4(B)は、第1の実施例における貫通電流の量および制御信号HALFをシミュレーションした図である。第1実施例の増幅回路の動作を図1、図4(A)および図4(B)を参照しつつ説明する。
ここで、第1および第2の入力信号IN_A、IN_Bは、第1および第2のPMOSトランジスタ3、7および第1および第2のNMOSトランジスタ4、8がプッシュ動作とプル動作を交互に行えるように同相となっている。また、制御信号HALFは、消費電力を少なくしたい期間であるカレントリトルモードの間は高電位(H)レベルとなる信号である。
図4(A)に示すように、通常の状態であるノーマルモードにおいては、制御信号HALFは低電位(L)レベル(具体的には0V)である。したがって、第1および第2の3端子スイッチ5、6は第2のPMOSトランジスタ7のゲートおよび第2のNMOSトランジスタ8ゲートにそれぞれ第1の差動増幅回路1および第2の差動増幅回路2の出力を接続する。これにより、第1および第2の出力部10、20がともに動作することになる。したがって、出力信号は第1および第2の出力部10、20によって駆動されるため駆動能力は大きいが、図4(B)からわかるように貫通電流も大きい。
【0013】
一方、図4(A)に示すように、カレントリトルモードでは制御信号HALFはHレベル(具体的には3V)になる。これにより、第1および第2の3端子スイッチ5、6は第2のPMOSトランジスタ7のゲートおよび第2のNMOSトランジスタ8ゲートと電源VDDおよび接地GNDをそれぞれ接続する。したがって、第2の出力部20は動作しなくなり、第1の出力部10のみが動作することになる。すなわち、出力信号は第1の出力部10によってのみ駆動されるため駆動能力は小さいが、図4(B)からわかるように貫通電流はノーマルモードに比べて半分程度と小さい。
【0014】
この発明の第2実施例に係る増幅回路を図5に示す。なお、図5において、図1と同一部分には同一符号を付してその説明を省略する。以下、この発明の第2実施例を図5を参照しつつ説明する。
前述した第1の実施例では、第1の出力部10および第2の出力部20には共通の信号が入力されていた。すなわち、第1差動増幅器1の出力信号は第1のPMOSトランジスタ3のゲートおよび第1の3端子スイッチ5に入力され、第2差動増幅器2の出力信号は第1のNMOSトランジスタ4のゲートおよび第2の3端子スイッチ6に入力されていた。このような構成にすると、第1および第2の3端子スイッチ5、6のスイッチ動作時のノイズが第1の出力部10の入力端子に直接伝播し、ポップノイズが発生する。
【0015】
そこで、この発明の第2実施例の増幅回路においては、第1差動増幅器1の出力信号は第1のPMOSトランジスタ3のゲートに直接入力されるとともに、第1の3端子スイッチ5には第1のバッファ51を介してその出力信号が入力される。同様に、第2差動増幅器2の出力信号は第1のNMOSトランジスタ4のゲートに直接入力されるとともに、第2の3端子スイッチ6には第2のバッファ52を介してその出力信号が入力される。
【0016】
図6(A)および図6(B)は、それぞれ制御信号HALFおよび出力信号のシミュレーションを示す図である。
図6(A)に示すように、制御信号HALFがカレントリトルモードからノーマルモードに切り替わる時点でポップノイズが発生する。このとき、第1の実施例の回路においては図6(B)に示すように、約193mVppのノイズが発生している。いっぽう、第2の実施例の回路においては、図6(B)に示すように、約25mVppのノイズが発生しており、第1の実施例の回路に比べて、ポップノイズが約1/8レベルに抑えられたことがわかる。
【0017】
この発明の第3実施例に係る増幅回路を図7に示す。なお、図7において、図1と同一部分には同一符号を付してその説明を省略する。以下、この発明の第3実施例を図7を参照しつつ説明する。
前述の第2の実施例では、ポップノイズを削減することができた。しかしながら、第1および第2の出力回路10、20の間に第1および第2のバッファ51、52を設けたため、第1および第2の出力回路10、20の入力信号には信号遅延が生じることとなる。このような信号遅延が存在する場合、信号遅延の差の正弦項に比例した出力電流の減少が観察される。このことは、増幅回路の出力振幅を狭くすることにつながり、出力全高調波歪(Total Harmonic Distortion: THD)特性の劣化を招くことになる。したがって、この発明の第3の実施例においては、第1および第2の出力回路10、20の入力信号を共通化させずに、信号遅延を減少させる回路を提供する。
【0018】
この発明の第3実施例に係る増幅回路は、第1および第2の駆動回路71、72を有している。第1の駆動回路71は、第1の差動増幅器1に加えて、第3の差動増幅器73を有している。ここで、第1の増幅器1は第1の出力回路10(第1のPMOSトランジスタ3のゲート)のみに信号を出力している。一方、第3の差動増幅器73は、第1の差動増幅器1と同様に電源VDDおよび接地GND間に形成されており、参照信号VREFと第1の入力信号IN_Aが入力される。第3の差動増幅器73は、第2の出力回路20(第1の3端子スイッチ5)のみに信号を出力している。
また、第2の駆動回路72は、第2の差動増幅器2に加えて、第4の差動増幅器74を有している。ここで、第2の増幅器2は第1の出力回路10(第1のNMOSトランジスタ4のゲート)のみに信号を出力している。一方、第4の差動増幅器74は、第2の差動増幅器2と同様に電源VDDおよび接地GND間に形成されており、参照信号VREFと第2の入力信号IN_Bが入力される。第4の差動増幅器74は、第2の出力回路20(第2の3端子スイッチ6)のみに信号を出力している。
【0019】
以上説明したように、この発明の第3実施例に係る増幅回路は、第1および第2の出力回路10、20への入力信号を共通化させずに、かつその入力信号の信号遅延を減少させているため、ポップノイズ削減に加えて、出力THD特性の劣化を招くことを防止している。
【0020】
この発明の第4実施例に係る増幅回路を図8に示す。なお、図8において、図7と同一部分には同一符号を付してその説明を省略する。以下、この発明の第4実施例を図8を参照しつつ説明する。
上述の第3の実施例では、第1および第2の出力回路10、20への入力信号を共通化させずに、信号遅延を減少させると説明した。しかしながら、実際に第2の出力回路20の第2のPMOSトランジスタ7および第2のNMOSトランジスタ8のゲートには、第1および第2の3端子スイッチ5、6を介して入力信号が入力されている。すなわち、図2および図3から理解できるように、入力信号は第4のPMOSトランジスタ22または第4のNMOSトランジスタ32を介して第2のPMOSトランジスタ7および第2のNMOSトランジスタ8のゲートに入力されている。
【0021】
そこで、この発明の第4実施例に係る増幅回路においては、第1および第2の差動増幅器1、2の出力をそれぞれ第1および第2のダミースイッチ81、82を介して、第1および第2の出力回路10、20に接続している。第1および第2のダミースイッチ81、82の回路構成は、図9(A)および図9(B)に示してある。すなわち、第1のダミースイッチ81は、ゲートが電源VDDに接続され、バックゲートが接地GNDに接続されたNMOSトランジスタで構成され、第2のダミースイッチ82は、ゲートが接地GNDに接続され、バックゲートが電源VDDに接続されたPMOSトランジスタで構成されており、それぞれは通常状態でON状態になっている。
以上のように、この発明の第4実施例に係る増幅回路では、より入力信号の信号遅延を減少させることができる。
【0022】
【発明の効果】
以上詳細に説明したように、この発明の増幅回路においては、出力振幅を確保しつつ貫通電流を削減することができる。
【図面の簡単な説明】
【図1】この発明の第1の実施例に係る増幅回路の回路図
【図2】第1の3端子スイッチ5の具体的回路図
【図3】第2の3端子スイッチ6の具体的回路図
【図4】第1の実施例における貫通電流の量および制御信号HALFをシミュレーションした図
【図5】この発明の第2の実施例に係る増幅回路の回路図
【図6】第2の実施例における制御信号HALFおよび出力信号をシミュレーションした図
【図7】この発明の第3の実施例に係る増幅回路の回路図
【図8】この発明の第4の実施例に係る増幅回路の回路図
【図9】第1および第2のダミースイッチ81、82の回路図
【符号の説明】
1、2 差動増幅器
3、7 PMOSトランジスタ
4、8 NMOSトランジスタ
5、6 3端子スイッチ
【発明が属する技術分野】
この発明は、増幅回路に関するもので、特に、AB級プッシュプル型アンプ回路において出力貫通電流を削減させた出力回路に関するものである。
【0002】
【従来の技術】
AB級プッシュプル型アンプ回路をCMOSプロセスで製造した場合、MOSFETのオーバードライブ要素を抑えつつ出力振幅を確保するために、出力段のMOSFETのゲート幅およびゲート長の比率(以下W/L比という)を大きくしている。しかしながら、このW/L比が大きいと非動作時に出力段で諸費される貫通電流が大きくなってしまう。
【0003】
【特許文献1】特開平11−274860
【0004】
この問題を解決する一手段として上記特許文献1がある。この文献においては、駆動部にカスコード型カレントミラー回路を配置して駆動部の出力ゲインを高め、高効率な出力を得ている。
【0005】
【発明が解決しようとする課題】
しかしながら、上述の例では、図2からわかるように出力電位V2の電位は一定ゲインになり、貫通電流はこのときが最小値である。すなわち、この最小値以上の貫通電流の削減は行えないという問題があった。
この発明は、上述の問題を解決する事を目的にしたもので、出力振幅を確保しつつ更なる貫通電流を削減することができる増幅回路を提供する事を目的とする。
【0006】
【課題を解決するための手段】
この発明の増幅回路は、入力信号を増幅して出力する増幅器と、この増幅器の出力に応答して信号を出力する第1の出力回路と、増幅器の出力に応答して信号を出力する第2の出力回路で、前記増幅回路の出力とこの第2の出力回路をイネーブルにする信号とを制御信号によって切り替えるスイッチを有することを特徴とする。
【0007】
【発明の実施の形態】
この発明の第1実施例に係る増幅回路を図1に示す。以下、この発明の第1実施例を図1を参照しつつ説明する。
この発明の第1実施例の増幅回路は、2つの差動増幅器1、2を有している。第1差動増幅器1は、電源VDDおよび接地GND間に形成されており、参照信号VREFと第1の入力信号IN_Aが入力される。第2差動増幅器2は、電源VDDおよび接地GND間に形成されており、参照信号VREFと第2の入力信号IN_Bが入力される。
【0008】
2つの差動増幅器1、2の出力は第1の出力部10に接続される。第1の出力部10は、電源VDDおよび接地GND間に直列に接続された第1のPMOSトランジスタ3と第1のNMOSトランジスタ4とから構成される。
第1の差動増幅器1の出力は、第1のPMOSトランジスタ3のゲートに接続される。第1のPMOSトランジスタ3のソースおよびバックゲートは電源VDDに接続され、ドレインは出力ノードOUTに接続されている。
第2の差動増幅器2の出力は、第1のNMOSトランジスタ4のゲートに接続される。第1のNMOSトランジスタ4のソースおよびバックゲートは接地GNDに接続され、ドレインは出力ノードOUTに接続されている。
【0009】
さらに、この発明の第1実施例に係る増幅回路は、第2の出力部20を有している。第2の出力部20は、第1および第2の3端子スイッチ5、6および電源VDDおよび接地GND間に直列に接続された第2のPMOSトランジスタ7と第2のNMOSトランジスタ8とから構成される。
第1の3端子スイッチ5は、第1の差動増幅器1の出力と第2のPMOSトランジスタ7のゲートまたは電源VDDと第2のPMOSトランジスタ7のゲートとを選択的に接続する。第2の3端子スイッチ6は、第2の差動増幅器2の出力と第2のNMOSトランジスタ8のゲートまたは接地GNDと第2のNMOSトランジスタ8のゲートとを選択的に接続する。
第2のPMOSトランジスタ7のソースおよびバックゲートは電源VDDに接続され、ドレインは出力ノードOUTに接続されている。第2のNMOSトランジスタ8のソースおよびバックゲートは接地GNDに接続され、ドレインは出力ノードOUTに接続されている。
【0010】
図2は第1の3端子スイッチ5の具体的回路図である。
第1の3端子スイッチ5は、第3および第4のPMOSトランジスタ21、22と、第1および第2のインバータ23、24とから構成される。第1のインバータ23は制御信号HALFを受け取り、その反転信号を第3のPMOSトランジスタ21のゲートおよび第2のインバータ24へ出力する。第2のインバータ24は、第4のPMOSトランジスタ22のゲートに信号を出力する。
第3のPMOSトランジスタ21はソースが電源VDDに接続され、ドレインが第1の差動増幅器1の出力に接続されている。第4のPMOSトランジスタ22は、第1の差動増幅器1の出力と第2のPMOSトランジスタ7のゲートとの間をスイッチングするよう接続されている。
【0011】
図3は第2の3端子スイッチ6の具体的回路図である。
第2の3端子スイッチ6は、第3および第4のNMOSトランジスタ31、32と、第3および第4のインバータ33、34とから構成される。第3のインバータ33は制御信号HALFを受け取り、その反転信号を第4のNMOSトランジスタ32のゲートへ出力する。
第3のNMOSトランジスタ31はソースが接地GNDに、ドレインが第2の差動増幅器2の出力に接続され、ゲートは第3のインバータ33で反転された信号をさらに第4のインバータ34で反転した制御信号HALFを受け取っている。第4のNMOSトランジスタ32は、第2の差動増幅器2の出力と第2のNMOSトランジスタ8のゲートとの間をスイッチングするよう接続されている。
【0012】
図4(A)および図4(B)は、第1の実施例における貫通電流の量および制御信号HALFをシミュレーションした図である。第1実施例の増幅回路の動作を図1、図4(A)および図4(B)を参照しつつ説明する。
ここで、第1および第2の入力信号IN_A、IN_Bは、第1および第2のPMOSトランジスタ3、7および第1および第2のNMOSトランジスタ4、8がプッシュ動作とプル動作を交互に行えるように同相となっている。また、制御信号HALFは、消費電力を少なくしたい期間であるカレントリトルモードの間は高電位(H)レベルとなる信号である。
図4(A)に示すように、通常の状態であるノーマルモードにおいては、制御信号HALFは低電位(L)レベル(具体的には0V)である。したがって、第1および第2の3端子スイッチ5、6は第2のPMOSトランジスタ7のゲートおよび第2のNMOSトランジスタ8ゲートにそれぞれ第1の差動増幅回路1および第2の差動増幅回路2の出力を接続する。これにより、第1および第2の出力部10、20がともに動作することになる。したがって、出力信号は第1および第2の出力部10、20によって駆動されるため駆動能力は大きいが、図4(B)からわかるように貫通電流も大きい。
【0013】
一方、図4(A)に示すように、カレントリトルモードでは制御信号HALFはHレベル(具体的には3V)になる。これにより、第1および第2の3端子スイッチ5、6は第2のPMOSトランジスタ7のゲートおよび第2のNMOSトランジスタ8ゲートと電源VDDおよび接地GNDをそれぞれ接続する。したがって、第2の出力部20は動作しなくなり、第1の出力部10のみが動作することになる。すなわち、出力信号は第1の出力部10によってのみ駆動されるため駆動能力は小さいが、図4(B)からわかるように貫通電流はノーマルモードに比べて半分程度と小さい。
【0014】
この発明の第2実施例に係る増幅回路を図5に示す。なお、図5において、図1と同一部分には同一符号を付してその説明を省略する。以下、この発明の第2実施例を図5を参照しつつ説明する。
前述した第1の実施例では、第1の出力部10および第2の出力部20には共通の信号が入力されていた。すなわち、第1差動増幅器1の出力信号は第1のPMOSトランジスタ3のゲートおよび第1の3端子スイッチ5に入力され、第2差動増幅器2の出力信号は第1のNMOSトランジスタ4のゲートおよび第2の3端子スイッチ6に入力されていた。このような構成にすると、第1および第2の3端子スイッチ5、6のスイッチ動作時のノイズが第1の出力部10の入力端子に直接伝播し、ポップノイズが発生する。
【0015】
そこで、この発明の第2実施例の増幅回路においては、第1差動増幅器1の出力信号は第1のPMOSトランジスタ3のゲートに直接入力されるとともに、第1の3端子スイッチ5には第1のバッファ51を介してその出力信号が入力される。同様に、第2差動増幅器2の出力信号は第1のNMOSトランジスタ4のゲートに直接入力されるとともに、第2の3端子スイッチ6には第2のバッファ52を介してその出力信号が入力される。
【0016】
図6(A)および図6(B)は、それぞれ制御信号HALFおよび出力信号のシミュレーションを示す図である。
図6(A)に示すように、制御信号HALFがカレントリトルモードからノーマルモードに切り替わる時点でポップノイズが発生する。このとき、第1の実施例の回路においては図6(B)に示すように、約193mVppのノイズが発生している。いっぽう、第2の実施例の回路においては、図6(B)に示すように、約25mVppのノイズが発生しており、第1の実施例の回路に比べて、ポップノイズが約1/8レベルに抑えられたことがわかる。
【0017】
この発明の第3実施例に係る増幅回路を図7に示す。なお、図7において、図1と同一部分には同一符号を付してその説明を省略する。以下、この発明の第3実施例を図7を参照しつつ説明する。
前述の第2の実施例では、ポップノイズを削減することができた。しかしながら、第1および第2の出力回路10、20の間に第1および第2のバッファ51、52を設けたため、第1および第2の出力回路10、20の入力信号には信号遅延が生じることとなる。このような信号遅延が存在する場合、信号遅延の差の正弦項に比例した出力電流の減少が観察される。このことは、増幅回路の出力振幅を狭くすることにつながり、出力全高調波歪(Total Harmonic Distortion: THD)特性の劣化を招くことになる。したがって、この発明の第3の実施例においては、第1および第2の出力回路10、20の入力信号を共通化させずに、信号遅延を減少させる回路を提供する。
【0018】
この発明の第3実施例に係る増幅回路は、第1および第2の駆動回路71、72を有している。第1の駆動回路71は、第1の差動増幅器1に加えて、第3の差動増幅器73を有している。ここで、第1の増幅器1は第1の出力回路10(第1のPMOSトランジスタ3のゲート)のみに信号を出力している。一方、第3の差動増幅器73は、第1の差動増幅器1と同様に電源VDDおよび接地GND間に形成されており、参照信号VREFと第1の入力信号IN_Aが入力される。第3の差動増幅器73は、第2の出力回路20(第1の3端子スイッチ5)のみに信号を出力している。
また、第2の駆動回路72は、第2の差動増幅器2に加えて、第4の差動増幅器74を有している。ここで、第2の増幅器2は第1の出力回路10(第1のNMOSトランジスタ4のゲート)のみに信号を出力している。一方、第4の差動増幅器74は、第2の差動増幅器2と同様に電源VDDおよび接地GND間に形成されており、参照信号VREFと第2の入力信号IN_Bが入力される。第4の差動増幅器74は、第2の出力回路20(第2の3端子スイッチ6)のみに信号を出力している。
【0019】
以上説明したように、この発明の第3実施例に係る増幅回路は、第1および第2の出力回路10、20への入力信号を共通化させずに、かつその入力信号の信号遅延を減少させているため、ポップノイズ削減に加えて、出力THD特性の劣化を招くことを防止している。
【0020】
この発明の第4実施例に係る増幅回路を図8に示す。なお、図8において、図7と同一部分には同一符号を付してその説明を省略する。以下、この発明の第4実施例を図8を参照しつつ説明する。
上述の第3の実施例では、第1および第2の出力回路10、20への入力信号を共通化させずに、信号遅延を減少させると説明した。しかしながら、実際に第2の出力回路20の第2のPMOSトランジスタ7および第2のNMOSトランジスタ8のゲートには、第1および第2の3端子スイッチ5、6を介して入力信号が入力されている。すなわち、図2および図3から理解できるように、入力信号は第4のPMOSトランジスタ22または第4のNMOSトランジスタ32を介して第2のPMOSトランジスタ7および第2のNMOSトランジスタ8のゲートに入力されている。
【0021】
そこで、この発明の第4実施例に係る増幅回路においては、第1および第2の差動増幅器1、2の出力をそれぞれ第1および第2のダミースイッチ81、82を介して、第1および第2の出力回路10、20に接続している。第1および第2のダミースイッチ81、82の回路構成は、図9(A)および図9(B)に示してある。すなわち、第1のダミースイッチ81は、ゲートが電源VDDに接続され、バックゲートが接地GNDに接続されたNMOSトランジスタで構成され、第2のダミースイッチ82は、ゲートが接地GNDに接続され、バックゲートが電源VDDに接続されたPMOSトランジスタで構成されており、それぞれは通常状態でON状態になっている。
以上のように、この発明の第4実施例に係る増幅回路では、より入力信号の信号遅延を減少させることができる。
【0022】
【発明の効果】
以上詳細に説明したように、この発明の増幅回路においては、出力振幅を確保しつつ貫通電流を削減することができる。
【図面の簡単な説明】
【図1】この発明の第1の実施例に係る増幅回路の回路図
【図2】第1の3端子スイッチ5の具体的回路図
【図3】第2の3端子スイッチ6の具体的回路図
【図4】第1の実施例における貫通電流の量および制御信号HALFをシミュレーションした図
【図5】この発明の第2の実施例に係る増幅回路の回路図
【図6】第2の実施例における制御信号HALFおよび出力信号をシミュレーションした図
【図7】この発明の第3の実施例に係る増幅回路の回路図
【図8】この発明の第4の実施例に係る増幅回路の回路図
【図9】第1および第2のダミースイッチ81、82の回路図
【符号の説明】
1、2 差動増幅器
3、7 PMOSトランジスタ
4、8 NMOSトランジスタ
5、6 3端子スイッチ
Claims (8)
- 入力信号を増幅して出力する増幅回路において、
前記入力信号を増幅して出力する増幅器と、
この増幅器の出力に応答して信号を出力する第1の出力回路と、
前記増幅器の出力に応答して信号を出力する第2の出力回路で、前記増幅回路の出力とこの第2の出力回路をイネーブルにする信号とを制御信号によって切り替えるスイッチを有することを特徴とする増幅回路。 - 前記増幅器は第1および第2の増幅器からなる特許請求の範囲第1項記載の増幅回路。
- 前記第1出力回路は、NMOSトランジスタとPMOSトランジスタから構成される特許請求の範囲第1項記載の増幅回路。
- 前記第2出力回路は、NMOSトランジスタとPMOSトランジスタから構成される特許請求の範囲第1項記載の増幅回路。
- 前記スイッチは、3端子スイッチである特許請求の範囲第1項記載の増幅回路。
- 前記増幅器の出力は、バッファを介して前記第2出力回路に入力される特許請求の範囲第1項記載の増幅回路。
- 前記増幅器は前記第1出力回路専用の第1の増幅器と、前記第2出力回路専用の第2の増幅器とからなる特許請求の範囲第1項記載の増幅回路。
- 前記第1の増幅器はダミースイッチを介して前記第1出力回路に接続される特許請求の範囲第1項記載の増幅回路。
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- 2003-05-16 JP JP2003139183A patent/JP2004343540A/ja active Pending
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