JP2004342926A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2004342926A JP2004342926A JP2003139271A JP2003139271A JP2004342926A JP 2004342926 A JP2004342926 A JP 2004342926A JP 2003139271 A JP2003139271 A JP 2003139271A JP 2003139271 A JP2003139271 A JP 2003139271A JP 2004342926 A JP2004342926 A JP 2004342926A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- length
- source
- semiconductor memory
- impurity diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/12—Digital output to print unit, e.g. line printer, chain printer
- G06F3/1201—Dedicated interfaces to print systems
- G06F3/1278—Dedicated interfaces to print systems specifically adapted to adopt a particular infrastructure
- G06F3/1284—Local printer device
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】ビット線容量を低下可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、並列接続されたキャパシタとセルトランジスタとを有するユニットが複数個直列に接続されたセルブロックと、セルブロックの端部と接続された選択トランジスタとを有する。第１不純物拡散層ＳＤａは、半導体基板の表面に第１方向に沿って相互に離間して形成され、第１面積を有する。第２不純物拡散層ＳＤｂは、端部の第１不純物拡散層と離間して半導体基板の表面に形成され、第２面積を有する。第１ゲート電極ＷＬは、第１不純物拡散層の相互間の半導体基板上にゲート絶縁膜を介して第２方向に沿って配設される。第２ゲート電極ＢＳは、端部の第１不純物拡散層と第２不純物拡散層の間の半導体基板上にゲート絶縁膜を介して第２方向に沿って配設される。コンタクトＢＣは、ビット線と第２不純物拡散層とを電気的に接続する。
【選択図】 図１
【解決手段】半導体記憶装置は、並列接続されたキャパシタとセルトランジスタとを有するユニットが複数個直列に接続されたセルブロックと、セルブロックの端部と接続された選択トランジスタとを有する。第１不純物拡散層ＳＤａは、半導体基板の表面に第１方向に沿って相互に離間して形成され、第１面積を有する。第２不純物拡散層ＳＤｂは、端部の第１不純物拡散層と離間して半導体基板の表面に形成され、第２面積を有する。第１ゲート電極ＷＬは、第１不純物拡散層の相互間の半導体基板上にゲート絶縁膜を介して第２方向に沿って配設される。第２ゲート電極ＢＳは、端部の第１不純物拡散層と第２不純物拡散層の間の半導体基板上にゲート絶縁膜を介して第２方向に沿って配設される。コンタクトＢＣは、ビット線と第２不純物拡散層とを電気的に接続する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、例えばメモリセルに強誘電体材料を用いた半導体記憶装置に関する。
【０００２】
【従来の技術】
図８、図９は、メモリセルに強誘電体を用いた半導体記憶装置（以下、強誘電体メモリ）の回路図、断面図をそれぞれ示している。図８、図９に示すように、セルトランジスタＴのソースおよびドレイン端子を強誘電体キャパシタＣの両端に接続したものをユニットセルＵとし、複数のユニットセルＵが直列に接続されている。複数のユニットセルＵによりセルブロックＣＢが構成され、セルブロックＣＢは選択トランジスタＳＴを介してビット線ＢＬに接続される。このような構造の強誘電体メモリは、ＴＣ並列ユニット直列接続型強誘電体メモリと呼ばれる。セルブロックＣＢのうちで、選択トランジスタＳＴと反対側の端部のユニットセルＵと接続された配線はプレート線ＰＬと呼ばれる。
【０００３】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【０００４】
【特許文献１】
特開平１０−２５５４８３号公報
【０００５】
【特許文献２】
特開平８−３６８８８号公報
【０００６】
【発明が解決しようとする課題】
図１０は、強誘電体メモリのデータ読み出し電圧とビット線容量との関係を示している。図１０に示すように、ビット線容量を最適化することにより最大の読み出し電圧を得られる。しかしながら、現在、実際に作製されている強誘電体メモリでは、ビット線容量が最適値より大きいため、読み出し電圧は最大値より小さい値となっている。このため、読み出しデータがノイズ等に影響される可能性が高くなる。
【０００７】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、ビット線容量を低下可能な半導体記憶装置を提供しようとするものである。
【０００８】
【課題を解決するための手段】
本発明の第１の視点による半導体記憶装置は、強誘電体キャパシタと前記強誘電体キャパシタに並列に接続されたセルトランジスタとを有するユニットが複数個直列に接続されたセルブロックと、前記セルブロックの端部と接続された選択トランジスタと、を有する半導体記憶装置であって、半導体基板と、前記半導体基板の表面に第１方向に沿って相互に離間して形成され、且つ第１面積を有し、且つ前記セルトランジスタのソース／ドレイン拡散層を構成する、複数の第１不純物拡散層と、前記半導体基板の表面に、端部の前記第１不純物拡散層と離間して形成され、且つ第２面積を有し、且つ前記選択トランジスタのソース／ドレイン拡散層の一方を構成する、第２不純物拡散層と、前記複数の第１不純物拡散層の相互間の前記半導体基板上にゲート絶縁膜を介して第２方向に沿って配設され、且つ前記セルトランジスタのゲートを構成する、複数の第１ゲート電極と、前記端部の前記第１不純物拡散層と前記第２不純物拡散層の間の前記半導体基板上にゲート絶縁膜を介して第２方向に沿って配設され、且つ前記選択トランジスタのゲートを構成する、第２ゲート電極と、ビット線と前記第２不純物拡散層とを電気的に接続するコンタクトと、を具備することを特徴とする。
【０００９】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００１０】
【発明の実施の形態】
本発明者等は、本発明の開発の過程において、図８、９を参照して述べたような強誘電体メモリにおいてビット線容量を減少させる方法について研究した。その結果、本発明者等は、以下に述べるような知見を得た。
【００１１】
ビット線容量が増大する原因の１つとして、選択トランジスタＳＴの寄生容量が挙げられる。図８に示すようなセルブロックＣＢは、ビット線ＢＬに複数個接続されており、したがって、ビット線ＢＬと接続された選択トランジスタＳＴも複数個存在する。よって、各選択トランジスタＳＴの寄生容量を減ずることにより、ビット線ＢＬの寄生容量を大きく低下させることが可能である。
【００１２】
選択トランジスタＳＴの寄生容量として、図９のソース／ドレイン拡散層ＳＤと基板ｓｕｂとの間の接合容量、およびソース／ドレイン拡散層ＳＤとゲート電極ＢＳとの間のゲート酸化膜に形成される容量が存在する。ソース／ドレイン拡散層ＳＤの面積を小さくすることにより、これら容量を減少させることができる。
【００１３】
図１１は、図８、図９の強誘電体メモリの平面構造の一部を示している。ソース／ドレイン拡散層ＳＤの幅Ｗｔｒを小さくすることにより、選択トランジスタＳＴのソース／ドレイン拡散層ＳＤの面積を小さくすることができる。しかしながら、この方法によると、同時にセルトランジスタＴのソース／ドレイン拡散層ＳＤの幅も小さくなってしまう。この結果、各セルトランジスタＴの抵抗値が増大し、プレート線ＰＬとビット線ＢＬとの間の抵抗値は大幅に増大する。抵抗値の増大により、データの読み出しおよび書き込み速度が著しく低下する。
【００１４】
以下に、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１５】
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体記憶装置の平面構造を概略的に示している。図２は、図１のＩＩ−ＩＩ線に沿った断面構造を概略的に示している。図１において、図の簡略化のため、一部の要素は省略されている。
【００１６】
図１、図２に示すように、半導体基板ｓｕｂの表面に、複数のソース／ドレイン拡散層ＳＤａ（第１不純物拡散層）が形成される。ソース／ドレイン拡散層ＳＤａは相互に離間し、第１方向（図１の横方向）に沿って形成される。ソース／ドレイン拡散層ＳＤａは、第１方向において第１長さＬ１を有し、後述するゲート電極の延在方向（第２方向）において第３長さＬ３を有する。また、ソース／ドレイン拡散層ＳＤａは、第１面積を有する。
【００１７】
半導体基板ｓｕｂの表面にソース／ドレイン拡散層ＳＤｂ（第２不純物拡散層）が形成される。ソース／ドレイン拡散層ＳＤｂは、端部のソース／ドレイン拡散層ＳＤａと離間した位置に形成され、その一端がソース／ドレイン拡散層ＳＤａと対向する。ソース／ドレイン拡散層ＳＤｂは、第１方向において第１長さより小さい第２長さＬ２を有し、第２方向において、ソース／ドレイン拡散層ＳＤａと同じ第３長さＬ３を有する。また、ソース／ドレイン拡散層ＳＤｂは、第２面積を有する。
【００１８】
ソース／ドレイン拡散層ＳＤｂの他端には、複数のソース／ドレイン拡散層ＳＤａが、第１方向に沿って相互に離間して形成される。これら、第１方向に沿って順次形成された複数のソース／ドレイン拡散層ＳＤａ、ＳＤｂからなる構造が、第２方向において相互に離間して複数個設けられる。
【００１９】
ソース／ドレイン拡散層ＳＤａの相互間の半導体基板ｓｕｂ上には、ゲート絶縁膜（図示せぬ）を介してゲート電極ＷＬ（第１ゲート電極）が設けられる。ゲート電極ＷＬは、第２方向に延在する。ゲート電極ＷＬと、このゲート電極ＷＬの両側のソース／ドレイン拡散層ＳＤａと、によりセルトランジスタＴが構成される。
【００２０】
各セルトランジスタＴの一方のソース／ドレイン拡散層ＳＤａは、コンタクトＰ１を介して配線層Ｍ１と接続されている。配線層Ｍ１は、強誘電体キャパシタＣと接続されている。強誘電体キャパシタＣは、強誘電体膜と、この強誘電体膜を挟む上部（第１）電極、下部（第２）電極から構成され、上部電極が配線層Ｍ１と接続される。下部電極は、配線層Ｍ２と接続される。配線層Ｍ２は、コンタクトＰ２を介して、セルトランジスタＴのもう一方のソース／ドレイン拡散層ＳＤａと接続される。セルトランジスタＴと強誘電体キャパシタＣとが並列に接続されたユニットセルＵが、図８に示すように複数個直列接続され、セルブロックＣＢが構成される。
【００２１】
ソース／ドレイン拡散層ＳＤａと、ソース／ドレイン拡散層ＳＤｂとの間の半導体基板ｓｕｂ上には、ゲート絶縁膜（図示せぬ）を介してゲート電極ＢＳ（第２ゲート電極）が設けられる。ゲート電極ＢＳは、第２方向に延在する。このゲート電極ＢＳと、ゲート電極ＢＳの両側のソース／ドレイン拡散層ＳＤａ、ＳＤｂとにより、選択トランジスタＳＴが構成される。
【００２２】
ソース／ドレイン拡散層ＳＤｂは、ビット線コンタクトＢＣを介してビット線ＢＬと接続される。ビット線ＢＬは、ユニットセルＵの上方で第１方向に延在する。
【００２３】
本発明の第１実施形態に係る半導体記憶装置によれば、選択トランジスタＳＴを構成し、且つビット線コンタクトＢＣと接続されるソース／ドレイン拡散層ＳＤｂが、セルトランジスタＴを構成するソース／ドレイン拡散層ＳＤａより小さい面積を有する。このため、ソース／ドレイン拡散層ＳＤｂと半導体基板ｓｕｂとの境界部の面積が減少し、この部分での寄生容量が減少する。したがって、選択トランジスタＳＴと接続されたビット線ＢＬの容量が減少する。この結果、読み出し電圧が、図１０の最適値に近づき、データの読み出しの誤差、ノイズによる影響を低下できる。
【００２４】
また、第１実施形態に係る半導体記憶装置によれば、セルトランジスタＴを構成するソース／ドレイン拡散層ＳＤａの面積を減少させずに、選択トランジスタＳＴを構成するソース／ドレイン拡散層ＳＤｂの面積を減少させている。このため、セルトランジスタＴの抵抗値を増加させることなく、ビット線ＢＬの容量を低下することが可能である。すなわち、データの読み出しおよび書き込みスピードを低下させることなく、読み出し電圧を増加させることができる。
【００２５】
なお、ソース／ドレイン拡散層ＳＤｂの面積が減少することにより、選択トランジスタＳＴの抵抗値も若干増加する。しかしながら、選択トランジスタＳＴの反対の端部の配線（プレート線ＰＬ）からビット線ＢＬまでの抵抗値は、セルトランジスタＴの抵抗値によりほぼ決定される。すなわち、選択トランジスタＳＴの抵抗値が多少増加したとしても、プレート線ＰＬからビット線ＢＬまでの抵抗値に大きな影響は無い。
【００２６】
（第２実施形態）
第２実施形態では、ソース／ドレイン拡散層ＳＤｂの第２方向の長さを小さくすることにより、ソース／ドレイン拡散層ＳＤｂの面積を減少させている。
【００２７】
図３は、本発明の第２実施形態に係る半導体記憶装置の平面構造を概略的に示している。図３において、図１と同様に、ソース／ドレイン拡散層ＳＤａ、ＳＤｂ、ゲート電極ＷＬ、ＢＳ、ビット線コンタクトＢＣ、ビット線ＢＬのみが示されている。断面構造については、図２のソース／ドレイン拡散層ＳＤｂが、ソース／ドレイン拡散層ＳＤａと同じ幅を有した構造と同じである。換言すれば、図９と同じ構造である。
【００２８】
図３に示すように、ソース／ドレイン拡散層ＳＤｂは、ビット線コンタクトＢＣと接続される第１部分ＳＤｂ１（第１領域）と、ゲート電極ＢＳ近傍において第２方向に延在する第２部分ＳＤｂ２（第２領域）とを有する。第１部分ＳＤｂ１は、第２方向において、第１長さより短い第４長さＬ４を有する。第２部分ＳＤｂ２は、第２方向において、第３長さＬ３を有する。
【００２９】
第４長さＬ４は、小さければ小さいほど、ソース／ドレイン拡散層ＳＤｂの面積は減少する。しかしながら、あまりに小さ過ぎると、ビット線コンタクトＢＣ用のコンタクトホールを形成する際に、マスクの位置ずれによりコンタクトホールが第１部分ＳＤｂ１上に形成されない場合が生じる。一方で、ビット線コンタクトＢＣの全体が、第１部分ＳＤｂ１上に位置しなければならないわけではない。このため、肝要なことは、長さＬ４の値として、ビット線コンタクトＢＣと第１部分ＳＤｂ１とが適切に電気的に接続される範囲で最小値を選択することである。
【００３０】
また、第１部分ＳＤｂ１がソース／ドレイン拡散層ＳＤｂを占める割合が大きければ大きいほど、ソース／ドレイン拡散層ＳＤｂの面積が減少する。この結果、後述する効果がより高まる。
【００３１】
本発明の第２実施形態に係る半導体記憶装置によれば、第１実施形態と同様に、ソース／ドレイン拡散層ＳＤｂの面積が、ソース／ドレイン拡散層ＳＤａより小さい面積を有する。このため、第１実施形態と同様の効果を得られる。
【００３２】
また、第１実施形態と同様に、選択トランジスタＳＴの抵抗値が増加したとしても、プレート線からビット線ＢＬまでの抵抗値に大きな影響は無い。
【００３３】
なお、第１実施形態のように、ソース／ドレイン拡散層ＳＤｂの第１方向における長さを、第２長さＬ２とすることもできる。この結果、ソース／ドレイン拡散層ＳＤｂの面積がさらに減少し、上記効果がさらに高まる。
【００３４】
（第３実施形態）
第３実施形態では、ソース／ドレイン拡散層ＳＤａ、ＳＤｂがゲート電極ＢＳと対向する部分の面積が、セルトランジスタＴのそれより小さい構成を有する。
【００３５】
図４は、本発明の第３実施形態に係る半導体記憶装置の平面構造を概略的に示している。図４において、図１と同様に、ソース／ドレイン拡散層ＳＤａ、ＳＤｂ、ゲート電極ＷＬ、ＢＳ、ビット線コンタクトＢＣ、ビット線ＢＬのみが示されている。断面構造については、図９と同じである。
【００３６】
図４に示すように、ソース／ドレイン拡散層ＳＤｂは、第２方向において、第４長さＬ４を有する。ソース／ドレイン拡散層ＳＤｂの両端は、ゲート電極ＢＳに達する。
【００３７】
端部のセルトランジスタＴのソース／ドレイン拡散層（選択トランジスタＳＴとセルトランジスタＴとにより共有されるソース／ドレイン拡散層）ＳＤａは、第１部分ＳＤａ１と第２部分ＳＤａ２とを有する。第１部分ＳＤａ１はゲート電極ＷＬ側に位置する。第２部分ＳＤａ２（第３領域）はゲート電極ＢＳ側に位置し、ゲート電極ＢＳに達する。
【００３８】
第１部分ＳＤａ１は、第２方向において、他のセルトランジスタＴのソース／ドレイン拡散層ＳＤａと同じ第３長さＬ３を有する。第２部分ＳＤａ２は第２方向において、第３長さより小さい第５長さＬ５を有する。第５長さＬ５は、例えば選択トランジスタＳＴのソース／ドレイン拡散層ＳＤｂと同じ第４長さＬ４とすることができる。
【００３９】
本発明の第３実施形態に係る半導体記憶装置によれば、第１実施形態と同様に、ソース／ドレイン拡散層ＳＤｂの面積が、ソース／ドレイン拡散層ＳＤａより小さい面積を有する。このため、第１実施形態と同様の効果を得られる。
【００４０】
また、第３実施形態に係る半導体記憶装置によれば、ソース／ドレイン拡散層ＳＤｂは、第２方向において第４長さを有し、ソース／ドレイン拡散層ＳＤａの第２部分ＳＤａ２は、第２方向において、第５長さＬ５を有する。そして、第４長さＬ４、第５長さＬ５は、セルトランジスタＴの第３長さＬ３より小さい。換言すれば、選択トランジスタＳＴのソース／ドレイン拡散層（ソース／ドレイン拡散層ＳＤｂ）がゲート電極ＢＳと対向する面積が、セルトランジスタＴのそれより小さい。このため、選択トランジスタＳＴにおいて、ソース／ドレイン拡散層ＳＤｂとゲート電極ＢＳとの間の寄生容量を低下することができる。よって、ビット線ＢＬの容量を低下することができる。
【００４１】
また、第１実施形態と同様に、選択トランジスタＳＴの抵抗値が増加したとしても、プレート線ＰＬからビット線ＢＬまでの抵抗値に大きな影響は無い。
【００４２】
なお、第１実施形態のように、ソース／ドレイン拡散層ＳＤｂの第１方向における長さを、第２長さＬ２とすることもできる。この結果、ソース／ドレイン拡散層ＳＤｂの面積がさらに減少し、第１実施形態に記載した効果がさらに高まる。
【００４３】
（第４実施形態）
第４実施形態は、第３実施形態の構成に加え、選択トランジスタＳＴのチャネル領域に形成された不純物領域を有する。
【００４４】
図５は、本発明の第４実施形態に係る半導体記憶装置の平面構造を概略的に示している。図５において、図１と同様に、ソース／ドレイン拡散層ＳＤａ、ＳＤｂ、ゲート電極ＷＬ、ＷＳ、ビット線コンタクトＢＣ、ビット線ＢＬのみが示されている。断面構造については、図９と同じである。
【００４５】
図５に示すように、ソース／ドレイン拡散層ＳＤａの第２部分ＳＤａ２、およびソース／ドレイン拡散層ＳＤｂ、の近傍の半導体基板ｓｕｂの表面に不純物領域ＩＲが形成される。不純物領域ＩＲは、少なくとも、選択トランジスタＳＴのチャネル領域に形成されていれば良い。換言すれば、ソース／ドレイン拡散層ＳＤａの第２部分ＳＤａ２とソース／ドレイン拡散層ＳＤｂとの間の半導体基板ｓｕｂ表面に形成される。不純物領域ＩＲは、例えば、ゲート電極ＷＬ、ＢＳの形成前に、半導体基板ｓｕｂの表面にイオン注入を行うことにより形成される。不純物領域ＩＲに注入されるイオンとして、選択トランジスタＳＴの閾値電圧を低下させる機能を有する、ヒ素、リン、アンチモン等が用いられる。選択トランジスタＳＴの閾値電圧を低下させることは、従来と同様の電圧を印加した際に、選択トランジスタＳＴを流れる電流の量を増加させることを意味する。
【００４６】
本発明の第４実施形態に係る半導体記憶装置によれば、第３実施形態と同様の効果を得られる。さらに、第４実施形態に係る半導体記憶装置によれば、ソース／ドレイン拡散層ＳＤａの第２部分ＳＤａ２とソース／ドレイン拡散層ＳＤｂとの間の半導体基板ｓｕｂ表面に不純物領域ＩＲが形成される。この結果、選択トランジスタＳＴの閾値電圧が低下する。閾値電圧の低下により、従来と同様の電圧をゲート電極ＢＳに印加した場合に選択トランジスタＳＴを流れる電流量が増加する。よって、選択トランジスタＳＴの抵抗値が増大したことにより電流量が減少した分が相殺され、この結果、データの読み出しおよび書き込みスピードの低下を防ぐことができる。
【００４７】
なお、第１実施形態のように、ソース／ドレイン拡散層ＳＤｂの第１方向における長さを、第２長さＬ２とすることもできる。この結果、ソース／ドレイン拡散層ＳＤｂの面積がさらに減少し、第１実施形態に記載した効果がさらに高まる。
【００４８】
（第５実施形態）
第５実施形態は、選択トランジスタＳＴのゲート電極ＢＳに、セルトランジスタＴのゲート電極ＷＬに印加される電圧より大きい電圧が印加される。
【００４９】
図６は、本発明の第５実施形態に係る半導体記憶装置を概略的に示している。図６は、第３実施形態（図４）の構成に加え、ゲート電極ＷＬに電圧を供給する制御部ＣＯＮＴ１、およびＢＳに電圧を供給する制御部ＣＯＮＴ２を有する。従来、セルトランジスタＴおよび選択トランジスタＳＴには、同じオン電圧が印加される。これに対して、第５実施形態では、図７に示すように、選択トランジスタＳＴには、セルトランジスタＴに印加される電圧より大きい電圧が印加される。
【００５０】
本発明の第５実施形態に係る半導体記憶装置によれば、第３実施形態と同様の効果を得られる。さらに、第５実施形態に係る半導体記憶装置によれば、選択トランジスタＳＴには、セルトランジスタＴより大きいオン電圧が印加される。このため、選択トランジスタＳＴには、セルトランジスタＴと同じオン電圧を印加した場合より大きな電流が流れる。よって、選択トランジスタＳＴの抵抗値が増大したことにより電流量が減少した分が相殺され、この結果、データの読み出しおよび書き込みスピードの低下を防ぐことができる。
【００５１】
なお、第１実施形態のように、ソース／ドレイン拡散層ＳＤｂの第１方向における長さを、第２長さＬ２とすることもできる。この結果、ソース／ドレイン拡散層ＳＤｂの面積がさらに減少し、第１実施形態に記載した効果がさらに高まる。
【００５２】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００５３】
【発明の効果】
以上、詳述したように本発明によれば、ビット線の寄生容量を低下可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体記憶装置の平面構造を概略的に示す図。
【図２】図１のＩＩ−ＩＩ線に沿った断面構造を概略的に示す図。
【図３】本発明の第２実施形態に係る半導体記憶装置の平面構造を概略的に示す図。
【図４】本発明の第３実施形態に係る半導体記憶装置の平面構造を概略的に示す図。
【図５】本発明の第４実施形態に係る半導体記憶装置の平面構造を概略的に示す図。
【図６】本発明の第５実施形態に係る半導体記憶装置を概略的に示す図。
【図７】ゲート電極に印加される電圧を示す図。
【図８】半導体記憶装置の回路図。
【図９】従来の半導体記憶装置の断面構造を示す図。
【図１０】強誘電体メモリのデータ読み出し電圧とビット線容量との関係を示す図。
【図１１】従来の半導体記憶装置の平面構造を示す図。
【符号の説明】
ｓｕｂ…半導体基板、ＳＤａ、ＳＤｂ…ソース／ドレイン拡散層、ＷＬ、ＢＳ…ゲート電極、Ｔ…セルトランジスタ、Ｐ１、Ｐ２…コンタクト、Ｍ１、Ｍ２…配線層、Ｃ…強誘電体キャパシタ、ＳＴ…選択トランジスタ、ＢＬ…ビット線、ＢＣ…ビット線コンタクト、Ｌ１…第１長さ、Ｌ２…第２長さ、Ｌ３…第３長さ、Ｌ４…第４長さ、ＳＤａ１、ＳＤｂ１…第１部分、ＳＤａ２、ＳＤｂ２…第２部分、ＩＲ…不純物領域、ＣＯＮＴ１、ＣＯＮＴ２…制御部。
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、例えばメモリセルに強誘電体材料を用いた半導体記憶装置に関する。
【０００２】
【従来の技術】
図８、図９は、メモリセルに強誘電体を用いた半導体記憶装置（以下、強誘電体メモリ）の回路図、断面図をそれぞれ示している。図８、図９に示すように、セルトランジスタＴのソースおよびドレイン端子を強誘電体キャパシタＣの両端に接続したものをユニットセルＵとし、複数のユニットセルＵが直列に接続されている。複数のユニットセルＵによりセルブロックＣＢが構成され、セルブロックＣＢは選択トランジスタＳＴを介してビット線ＢＬに接続される。このような構造の強誘電体メモリは、ＴＣ並列ユニット直列接続型強誘電体メモリと呼ばれる。セルブロックＣＢのうちで、選択トランジスタＳＴと反対側の端部のユニットセルＵと接続された配線はプレート線ＰＬと呼ばれる。
【０００３】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【０００４】
【特許文献１】
特開平１０−２５５４８３号公報
【０００５】
【特許文献２】
特開平８−３６８８８号公報
【０００６】
【発明が解決しようとする課題】
図１０は、強誘電体メモリのデータ読み出し電圧とビット線容量との関係を示している。図１０に示すように、ビット線容量を最適化することにより最大の読み出し電圧を得られる。しかしながら、現在、実際に作製されている強誘電体メモリでは、ビット線容量が最適値より大きいため、読み出し電圧は最大値より小さい値となっている。このため、読み出しデータがノイズ等に影響される可能性が高くなる。
【０００７】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、ビット線容量を低下可能な半導体記憶装置を提供しようとするものである。
【０００８】
【課題を解決するための手段】
本発明の第１の視点による半導体記憶装置は、強誘電体キャパシタと前記強誘電体キャパシタに並列に接続されたセルトランジスタとを有するユニットが複数個直列に接続されたセルブロックと、前記セルブロックの端部と接続された選択トランジスタと、を有する半導体記憶装置であって、半導体基板と、前記半導体基板の表面に第１方向に沿って相互に離間して形成され、且つ第１面積を有し、且つ前記セルトランジスタのソース／ドレイン拡散層を構成する、複数の第１不純物拡散層と、前記半導体基板の表面に、端部の前記第１不純物拡散層と離間して形成され、且つ第２面積を有し、且つ前記選択トランジスタのソース／ドレイン拡散層の一方を構成する、第２不純物拡散層と、前記複数の第１不純物拡散層の相互間の前記半導体基板上にゲート絶縁膜を介して第２方向に沿って配設され、且つ前記セルトランジスタのゲートを構成する、複数の第１ゲート電極と、前記端部の前記第１不純物拡散層と前記第２不純物拡散層の間の前記半導体基板上にゲート絶縁膜を介して第２方向に沿って配設され、且つ前記選択トランジスタのゲートを構成する、第２ゲート電極と、ビット線と前記第２不純物拡散層とを電気的に接続するコンタクトと、を具備することを特徴とする。
【０００９】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００１０】
【発明の実施の形態】
本発明者等は、本発明の開発の過程において、図８、９を参照して述べたような強誘電体メモリにおいてビット線容量を減少させる方法について研究した。その結果、本発明者等は、以下に述べるような知見を得た。
【００１１】
ビット線容量が増大する原因の１つとして、選択トランジスタＳＴの寄生容量が挙げられる。図８に示すようなセルブロックＣＢは、ビット線ＢＬに複数個接続されており、したがって、ビット線ＢＬと接続された選択トランジスタＳＴも複数個存在する。よって、各選択トランジスタＳＴの寄生容量を減ずることにより、ビット線ＢＬの寄生容量を大きく低下させることが可能である。
【００１２】
選択トランジスタＳＴの寄生容量として、図９のソース／ドレイン拡散層ＳＤと基板ｓｕｂとの間の接合容量、およびソース／ドレイン拡散層ＳＤとゲート電極ＢＳとの間のゲート酸化膜に形成される容量が存在する。ソース／ドレイン拡散層ＳＤの面積を小さくすることにより、これら容量を減少させることができる。
【００１３】
図１１は、図８、図９の強誘電体メモリの平面構造の一部を示している。ソース／ドレイン拡散層ＳＤの幅Ｗｔｒを小さくすることにより、選択トランジスタＳＴのソース／ドレイン拡散層ＳＤの面積を小さくすることができる。しかしながら、この方法によると、同時にセルトランジスタＴのソース／ドレイン拡散層ＳＤの幅も小さくなってしまう。この結果、各セルトランジスタＴの抵抗値が増大し、プレート線ＰＬとビット線ＢＬとの間の抵抗値は大幅に増大する。抵抗値の増大により、データの読み出しおよび書き込み速度が著しく低下する。
【００１４】
以下に、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１５】
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体記憶装置の平面構造を概略的に示している。図２は、図１のＩＩ−ＩＩ線に沿った断面構造を概略的に示している。図１において、図の簡略化のため、一部の要素は省略されている。
【００１６】
図１、図２に示すように、半導体基板ｓｕｂの表面に、複数のソース／ドレイン拡散層ＳＤａ（第１不純物拡散層）が形成される。ソース／ドレイン拡散層ＳＤａは相互に離間し、第１方向（図１の横方向）に沿って形成される。ソース／ドレイン拡散層ＳＤａは、第１方向において第１長さＬ１を有し、後述するゲート電極の延在方向（第２方向）において第３長さＬ３を有する。また、ソース／ドレイン拡散層ＳＤａは、第１面積を有する。
【００１７】
半導体基板ｓｕｂの表面にソース／ドレイン拡散層ＳＤｂ（第２不純物拡散層）が形成される。ソース／ドレイン拡散層ＳＤｂは、端部のソース／ドレイン拡散層ＳＤａと離間した位置に形成され、その一端がソース／ドレイン拡散層ＳＤａと対向する。ソース／ドレイン拡散層ＳＤｂは、第１方向において第１長さより小さい第２長さＬ２を有し、第２方向において、ソース／ドレイン拡散層ＳＤａと同じ第３長さＬ３を有する。また、ソース／ドレイン拡散層ＳＤｂは、第２面積を有する。
【００１８】
ソース／ドレイン拡散層ＳＤｂの他端には、複数のソース／ドレイン拡散層ＳＤａが、第１方向に沿って相互に離間して形成される。これら、第１方向に沿って順次形成された複数のソース／ドレイン拡散層ＳＤａ、ＳＤｂからなる構造が、第２方向において相互に離間して複数個設けられる。
【００１９】
ソース／ドレイン拡散層ＳＤａの相互間の半導体基板ｓｕｂ上には、ゲート絶縁膜（図示せぬ）を介してゲート電極ＷＬ（第１ゲート電極）が設けられる。ゲート電極ＷＬは、第２方向に延在する。ゲート電極ＷＬと、このゲート電極ＷＬの両側のソース／ドレイン拡散層ＳＤａと、によりセルトランジスタＴが構成される。
【００２０】
各セルトランジスタＴの一方のソース／ドレイン拡散層ＳＤａは、コンタクトＰ１を介して配線層Ｍ１と接続されている。配線層Ｍ１は、強誘電体キャパシタＣと接続されている。強誘電体キャパシタＣは、強誘電体膜と、この強誘電体膜を挟む上部（第１）電極、下部（第２）電極から構成され、上部電極が配線層Ｍ１と接続される。下部電極は、配線層Ｍ２と接続される。配線層Ｍ２は、コンタクトＰ２を介して、セルトランジスタＴのもう一方のソース／ドレイン拡散層ＳＤａと接続される。セルトランジスタＴと強誘電体キャパシタＣとが並列に接続されたユニットセルＵが、図８に示すように複数個直列接続され、セルブロックＣＢが構成される。
【００２１】
ソース／ドレイン拡散層ＳＤａと、ソース／ドレイン拡散層ＳＤｂとの間の半導体基板ｓｕｂ上には、ゲート絶縁膜（図示せぬ）を介してゲート電極ＢＳ（第２ゲート電極）が設けられる。ゲート電極ＢＳは、第２方向に延在する。このゲート電極ＢＳと、ゲート電極ＢＳの両側のソース／ドレイン拡散層ＳＤａ、ＳＤｂとにより、選択トランジスタＳＴが構成される。
【００２２】
ソース／ドレイン拡散層ＳＤｂは、ビット線コンタクトＢＣを介してビット線ＢＬと接続される。ビット線ＢＬは、ユニットセルＵの上方で第１方向に延在する。
【００２３】
本発明の第１実施形態に係る半導体記憶装置によれば、選択トランジスタＳＴを構成し、且つビット線コンタクトＢＣと接続されるソース／ドレイン拡散層ＳＤｂが、セルトランジスタＴを構成するソース／ドレイン拡散層ＳＤａより小さい面積を有する。このため、ソース／ドレイン拡散層ＳＤｂと半導体基板ｓｕｂとの境界部の面積が減少し、この部分での寄生容量が減少する。したがって、選択トランジスタＳＴと接続されたビット線ＢＬの容量が減少する。この結果、読み出し電圧が、図１０の最適値に近づき、データの読み出しの誤差、ノイズによる影響を低下できる。
【００２４】
また、第１実施形態に係る半導体記憶装置によれば、セルトランジスタＴを構成するソース／ドレイン拡散層ＳＤａの面積を減少させずに、選択トランジスタＳＴを構成するソース／ドレイン拡散層ＳＤｂの面積を減少させている。このため、セルトランジスタＴの抵抗値を増加させることなく、ビット線ＢＬの容量を低下することが可能である。すなわち、データの読み出しおよび書き込みスピードを低下させることなく、読み出し電圧を増加させることができる。
【００２５】
なお、ソース／ドレイン拡散層ＳＤｂの面積が減少することにより、選択トランジスタＳＴの抵抗値も若干増加する。しかしながら、選択トランジスタＳＴの反対の端部の配線（プレート線ＰＬ）からビット線ＢＬまでの抵抗値は、セルトランジスタＴの抵抗値によりほぼ決定される。すなわち、選択トランジスタＳＴの抵抗値が多少増加したとしても、プレート線ＰＬからビット線ＢＬまでの抵抗値に大きな影響は無い。
【００２６】
（第２実施形態）
第２実施形態では、ソース／ドレイン拡散層ＳＤｂの第２方向の長さを小さくすることにより、ソース／ドレイン拡散層ＳＤｂの面積を減少させている。
【００２７】
図３は、本発明の第２実施形態に係る半導体記憶装置の平面構造を概略的に示している。図３において、図１と同様に、ソース／ドレイン拡散層ＳＤａ、ＳＤｂ、ゲート電極ＷＬ、ＢＳ、ビット線コンタクトＢＣ、ビット線ＢＬのみが示されている。断面構造については、図２のソース／ドレイン拡散層ＳＤｂが、ソース／ドレイン拡散層ＳＤａと同じ幅を有した構造と同じである。換言すれば、図９と同じ構造である。
【００２８】
図３に示すように、ソース／ドレイン拡散層ＳＤｂは、ビット線コンタクトＢＣと接続される第１部分ＳＤｂ１（第１領域）と、ゲート電極ＢＳ近傍において第２方向に延在する第２部分ＳＤｂ２（第２領域）とを有する。第１部分ＳＤｂ１は、第２方向において、第１長さより短い第４長さＬ４を有する。第２部分ＳＤｂ２は、第２方向において、第３長さＬ３を有する。
【００２９】
第４長さＬ４は、小さければ小さいほど、ソース／ドレイン拡散層ＳＤｂの面積は減少する。しかしながら、あまりに小さ過ぎると、ビット線コンタクトＢＣ用のコンタクトホールを形成する際に、マスクの位置ずれによりコンタクトホールが第１部分ＳＤｂ１上に形成されない場合が生じる。一方で、ビット線コンタクトＢＣの全体が、第１部分ＳＤｂ１上に位置しなければならないわけではない。このため、肝要なことは、長さＬ４の値として、ビット線コンタクトＢＣと第１部分ＳＤｂ１とが適切に電気的に接続される範囲で最小値を選択することである。
【００３０】
また、第１部分ＳＤｂ１がソース／ドレイン拡散層ＳＤｂを占める割合が大きければ大きいほど、ソース／ドレイン拡散層ＳＤｂの面積が減少する。この結果、後述する効果がより高まる。
【００３１】
本発明の第２実施形態に係る半導体記憶装置によれば、第１実施形態と同様に、ソース／ドレイン拡散層ＳＤｂの面積が、ソース／ドレイン拡散層ＳＤａより小さい面積を有する。このため、第１実施形態と同様の効果を得られる。
【００３２】
また、第１実施形態と同様に、選択トランジスタＳＴの抵抗値が増加したとしても、プレート線からビット線ＢＬまでの抵抗値に大きな影響は無い。
【００３３】
なお、第１実施形態のように、ソース／ドレイン拡散層ＳＤｂの第１方向における長さを、第２長さＬ２とすることもできる。この結果、ソース／ドレイン拡散層ＳＤｂの面積がさらに減少し、上記効果がさらに高まる。
【００３４】
（第３実施形態）
第３実施形態では、ソース／ドレイン拡散層ＳＤａ、ＳＤｂがゲート電極ＢＳと対向する部分の面積が、セルトランジスタＴのそれより小さい構成を有する。
【００３５】
図４は、本発明の第３実施形態に係る半導体記憶装置の平面構造を概略的に示している。図４において、図１と同様に、ソース／ドレイン拡散層ＳＤａ、ＳＤｂ、ゲート電極ＷＬ、ＢＳ、ビット線コンタクトＢＣ、ビット線ＢＬのみが示されている。断面構造については、図９と同じである。
【００３６】
図４に示すように、ソース／ドレイン拡散層ＳＤｂは、第２方向において、第４長さＬ４を有する。ソース／ドレイン拡散層ＳＤｂの両端は、ゲート電極ＢＳに達する。
【００３７】
端部のセルトランジスタＴのソース／ドレイン拡散層（選択トランジスタＳＴとセルトランジスタＴとにより共有されるソース／ドレイン拡散層）ＳＤａは、第１部分ＳＤａ１と第２部分ＳＤａ２とを有する。第１部分ＳＤａ１はゲート電極ＷＬ側に位置する。第２部分ＳＤａ２（第３領域）はゲート電極ＢＳ側に位置し、ゲート電極ＢＳに達する。
【００３８】
第１部分ＳＤａ１は、第２方向において、他のセルトランジスタＴのソース／ドレイン拡散層ＳＤａと同じ第３長さＬ３を有する。第２部分ＳＤａ２は第２方向において、第３長さより小さい第５長さＬ５を有する。第５長さＬ５は、例えば選択トランジスタＳＴのソース／ドレイン拡散層ＳＤｂと同じ第４長さＬ４とすることができる。
【００３９】
本発明の第３実施形態に係る半導体記憶装置によれば、第１実施形態と同様に、ソース／ドレイン拡散層ＳＤｂの面積が、ソース／ドレイン拡散層ＳＤａより小さい面積を有する。このため、第１実施形態と同様の効果を得られる。
【００４０】
また、第３実施形態に係る半導体記憶装置によれば、ソース／ドレイン拡散層ＳＤｂは、第２方向において第４長さを有し、ソース／ドレイン拡散層ＳＤａの第２部分ＳＤａ２は、第２方向において、第５長さＬ５を有する。そして、第４長さＬ４、第５長さＬ５は、セルトランジスタＴの第３長さＬ３より小さい。換言すれば、選択トランジスタＳＴのソース／ドレイン拡散層（ソース／ドレイン拡散層ＳＤｂ）がゲート電極ＢＳと対向する面積が、セルトランジスタＴのそれより小さい。このため、選択トランジスタＳＴにおいて、ソース／ドレイン拡散層ＳＤｂとゲート電極ＢＳとの間の寄生容量を低下することができる。よって、ビット線ＢＬの容量を低下することができる。
【００４１】
また、第１実施形態と同様に、選択トランジスタＳＴの抵抗値が増加したとしても、プレート線ＰＬからビット線ＢＬまでの抵抗値に大きな影響は無い。
【００４２】
なお、第１実施形態のように、ソース／ドレイン拡散層ＳＤｂの第１方向における長さを、第２長さＬ２とすることもできる。この結果、ソース／ドレイン拡散層ＳＤｂの面積がさらに減少し、第１実施形態に記載した効果がさらに高まる。
【００４３】
（第４実施形態）
第４実施形態は、第３実施形態の構成に加え、選択トランジスタＳＴのチャネル領域に形成された不純物領域を有する。
【００４４】
図５は、本発明の第４実施形態に係る半導体記憶装置の平面構造を概略的に示している。図５において、図１と同様に、ソース／ドレイン拡散層ＳＤａ、ＳＤｂ、ゲート電極ＷＬ、ＷＳ、ビット線コンタクトＢＣ、ビット線ＢＬのみが示されている。断面構造については、図９と同じである。
【００４５】
図５に示すように、ソース／ドレイン拡散層ＳＤａの第２部分ＳＤａ２、およびソース／ドレイン拡散層ＳＤｂ、の近傍の半導体基板ｓｕｂの表面に不純物領域ＩＲが形成される。不純物領域ＩＲは、少なくとも、選択トランジスタＳＴのチャネル領域に形成されていれば良い。換言すれば、ソース／ドレイン拡散層ＳＤａの第２部分ＳＤａ２とソース／ドレイン拡散層ＳＤｂとの間の半導体基板ｓｕｂ表面に形成される。不純物領域ＩＲは、例えば、ゲート電極ＷＬ、ＢＳの形成前に、半導体基板ｓｕｂの表面にイオン注入を行うことにより形成される。不純物領域ＩＲに注入されるイオンとして、選択トランジスタＳＴの閾値電圧を低下させる機能を有する、ヒ素、リン、アンチモン等が用いられる。選択トランジスタＳＴの閾値電圧を低下させることは、従来と同様の電圧を印加した際に、選択トランジスタＳＴを流れる電流の量を増加させることを意味する。
【００４６】
本発明の第４実施形態に係る半導体記憶装置によれば、第３実施形態と同様の効果を得られる。さらに、第４実施形態に係る半導体記憶装置によれば、ソース／ドレイン拡散層ＳＤａの第２部分ＳＤａ２とソース／ドレイン拡散層ＳＤｂとの間の半導体基板ｓｕｂ表面に不純物領域ＩＲが形成される。この結果、選択トランジスタＳＴの閾値電圧が低下する。閾値電圧の低下により、従来と同様の電圧をゲート電極ＢＳに印加した場合に選択トランジスタＳＴを流れる電流量が増加する。よって、選択トランジスタＳＴの抵抗値が増大したことにより電流量が減少した分が相殺され、この結果、データの読み出しおよび書き込みスピードの低下を防ぐことができる。
【００４７】
なお、第１実施形態のように、ソース／ドレイン拡散層ＳＤｂの第１方向における長さを、第２長さＬ２とすることもできる。この結果、ソース／ドレイン拡散層ＳＤｂの面積がさらに減少し、第１実施形態に記載した効果がさらに高まる。
【００４８】
（第５実施形態）
第５実施形態は、選択トランジスタＳＴのゲート電極ＢＳに、セルトランジスタＴのゲート電極ＷＬに印加される電圧より大きい電圧が印加される。
【００４９】
図６は、本発明の第５実施形態に係る半導体記憶装置を概略的に示している。図６は、第３実施形態（図４）の構成に加え、ゲート電極ＷＬに電圧を供給する制御部ＣＯＮＴ１、およびＢＳに電圧を供給する制御部ＣＯＮＴ２を有する。従来、セルトランジスタＴおよび選択トランジスタＳＴには、同じオン電圧が印加される。これに対して、第５実施形態では、図７に示すように、選択トランジスタＳＴには、セルトランジスタＴに印加される電圧より大きい電圧が印加される。
【００５０】
本発明の第５実施形態に係る半導体記憶装置によれば、第３実施形態と同様の効果を得られる。さらに、第５実施形態に係る半導体記憶装置によれば、選択トランジスタＳＴには、セルトランジスタＴより大きいオン電圧が印加される。このため、選択トランジスタＳＴには、セルトランジスタＴと同じオン電圧を印加した場合より大きな電流が流れる。よって、選択トランジスタＳＴの抵抗値が増大したことにより電流量が減少した分が相殺され、この結果、データの読み出しおよび書き込みスピードの低下を防ぐことができる。
【００５１】
なお、第１実施形態のように、ソース／ドレイン拡散層ＳＤｂの第１方向における長さを、第２長さＬ２とすることもできる。この結果、ソース／ドレイン拡散層ＳＤｂの面積がさらに減少し、第１実施形態に記載した効果がさらに高まる。
【００５２】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００５３】
【発明の効果】
以上、詳述したように本発明によれば、ビット線の寄生容量を低下可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体記憶装置の平面構造を概略的に示す図。
【図２】図１のＩＩ−ＩＩ線に沿った断面構造を概略的に示す図。
【図３】本発明の第２実施形態に係る半導体記憶装置の平面構造を概略的に示す図。
【図４】本発明の第３実施形態に係る半導体記憶装置の平面構造を概略的に示す図。
【図５】本発明の第４実施形態に係る半導体記憶装置の平面構造を概略的に示す図。
【図６】本発明の第５実施形態に係る半導体記憶装置を概略的に示す図。
【図７】ゲート電極に印加される電圧を示す図。
【図８】半導体記憶装置の回路図。
【図９】従来の半導体記憶装置の断面構造を示す図。
【図１０】強誘電体メモリのデータ読み出し電圧とビット線容量との関係を示す図。
【図１１】従来の半導体記憶装置の平面構造を示す図。
【符号の説明】
ｓｕｂ…半導体基板、ＳＤａ、ＳＤｂ…ソース／ドレイン拡散層、ＷＬ、ＢＳ…ゲート電極、Ｔ…セルトランジスタ、Ｐ１、Ｐ２…コンタクト、Ｍ１、Ｍ２…配線層、Ｃ…強誘電体キャパシタ、ＳＴ…選択トランジスタ、ＢＬ…ビット線、ＢＣ…ビット線コンタクト、Ｌ１…第１長さ、Ｌ２…第２長さ、Ｌ３…第３長さ、Ｌ４…第４長さ、ＳＤａ１、ＳＤｂ１…第１部分、ＳＤａ２、ＳＤｂ２…第２部分、ＩＲ…不純物領域、ＣＯＮＴ１、ＣＯＮＴ２…制御部。
Claims (10)
- 強誘電体キャパシタと前記強誘電体キャパシタに並列に接続されたセルトランジスタとを有するユニットが複数個直列に接続されたセルブロックと、前記セルブロックの端部と接続された選択トランジスタと、を有する半導体記憶装置であって、
半導体基板と、
前記半導体基板の表面に第１方向に沿って相互に離間して形成され、且つ第１面積を有し、且つ前記セルトランジスタのソース／ドレイン拡散層を構成する、複数の第１不純物拡散層と、
前記半導体基板の表面に、端部の前記第１不純物拡散層と離間して形成され、且つ第２面積を有し、且つ前記選択トランジスタのソース／ドレイン拡散層の一方を構成する、第２不純物拡散層と、
前記複数の第１不純物拡散層の相互間の前記半導体基板上にゲート絶縁膜を介して第２方向に沿って配設され、且つ前記セルトランジスタのゲートを構成する、複数の第１ゲート電極と、
前記端部の前記第１不純物拡散層と前記第２不純物拡散層の間の前記半導体基板上にゲート絶縁膜を介して第２方向に沿って配設され、且つ前記選択トランジスタのゲートを構成する、第２ゲート電極と、
ビット線と前記第２不純物拡散層とを電気的に接続するコンタクトと、
を具備することを特徴とする半導体記憶装置。 - 両端が前記第１ゲート電極の両側の前記第１不純物拡散層とそれぞれ接続され、且つ強誘電体膜と、前記強誘電体膜を挟む第１、第２電極と、を有する複数の強誘電体キャパシタをさらに具備することを特徴とする請求項１に記載の半導体記憶装置。
- 前記第１不純物拡散層は、前記第１方向において第１長さを有し、
前記第２不純物拡散層は、前記第１方向において前記第１長さより小さい第２長さを有する、
ことを特徴とする請求項１または２に記載の半導体記憶装置。 - 前記第１不純物拡散層は、前記第２方向において第３長さを有し、
前記第２不純物拡散層は、前記コンタクトと電気的に接続される第１領域を有し、
前記第１領域は、前記第２方向において前記第３長さより小さい第４長さを有する、
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。 - 前記第２不純物拡散層は、前記第２ゲート電極の第２方向に沿った位置に延在する第２領域を有し、
前記第２領域は、前記第３長さを有する、
ことを特徴とする請求項４に記載の半導体記憶装置。 - 前記第１領域は、前記第２ゲート電極に達することを特徴とする請求項４に記載の半導体記憶装置。
- 前記端部の第１不純物拡散層は、前記第２ゲート電極の第２方向に沿った位置に延在する第３領域を有し、
前記第３領域は、前記第３長さより小さい第５長さを有する、
ことを特徴とする請求項６に記載の半導体記憶装置。 - 前記第５長さは前記第４長さと同じであることを特徴とする請求項７に記載の半導体記憶装置。
- 前記第１領域と前記第３領域との間の前記半導体基板の表面に形成された、前記選択トランジスタの閾値を調整するための不純物領域をさらに具備することを特徴とする請求項７に記載の半導体記憶装置。
- 前記第１ゲート電極に前記セルトランジスタを導通させるための第１電圧を印加し、且つ前記第２ゲート電極に前記選択トランジスタを導通させるための前記第１電圧より大きい第２電圧を印加する、制御部をさらに具備することを特徴とする請求項７に記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003139271A JP3887348B2 (ja) | 2003-05-16 | 2003-05-16 | 半導体記憶装置 |
| US10/624,483 US7138674B2 (en) | 2003-05-16 | 2003-07-23 | Semiconductor memory device |
| KR1020040034098A KR100610713B1 (ko) | 2003-05-16 | 2004-05-14 | 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003139271A JP3887348B2 (ja) | 2003-05-16 | 2003-05-16 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004342926A true JP2004342926A (ja) | 2004-12-02 |
| JP3887348B2 JP3887348B2 (ja) | 2007-02-28 |
Family
ID=33528412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003139271A Expired - Fee Related JP3887348B2 (ja) | 2003-05-16 | 2003-05-16 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7138674B2 (ja) |
| JP (1) | JP3887348B2 (ja) |
| KR (1) | KR100610713B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4901515B2 (ja) * | 2007-02-07 | 2012-03-21 | 株式会社東芝 | 強誘電体半導体記憶装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430671A (en) | 1993-04-09 | 1995-07-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| JPH07335738A (ja) | 1994-06-06 | 1995-12-22 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP3243939B2 (ja) | 1994-07-22 | 2002-01-07 | 松下電器産業株式会社 | 半導体メモリ装置およびその容量値決定方法 |
| JP3186485B2 (ja) | 1995-01-04 | 2001-07-11 | 日本電気株式会社 | 強誘電体メモリ装置およびその動作制御方法 |
| JP3766181B2 (ja) | 1996-06-10 | 2006-04-12 | 株式会社東芝 | 半導体記憶装置とそれを搭載したシステム |
| TW340265B (en) | 1996-06-10 | 1998-09-11 | Toshiba Co Ltd | Semiconductor memory device and the system carrying this device |
| US6320782B1 (en) * | 1996-06-10 | 2001-11-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device and various systems mounting them |
| JP4299913B2 (ja) | 1998-04-13 | 2009-07-22 | 株式会社東芝 | 半導体記憶装置 |
| DE10057806B4 (de) * | 2000-11-22 | 2007-10-11 | Infineon Technologies Ag | Ferroelektrische Speicheranordnung und Verfahren zu ihrer Herstellung |
| JP3793021B2 (ja) | 2000-12-27 | 2006-07-05 | 株式会社東芝 | 不揮発性多値記憶装置 |
-
2003
- 2003-05-16 JP JP2003139271A patent/JP3887348B2/ja not_active Expired - Fee Related
- 2003-07-23 US US10/624,483 patent/US7138674B2/en not_active Expired - Fee Related
-
2004
- 2004-05-14 KR KR1020040034098A patent/KR100610713B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP3887348B2 (ja) | 2007-02-28 |
| KR100610713B1 (ko) | 2006-08-10 |
| US7138674B2 (en) | 2006-11-21 |
| KR20040099142A (ko) | 2004-11-26 |
| US20050243599A1 (en) | 2005-11-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100675281B1 (ko) | 디커플링 캐패시터를 갖는 반도체 소자 및 그 제조방법 | |
| US8072025B2 (en) | Non-volatile semiconductor storage device and method of manufacturing the same | |
| US7898007B2 (en) | Semiconductor devices including line patterns separated by cutting regions | |
| JP6439705B2 (ja) | 半導体装置およびメモリ回路 | |
| US7282761B2 (en) | Semiconductor memory devices having offset transistors and methods of fabricating the same | |
| US7180788B2 (en) | Nonvolatile semiconductor memory device | |
| US6952031B2 (en) | Nonvolatile semiconductor memory and method of operating the same | |
| EP0665593A1 (en) | Semiconductor device | |
| CN1828900B (zh) | 含具有垂直栅电极的晶体管的半导体器件及其制造方法 | |
| KR20050030099A (ko) | 불휘발성 반도체 기억 장치 및 그 제조 방법 | |
| JP2859481B2 (ja) | 不揮発性メモリ装置 | |
| JP3177771B2 (ja) | Ｓｒａｍセル及びその製造方法 | |
| KR0169510B1 (ko) | 불휘발성 반도체 기억 장치 및 그의 제조 방법 | |
| JP2003152116A5 (ja) | ||
| JP3887348B2 (ja) | 半導体記憶装置 | |
| JP3002009B2 (ja) | 半導体装置 | |
| JP3161120B2 (ja) | メモリセル | |
| JP2005236052A (ja) | 不揮発性半導体記憶装置 | |
| JPS60254768A (ja) | 半導体記憶装置 | |
| WO2010038426A1 (ja) | 浮遊ゲート型不揮発性メモリ配置構成 | |
| JP3830276B2 (ja) | 半導体記憶装置とその製造方法 | |
| JPH04253374A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2508236B2 (ja) | 縦積み型読出し専用メモリ | |
| JP2605082B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2005129596A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050411 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050419 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050617 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061121 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061124 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091201 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101201 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111201 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |