JP2004296861A

JP2004296861A - 半導体装置の製造方法

Info

Publication number: JP2004296861A
Application number: JP2003088272A
Authority: JP
Inventors: Shunei Sudo; 俊英須藤
Original assignee: Alps Electric Co Ltd
Current assignee: Alps Alpine Co Ltd
Priority date: 2003-03-27
Filing date: 2003-03-27
Publication date: 2004-10-21

Abstract

【課題】外部ベース抵抗、即ち外部ベース層の抵抗および外部ベース層とベースとの接触部の抵抗が共に小さく、高速性能に優れたバイポーラ・トランジスタを有する半導体装置を、安定して得ることが可能な製造方法を提供すること。
【解決手段】外部ベース層を、多結晶シリコンゲルマニウムからなる第１の外部ベース層７と、第１の層とはエッチングレートの異なる第２の外部ベース層８の２層から形成し、外部ベース部分の形状をパターニング後、第２の外部ベース層８をエッチングにより選択的に除去する。除去された空隙に金属を埋め込み、熱処理によりシリサイド化することにより、シリサイド層１９がエミッタ電極１７直下でベース１１ａと接続される。
【選択図】図４

Description

【０００１】
【発明の属する技術分野】
本発明はバイポーラ・トランジスタを有する半導体装置の製造方法に関するものである。より詳細には、外部ベース層のシリサイド化した部分が直接トランジスタのベースに接触しているため外部ベース抵抗（ベース電極からベースまでの抵抗）が小さく、その結果として高速動作の可能なバイポーラ・トランジスタを有する、半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来技術の１例として、一般的に知られている、バイポーラ・トランジスタの構造を図５に示す。なお、以下の説明を通して、多結晶シリコンをポリシリコンと、多結晶シリコンゲルマニウムをポリシリコンゲルマニウムと略記する。
図５においては、ｐ型のシリコン基板２４上に、ｎ^＋型の埋め込み層２５、ｎ⁻型のコレクタ層２６が形成され、トランジスタ素子部（コレクタ、ベース、エミッタが形成される領域）はフィールド絶縁膜２７により分離されている。素子部には、ｎ⁻型のコレクタ２６上にｐ型のベース２８、ポリシリコンエミッタ電極２９、金属エミッタ電極３０が順に形成されている。ベース２８はｐ^＋型の外部ベース層３１により金属ベース電極３２と接続されている。外部ベース層３１の上部には、エッチングにより外部ベース層３１を露出させた後に形成された、金属シリサイド層３４がある。
【０００３】
バイポーラ・トランジスタを高速動作させるためには、金属ベース電極３２とベース２８間の外部ベース抵抗の低抵抗化が不可欠である。図５に示すトランジスタでは外部ベース層３１上部にシリサイド層３４を設けることにより、この部分の抵抗を低減している。シリサイド層３４の抵抗は、外部ベース層３１の材料の代表的な例であるボロンをドープしたポリシリコンよりも１〜２桁小さく、低抵抗化に効果的である。
【０００４】
通常、シリサイド層３４の形成は、シリコン窒化膜３３をマスクとしたエッチングにより外部ベース層３２を露出させ、その上にシリサイド化可能な金属の層を成膜した後、熱処理することで行われる。そのため、ポリシリコンエミッタ電極２９の庇状に突き出た部分の直下にはシリサイド層を設けることはできず、ベース２８の外側には、シリサイド化されていない高抵抗の部分が残ってしまう。この問題を解決してシリサイド層３４をベース２８に近づける方法として、ポリシリコンエミッタ電極２９下部にある外部ベース層を除去してシリサイド層を形成する試みが提案されている。（例えば特許文献１参照）。
【０００５】
【特許文献】
特開平６−２７５６２９号公報
【０００６】
この方法により製作されたバイポーラ・トランジスタの例を図６に示す。概略の工程は以下のとおりである。
半導体基板３５上に、酸化シリコン層３６と、第１の導電層３７と、シリコン窒化層と、酸化シリコン層３８を順次形成する。なお、シリコン窒化層は図の４２の位置にあるが、後の工程で除去され他の材料で置換される。次に、半導体基板３５に達する開口を形成し、開口の側壁に窒化シリコンによりなるサイドウォール（図の４３の位置、後に除去される）を形成する。これを酸化シリコン３９で被覆し、次いで、第１の導電層３７上の酸化シリコン層３８に、窒化シリコン層に達する開口４４を形成して、窒化シリコン層と窒化シリコンよりなるサイドウォールとをエッチングにより除去する。窒化シリコンが除去された領域４２、４３にタングステンを埋め込み、その後加熱処理をすることによりシリサイドを形成する。
上記の工程により、第１の導電層３７と、その上に設けられベース４０に接続するシリサイド層４５、４６の２層が外部ベース層を構成することになり、外部ベース抵抗を低減している。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述の方法では、第１の導電層３７と酸化シリコン層３８とで挟まれた窒化シリコン層（図の４５の位置）から窒化シリコンサイドウォール（図の４６の位置）までエッチングにより除去するため、エッチングの終点判定が困難という問題点がある。窒化シリコンのエッチングにおいては、同時に酸化シリコンも少なからずエッチングされるため、エッチング時間を長く取りすぎると、酸化シリコン３９の形状を保持できなくなり、ベース層とポリシリコンエミッタ電極４１との電気的絶縁を確保することが難しくなってしまう。
また、除去した部分の形状が複雑なため、タングステンの埋め込みが難しく、加えてベース４０形成後に窒化シリコン膜を形成するために、トランジスタはベース４０形成後に高温のプロセスを経ることになり、熱により性質が変化する材料をベース４０として用いる場合、ダメージを受ける可能性もある。
【０００８】
本発明の目的は、上記従来技術の課題を解決し、外部ベース層のシリサイド層が直接ベースに接触しており、外部ベース抵抗が大幅に低減されたバイポーラ・トランジスタを有する半導体装置を、安定して製造することが可能な製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決するため、本発明は、半導体基板上に、島状のコレクタ層と該コレクタ層を囲む素子分離層とを形成する工程と、前記コレクタ層及び前記素子分離層を覆って、第１のベース引出し層と、該第１のベース引出し層とはエッチングレートの異なる物質からなる第２のベース引出し層とを順に形成し、前記第１及び第２のベース引出し層の２層を、前記コレクタ層の全域と前記素子分離層の一部とからなる素子形成部に残すようにパターニングする工程と、前記素子形成部を含む前記半導体基板全面を覆う第１の絶縁層を形成し、該第１の絶縁層と、前記第２及び第１のベース引出し層とを貫通して前記コレクタ層に達する開口を形成する工程と、該開口の内部に、底面を覆い側壁の前記第２のベース引出し層の面に延在して断面凹状であるベースを形成する工程と、前記開口の側壁に、前記ベース層の側壁部を覆い、絶縁性材料からなるサイドウォールを形成する工程と、前記開口を覆い前記第１の絶縁層にわたるエミッタ電極を形成し、該エミッタ電極をマスクに前記第１の絶縁層をエッチングにより除去して前記第２の外部ベース層を露出させる工程と、前記第２の外部ベース層を、露出していない前記第１の絶縁層の直下の部分も含めて、ウエットエッチングにより除去して前記ベース側壁部の外周を露出させる工程と、前記第２の外部ベース層が除去された後の領域に、前記ベースまで到達する、シリサイドが形成できる金属の層を埋め込む工程と、熱処理により前記金属の層と前記第１のベース引出し層との界面に金属シリサイド層を形成する工程とを有することを特徴とする半導体装置の製造方法である。
【００１０】
この方法により、ベース層形成後に高温プロセスを経ることなくベース層に隣接したシリサイド層を形成でき、外部ベース抵抗を低減できるという効果がある。
【００１１】
また本発明は、ベースおよびエミッタ電極は、第２の外部ベース層を形成する材料とエッチングレートの異なる材料からなることが好ましい。
これにより、第２の外部ベース層をエッチングする際に、ベース、エミッタ電極がエッチングされることがないため、選択的に第２の外部ベース層のみをエッチングすることができるという効果がある。
【００１２】
また本発明は、ベースを形成する材料がシリコンゲルマニウム（ＳｉＧｅ）であり、第１の外部ベース層とエミッタ電極は多結晶シリコンゲルマニウムにより形成され、第２の外部ベース層を形成する材料が多結晶シリコンであり、シリサイドを形成する金属が、チタン、タングステン、ニッケルのいずれかであることが更に好ましい。
この方法により、第２の外部ベース層のみを選択的にエッチングできるという長所を保ちながら、ベース層の材料としてＳｉＧｅを採用することができ、トランジスタの高周波特性が向上する。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１から図４は、本発明の製造方法の各工程を断面で示した図である。
先ず、図１（ａ）に示すように、ｐ型の半導体基板１上にｎ型のサブコレクタ形成領域２及びｎ⁻型のコレクタ形成領域３が形成される。続いて図１（ｂ）に示すように、トランジスタ素子部のコレクタ４とコレクタ電極引出し部５を残して、公知のシリコン局所酸化（ＬＯＣＯＳ）プロセスにより、素子分離域６を形成する。素子分離域６の形成方法は、ＬＯＣＯＳの他に、リソグラフィ、エッチング、及びトレンチ分離充填法を採用できる。
【００１４】
次に、第１の外部ベース層７となる１０００Å程度のボロンドープポリシリコンゲルマニウム膜と、第２の外部ベース層８となる１０００Å程度のボロンドープポリシリコン膜を順に成膜し、図１（ｃ）の形状にパターニングする。その後、第１の絶縁層９として、２０００Å程度のシリコン窒化膜を基板１の全面に形成する。
さらに図１（ｄ）に示すように、トランジスタの素子部となる部分にリソグラフィによるパターニングを行い、第１の絶縁層９及び第１の外部ベース層７、第２の外部ベース層８をドライエッチングにより除去して、コレクタ４を露出させる。
次に、ＳＩＣ（選択的イオン注入コレクタ）による高性能化を図るため、図２（ｅ）に示すように、コレクタ４の露出した領域にリン、又は砒素等の、シリコン中でｎ型の導電タイプとなるイオンを注入して、選択イオン注入コレクタ１０を形成する。なお、図２（ｅ）の工程は、トランジスタの性能向上の目的で行うものであり、この工程を省いて図２（ｆ）以降の工程に進むこともできる。
【００１５】
次に、選択イオン注入コレクタ１０の表面の酸化膜をウェットエッチングしてを露出させた後、図２（ｆ）に示すように、ｐ型のエピタキシャル層からなるベース形成層１１を成膜する。本実施の形態では、ベース形成層１１として、傾斜ＳｉＧｅ膜を堆積した。即ち、ボロンを１×１０^１８ｃｍ^−３ドープし、Ｇｅをコレクタ側から２５％→１５％に濃度傾斜させたＳｉＧｅ膜を１００Å堆積した。ベース形成層１１の材料としては、Ｓｉ、Ｇｅ濃度傾斜ＳｉＧｅ、ＳｉＧｅＣ、またはそれらを積層した材料を用いることもできる。
次に、７００℃の低温で熱酸化を行い、ベース形成層１１の表面にリーク防止酸化膜１２を形成する。
【００１６】
その後、図２（ｇ）に示すように、フォトレジスト１３を基板全面に塗布した後、エッチバックを行い、素子形成のための開口部ａにのみ、フォトレジスト１３を残す。この部分をマスクとして、開口部ａの内部にのみ、リーク防止酸化膜１２、ベース形成層１１を残し、フォトレジストを除去する。ベース形成層１１の残された部分がトランジシタのベース１１ａとなる。
【００１７】
続いて、Ｓｉと選択エッチングが可能な絶縁膜を用いて図３（ｉ）に示すサイドウォール１４ａ、１５ａ順に形成する。本実施例では、図２（ｈ）に示すように、酸化膜１４、ノンドープポリシリコン膜１５を順に成膜後、ドライエッチングによりノンドープポリシリコン膜１５をエッチバックし、サイドウォール１４ａを形成する。続いて、５００Å程度を残して、ドライエッチングにより、酸化膜１４をエッチングしてサイドウォール１４ａを形成する。そして、図３（ｉ）に示すように、開口部ａの底面に残ったサイドウォール１４ａをウェットエッチングにより除去し、ベース１１ａを露出させる。続いて、図３（ｊ）に示すように、コレクタ電極形成のための開口部ｂの第１の絶縁層９をパターニングにより除去する。その後、図３（ｋ）に示すように、高濃度にリンがドープされたポリシリコンゲルマニウムを２０００Å成膜し、パターニングにより、コレクタ電極１６およびエミッタ電極１７を形成する。この際、コレクタ電極１６およびエミッタ電極１７のパターニングのマスクに使用したフォトレジスト１８は、除去せずに残しておく。
【００１８】
次に、図３（ｌ）に示すように、フォトレジスト１８をマスクにして、第１の絶縁層９をエッチングし、第２の外部ベース層８を露出させる。その後、フォトレジスト１８を除去した後に、ＳｉとＳｉＧｅにおいて、Ｓｉを選択的にエッチングできるエッチャント、例えばエチレンジアミンプリカテコールと水の混合物（ＥＰＷ）を用いて、図４（ｍ）に示すように、第２の外部ベース層８のみを選択的にエッチングして除去する。このとき、ウェットエッチングであるため、エミッタ電極１７の庇部の下に残された第１の絶縁層９の下部までエッチャントが入り込み、ベース１１ａの外周面が露出する。
次に、図４（ｎ）に示すように、第２の外部ベース層８が除去された領域、およびエミッタ電極１７、コレクタ電極１６の表面にチタン（Ｔｉ）を成膜する。第１の絶縁層９の下部では、空隙を埋め込むようにＴｉが入り込み、ベース１１ａと接続される。除去する部分は層上の単純な構造であるため、熱ＣＶＤで容易に金属を埋め込むことができる。また、回り込みの多い条件を用いたスパッタリングでの金属埋め込みも可能である。その後、熱処理による公知のＴｉシリサイド法により、Ｔｉシリサイド層１９を形成する。
【００１９】
そして、ドーパントをベースに拡散させるドライブイン熱処理を施し、エミッタ電極１７から、リンをベース１１ａに拡散させて、ベース１１ａ表面エミッタ領域を形成する。このドライブイン熱処理とＴｉシリサイド形成のための熱処理は、同時に行っても構わない。最後に図４（ｏ）に示すように、パターン化絶縁膜２０を介して、金属エミッタ電極２１、金属ベース電極２２、金属コレクタ電極２３を形成して、トランジスタの構成が完成する。
【００２０】
【発明の効果】
以上説明のように、本発明は、外部ベース層をそのまま残る第１の外部ベース層７と選択エッチングにより除去するダミー層である第２の外部ベース層８との２層で形成し、第２の外部ベース層８を除去した部分に金属を埋め込みシリサイド化するものである。除去する部分は層上の単純な構造であるため、熱ＣＶＤあるいはスパッタリングで容易に金属を埋め込むことができ、ベース１１ａに確実に接触する金属層を形成できる。その結果、エミッタ電極１７直下の部分にシリサイド層１９を形成でき、加えてシリサイド層１９とベース１１ａとの接触も安定して得られることから、外部ベース層の抵抗及び外部ベース層とベースの接触抵抗も低減でき、高速性能に優れたバイポーラ・トランジスタを再現性よく製造することが可能である。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法を示す工程断面図である。
【図２】同、図１に続く工程断面図である。
【図３】同、図２に続く工程断面図である。
【図４】同、図３に続く工程断面図である。
【図５】従来例の、外部ベースをシリサイド化した構造をもつトランジスタの断面図である。
【図６】従来例の、外部ベースのシリサイド層をベース近傍に形成したトランジスタの断面図である。
【符号の説明】
１、２４ｐ型半導体基板
２サブコレクタ形成領域
４コレクタ
５コレクタ電極引出し部
６素子分離域
７第１の外部ベース層
８第２の外部ベース層
９第１の絶縁層
１１ベース形成層
１１ａベース
１４シリコン酸化膜
１５ノンドープポリシリコン層
１４ａ、１５ａサイドウォール
１７、２９、４１エミッタ電極
１９Ｔｉシリサイド膜
２６コレクタ層
２７フィールド絶縁膜
２８、４０ベース
３１外部ベース層
３６酸化シリコン層
３７第１の導電層
４３窒化シリコンサイドウォール

Claims

半導体基板上に島状のコレクタ層と該コレクタ層を囲む素子分離層とを形成する工程と、
前記コレクタ層及び前記素子分離層を覆って、第１のベース引出し層と、該第１のベース引出し層とはエッチングレートの異なる物質からなる第２のベース引出し層とを順に形成し、前記第１及び第２のベース引出し層の２層を、前記コレクタ層の全域と前記素子分離層の一部とからなる素子形成部に残すようにパターニングする工程と、
前記素子形成部を含む前記半導体基板全面を覆う第１の絶縁層を形成し、該第１の絶縁層と、前記第２及び第１のベース引出し層とを貫通して前記コレクタ層に達する開口を形成する工程と、
該開口の内部に、底面を覆い側壁の前記第２のベース引出し層の面に延在して断面凹状であるベースを形成する工程と、
前記開口の側壁に、前記ベース層の側壁部を覆い、絶縁性材料からなるサイドウォールを形成する工程と、
前記開口を覆い前記第１の絶縁層にわたるエミッタ電極を形成し、該エミッタ電極をマスクに前記第１の絶縁層をエッチングにより除去して前記第２の外部ベース層を露出させる工程と、
前記第２の外部ベース層を、露出していない前記第１の絶縁層の直下の部分も含めて、ウエットエッチングにより除去して前記ベース側壁部の外周を露出させる工程と、
前記第２の外部ベース層が除去された後の領域に、前記ベースまで到達する、シリサイドが形成できる金属の層を埋め込む工程と、
熱処理により前記金属の層と前記第１のベース引出し層との界面に金属シリサイド層を形成する工程とを有することを特徴とする半導体装置の製造方法。
前記ベースおよび前記エミッタ電極は、前記第２の外部ベース層を形成する材料とエッチングレートの異なる材料からなることを特徴とする、請求項１に記載の半導体装置の製造方法。
前記ベースを形成する材料がシリコンゲルマニウム（ＳｉＧｅ）であり、
前記第１の外部ベース層と前記エミッタ電極は多結晶シリコンゲルマニウムにより形成され、
前記第２の外部ベース層を形成する材料が多結晶シリコンであり、
前記金属が、チタン、タングステン、ニッケルのいずれかであることを特徴とする、請求項２に記載の半導体装置の製造方法。