JP2004266243A - オン・チップ・リアルタイム信頼性試験用の試験構造 - Google Patents

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Abstract

【課題】動作中のＩＣの障害以前に、寿命末期のフラグを出し、それによってＩＣが使用されているシステムのダウンタイムを低減する。
【解決手段】本発明は、３つのオン・チップ監視試験構造を備えたシステムを使用する。第１の試験構造（１０）は、ホットキャリア劣化を監視する。第２の試験構造（３０）は、ＴＤＤＢ劣化を監視する。第３の試験構造（５０）は、エレクトロマイグレーション劣化を監視する。これらの試験構造（１０、３０、および５０）のそれぞれは、論理出力レベルを有し、論理出力レベルは、試験構造が、ＩＣが使用寿命末期に到達したと判定した時期を示す。試験構造出力のいずれかが、その寿命末期論理レベルを出力すると、寿命末期インジケータ（７０）は、ＩＣの障害が近く、ＩＣを交換すべきであることを示す論理レベルを出力する。
【選択図】図１

Description

本発明は、一般に半導体製造において使用される方法および装置に関し、より具体的には、集積回路の製造において半導体デバイスの、信頼性を判定し、寿命末期を予測する方法およびデバイスに関する。
現在、さまざまな専用の試験構造が、集積回路における信頼性摩耗メカニズム（ｒｅｌｉａｂｉｌｉｔｙ ｗｅａｒ−ｏｕｔ ｍｅｃｈａｎｉｓｍ）を監視するために使用されている。これらのメカニズムには、ゲート酸化物破壊、エレクトロマイグレーション、ストレス・マイグレーション、ホットキャリア注入劣化などが含まれる。信頼性および障害分布モデルに基づく条件を使用して、データ外挿が行われる。ＢＴＡＢＥＲＴ（登録商標）などの信頼性シミュレータは、デバイス電圧および電流の計算ならびに作動デューティサイクルに基づいて、回路「年令」またはそれと同等の回路の摩耗度の評価を計算するために使用される。これらのデータを使用して、回路の期待寿命が予測される。
前述のホットキャリア注入は、ＶＬＳＩ回路における、主要な信頼性摩耗メカニズムの１つである。現在、ＣＭＯＳプロセスのホットキャリア頑強性は、個々のデバイスに高電圧でストレスをかけ、標準作動電圧（Ｖｄｄ）まで寿命を外挿することによって、評価される。デバイス形状が縮小するにつれて、ホットキャリアを生成する電界は、劇的に増大している。標準作動において、デバイスがストレスを受ける時間は、非常に短く、したがって、現在の外挿方法を使用する寿命評価は、有効性がますます低下している。大規模ＶＬＳＩデバイスにおけるホットキャリア注入をモデル化するシミュレーション作業は、時間がかかり、不正確なものとなる可能性がある。さらに、設計サイクルが短期化するにつれて、これらの複雑なシミュレーションを実施する時間余裕がなくなっている。劣化回路シミュレーションが反復を要する性格であるために、これらの設計サイクルがさらに長くなる。また、すべての工程部分で、すべての工程変更について、ホットキャリア効果をモデリングすることは、極めて困難になる可能性がある。
したがって、任意のデバイスに組み込み可能な試験構造であって、そのデバイスと共に劣化して、劣化が予め設定された限界に達したときには「寿命末期」信号のフラグを出す試験構造が必要とされている。このような試験構造のセットは、「オン・チップ信頼性モニタ」と呼ばれ、信頼性モデリングの必要性を軽減することができる。これらの構造の占める面積は小さく、これらの構造は、主金型領域に代用金型（ｓｕｂｓｔｉｔｕｔｅ ｄｉｅ）として含めるか、けがき線（ｓｃｒｉｂｅ ｌｉｎｅｓ）中に組み込むか、あるいは製品金型の一部として配置することができる。設計者は、機能について各製品および試験構造設計をシミュレートするだけでよく、信頼性シミュレーションの時間浪費および煩雑な作業を回避することができる。製品に含まれる場合には、オン・チップ信頼性モニタを使用して、デバイスの寿命末期を予測し、そのデバイスの交換の必要性をフラグで示すことができる。
信頼性要素を決定するその他のアプローチも存在する。Ｊｉａｎｇの米国特許第５，５８７，６６５号は、ホットキャリア誘起ストレスあり、およびなしの条件下で、カスケード接続された一連のインバータの伝播遅れならびに、立上りおよび立下り時間を測定する方法を教示している。Ｎａｍらの米国特許第６，１６９，６９４Ｂ１号は、ＤＲＡＭデバイスのオン・チップ・ウエハ・レベル・バーンインを実施する方法および回路を教示している。この方法で具体的に試験されたのは、酸化物皮膜およびキャパシタの障害である。Ｃｅｕｎｉｎｃｋらの米国特許第６，１３６，６１９号は、導体におけるエレクトロマイグレーションによって誘起される抵抗変化を定量する回路および方法を記載している。単一の電流供給源が、半導体金型上に近接して配置された、基準導体構造と試験導体構造との両方に適用された。試験導体構造内の電流が一方向だけに流されるのに対して、基準導体構造内の電流の方向は、Ｈブリッジ（ｈ−ｂｒｉｄｇｅ）を使用して交番させられる。基準導体構造における電流を交番させることによって、両方の構造において同一の電流値および条件を維持しながら、エレクトロマイグレーションの効果が除去される。Ｓｎｙｄｅｒらの米国特許第５，６２５，２８８号は、試験構造における高周波信頼性および障害モードを決定するための方法および回路を記載している。これらの方法では、ＤＣ入力信号を使用して、温度および動作周波数を含む、さまざまな試験機能を制御している。
米国特許第５，５８７，６６５号明細書 米国特許第６，１６９，６９４号明細書 米国特許第６，１３６，６１９号明細書 米国特許第５，６２５，２８８号明細書
本発明の主目的は、ホットキャリア効果、ゲート酸化物時間依存誘電劣化（ＴＤＤＢ）、およびエレクトロマイグレーションを含む、信頼性メカニズムを監視するための方法を提供することである。
本発明の別の目的は、ホットキャリア効果による信頼性メカニズムを監視する回路を提供することである。
本発明の別の目的は、ゲート酸化物時間依存誘電劣化（ＴＤＤＢ）による信頼性メカニズムを監視するための回路を提供することである。
本発明の別の目的は、エレクトロマイグレーションによる信頼性メカニズムを監視する回路を提供することである。
本発明の別の目的は、監視中の信頼性メカニズムの１つが、動作中のデバイスの障害以前に、予め設定された閾値を超えるときに、寿命末期のフラグを出し、それによってデバイスが使用されているシステムのダウンタイムを低減する、回路を提供することである。
これらの目的は、３つのオン・チップ監視試験構造を備えるシステムを使用して達成される。３つの試験構造のいずれかが寿命末期障害を示す場合、ＩＣが障害に近く、ＩＣの交換が必要であることを示すビットが、設定される。これは、実際のデバイス障害の前に実施され、このＩＣが使用されているシステムのダウンタイムをなくすことができる。
第１の試験構造は、ホットキャリア劣化を監視する。この回路は、２つのリング発振器からなり、１つはそのトランジスタがホットキャリア効果を受け（劣化リング発振器）、１つはホットキャリア効果を受けない（非劣化リング発振器）。最初のうちは、両方のリング発振器は、それぞれ固定された周波数を有する。この２つの周波数は、同一である必要はない。劣化リング発振器は、バイナリ・カウンタの入力に適用される。非劣化リング発振器周波数は、低い周波数に分割される。この分割された周波数は、１つの状態で、バイナリ・カウンタをオンにゲート制御し、他の状態で、そのカウンタをリセットする。製造直後には、バイナリ・カウンタは、各ゲートサイクル中に、有限のカウント数「ｉ」を検知することになる。劣化リング発振器周波数が、ホットキャリア効果のために低下すると、バイナリ・カウンタは、ある時点で適用されるパルスが減少するのを検知し、その結果としてカウントは、「ｊ」（ｊ＜ｉ）となる。設計者は、劣化が信頼性問題となるような差（ｉ−ｊ）を決定し、（ｉ−ｊ）がある予め定められた限界を超えると、回路は、その後、寿命末期信号を生成することになる。
第２の試験構造は、ゲート酸化物ＴＤＤＢ劣化を監視する。複数の「Ｎ」個の並列接続されたキャパシタは、障害時間（ｔｉｍｅ ｔｏ ｆａｉｌｕｒｅ）が、正常な使用において経験される障害時間の何分の一かになるように、ストレス電圧を印加されている。キャパシタの破壊は、構造の抵抗の変化によって観察し、ＴＤＤＢ寿命末期信号を示すビットをトリガするのに使用される。
第３の試験構造は、エレクトロマイグレーション劣化を監視する。「Ｍ」個の最小幅メタルラインが、並列に接続されている。これらに電流が流されて、障害時間が、正常な使用において経験される障害時間の何分の一かになるようにされている。メタルラインの破壊は、この構造の抵抗の変化によって観察し、エレクトロマイグレーション寿命末期信号を示すビットをトリガするのに使用される。
図１を参照すると、本発明のブロック図が示されている。本発明の一実施形態は、３つのオン・チップまたはオン・ウエハ監視試験構造を備えたシステムを使用する。ホットキャリア注入（ＨＣＩ）試験構造１０が、設けられている。ゲート酸化物時間依存誘電劣化（ＴＤＤＢ）試験構造３０が、設けられている。最後に、エレクトロマイグレーション試験構造５０が、設けられている。これらの試験構造（１０、３０、および５０）のそれぞれは、論理出力レベルを有し、論理出力レベルは、試験構造が、ＩＣが使用寿命末期に到達したと判定した時期を示す。試験構造出力のいずれかが、その寿命末期論理レベルを出力すると、寿命末期インジケータ７０は、ＩＣの障害が近く、ＩＣを交換すべきであることを示す論理レベルを出力することになる。
ＨＣＩ試験構造１０は、ホットキャリア劣化を監視し、これについてさらに詳細に記述する。より詳細には、本発明のＨＣＩ試験構造１０の一実施形態のブロック図を示す図２を参照されたい。非劣化リング発振器１２（ホットキャリア効果を受けない）および劣化リング発振器１４（ホットキャリア効果を受ける）が、設けられている。非劣化リング発振器１２からの非劣化出力信号１３は、周波数分割器１６に流れる。周波数分割器１６は、バイナリ・カウンタ１８およびバイナリ・コンパレータ２０用のイネーブル信号１７を供給する。このイネーブル信号１７の周波数は、次の式で与えられる非劣化出力信号１３の何分の一かである。
Figure 2004266243
 劣化リング発振器１４からの劣化出力信号１５は、バイナリ・カウンタ１８の入力に送られる。バイナリ・カウンタ１８からの多重ビット出力１９は、バイナリ・コンパレータ２０の入力に送られる。ＨＣＩ寿命末期インジケータ２１は、バイナリ・コンパレータ２０の出力から、供給される。
次に、図２のＨＣＩ試験構造１０のタイミングを示す、図３を参照されたい。図３は、回路動作の一例にすぎず、実際のタイミングは、必要に応じて変更することができる。非劣化出力信号１３が、示されている。劣化出力信号１５は、左に劣化前を、右に劣化後を示してある。非劣化出力信号１３および劣化出力信号１５の周波数は、劣化前に同一である必要はないが、この動作の例においては、同一であるとして示されていることに留意すべきである。この例においては、（周波数分割器１６からの）イネーブル信号１７は、非劣化出力信号１３の周波数の８分の１である。そのハイ（Ｈｉｇｈ）周期中は、イネーブル信号１７は、バイナリ・カウンタ１８にイネーブルを提供する。またそのロー（Ｌｏｗ）周期中は、イネーブル信号１７は、バイナリ・カウンタ１８をリセットし、バイナリ・コンパレータ２０の機能を始動させる。降下入力エッジに応答する場合には、バイナリ・カウンタ１８が動作可能にされたとき、多重ビット出力１９は、劣化出力信号１５の劣化以前（左側）には「４」（０１００２）であるが、多重ビット出力１９は、劣化後（右側）には「３」（００１０２）にすぎない。イネーブル信号１７のロー周期においては、コンパレータは、多重ビット出力１９を固定数（この例では４）と比較し、多重ビット出力１９が、４より予め設定された限界だけ小さいときには、寿命末期インジケータ２１の信号を出す。
したがって、デバイスが新しいときには、バイナリ・カウンタ１８は、各ゲートサイクル中に、有限の数の劣化リング発振器１４パルス「ｉ」に対して、動作可能にされる。劣化リング発振器１４周波数が、ホットキャリア効果のために低下するにつれて、バイナリ・カウンタ１８は、ある時点で、加えられるパルスが少なくなり、その結果としての出力カウントは、「ｊ」（ここで、ｊ＜ｉ）となる。バイナリ・コンパレータ２０は、差（ｉ−ｊ）が信頼性問題を示すときには、回路が寿命末期フラグを生成するように、設計されることになる。
劣化リング発振器１４は、たとえば図４−ａに示すように、複数組のインバータを用いて製作することができる。デバイス両端の電圧を低減するためには、非劣化リング発振器は、たとえば図４−ａと同様に、長いチャネル長を有するＦＥＴを使用して製作することができる。たとえば、図４−ｂの非劣化リング発振器に示すように積層ＦＥＴを使用してもよい。図４−ｃは、各ＦＥＴ両端の電位を低減するために電流ミラーを使用する、非劣化リング発振器の実施形態の別の例を示している。
第２の試験構造３０は、ゲート酸化物ＴＤＤＢ劣化を監視する。ＴＤＤＢ寿命末期を判定するための回路の一実施形態を示す、図５を参照されたい。複数のＮ個の並列接続されたキャパシタ３２が設けられている。この複数のキャパシタ３２は、回路コモンに接続された低抵抗３４と、直列に配置されている。ストレス電圧３６は、スイッチ３８を介して、複数のキャパシタ３２と低抵抗器３４との直列結合に、印加される。このキャパシタストレス電圧３６は、使用する製作技術に応じてＩＣ供給電圧（Ｖｄｄ）の約１．２倍から１．８倍の間に設定された一定電圧である。キャパシタ障害を検知するために、Ｖｄｄに等しいセンス電圧４０が、スイッチ４２を介して、高抵抗器４４の一端に印加され、この高抵抗器４４の他端は、複数のキャパシタ３２と低抵抗器３４との直列結合に、結ばれている。複数のキャパシタ３２は、スイッチ４６を介して、ラッチ４８に接続される。
複数のキャパシタ３２は、スイッチ４２および４６が開放されている間、スイッチ３８を閉じ、それによってストレス電圧３６を印加することによって、ストレスがかけられる。複数のキャパシタ３２障害を検知するために、スイッチ４２および４６が閉止されている間、スイッチ３８が開放される。これによってストレス電圧３６が除去されて、センス電圧４０が、高抵抗器４４を介して複数のキャパシタ３２に印加される。キャパシタ３２が、適正に機能している（高抵抗）場合には、ラッチ４８への入力における電圧は、論理「１」（ハイ）であり、ラッチ４８の出力（寿命末期フラグ）は、「０」（ロー）となる。１つのキャパシタ３２の破壊は、検知中の複数キャパシタの抵抗における低下によって観察され、これによってラッチ４８への入力が論理「０」（ロー）に変えられ、ラッチ４８（寿命末期フラグ）の出力が、「１」（ハイ）となる。
図６は、ＴＤＤＢ寿命末期インジケータ用のキャパシタ試験複数構造の設計に使用される、電圧と面積によるワイブル・プロットの平行移動を示す。累積分布関数（ＣＤＦ）は、１／Ｎとなるように選択され、ここでＮは、複数キャパシタ中のキャパシタ３２の数である。特定の製品および工程用の、適切なオン・チップＴＤＤＢ監視回路を設計するためには、対象酸化物面積が、既知でなくてはならず、またワイブル分布パラメータ（図６に示す、特性寿命および形状パラメータ）の特徴が、記述されなくてはならない。その製品のストレス電圧および酸化物面積だけ、ワイブル・プロット（１）を平行移動させることによって、特定の製品に対してワイブル・プロット（２）が得られる。ストレス電圧およびキャパシタ３２の数（Ｎ）は、ＣＤＦの１／Ｎパーセンタイルがワイブル・プロット（２）の約１０年となるように選択される。図６では、０．１％の例が使用されているが、このパーセンタイルは、デバイス寿命の定義に応じて、設計者が変更することができる。
第３の試験構造５０は、エレクトロマイグレーション劣化を監視する。より詳細には図７を参照すると、「Ｍ」個の並列接続された、最小幅メタルライン５２が、メタルラインの一端を回路コモンに接続された状態で、設けられている。メタルライン５２の他端には、Ｖｄｄの約０．５倍から１．０倍の間の一定ストレス電圧５６が、スイッチ５８を介して印加される。このストレス電圧は、メタルライン５２抵抗および製造技術に基づいて、決定される。メタルライン５２障害を検知するには、センス電圧６０（一般的にはＶｄｄの０．５倍）を、スイッチ６２を介して、低抵抗器６４の一端に印加する。この低抵抗器６４の他端は、メタルライン５２に結ばれている。メタルライン５２は、スイッチ６６を介して、ラッチ６８の設定入力に接続される。
メタルライン５２には、スイッチ６２および６６が開放されている間に、スイッチ５８を閉じ、それによってストレス電圧５６を印加することによって、ストレスがかけられる。メタルライン５２障害を検知するためには、スイッチ６２および６６を閉止されている間に、スイッチ５８を開放する。これによってセンス電圧６０が、低抵抗器６４を介して、複数のメタルライン５２に印加される。メタルライン５２が適正に機能している（低い抵抗を有している）場合には、ラッチ６８への入力における電圧は、論理「０」（ロー）となり、ラッチ６８の出力（寿命末期フラグ）は、「０」（ロー）となる。ストレス付加中に、単一のメタルライン５２が障害（開放）すると、残りのライン５２の電流が増大して、それらを系統的に開放させる。すべてのメタルライン５２の障害は、検知中の並列メタルライン５２の抵抗の大きな増加によって観察され、これによって、ラッチ６８への設定入力が、論理「１」（ハイ）となると共に、ラッチ６８を設定して寿命末期フラグを、「１」（ハイ）にする。
図８は、エレクトロマイグレーション寿命末期インジケータ用のメタルライン構造の設計に使用する、ストレス電流と面積による対数正規プロットの平行移動を示す。特定の工程および製品のオン・チップエレクトロマイグレーション監視回路を設計する際に、ＴＤＤＢ設計と同様な統計的手法を使用する。対数正規分布パラメータ（平均障害時間および形状パラメータ）の特徴を記述しなくてはならない。対数正規プロット（１）をストレス電流によって平行移動させることによって、特定の製造技術に対しての第２の対数正規プロット（２）が得られる。ストレス電流（ストレス電圧５６によって決定される）およびメタルライン５２の数（Ｍ）は、移動されたＣＤＦの（Ｍ−１）／Ｍパーセンタイルが、対数正規プロット（２）に対して約１０年となるように選択する。図８では、０．１％の例を使用しているが、このパーセンタイル値は、デバイス寿命定義に応じて、設計者が選択することができる。
本発明は、オン・チップ寿命末期インジケータための方法および回路を開示する。この方法は、デバイスが、ホットキャリア注入、ゲート酸化物障害およびエレクトロマイグレーションに関して、使用寿命末期に到達した時期を判定し、デバイスの交換が必要であることを表示する。これは、実際のデバイス障害の以前に実施され、このＩＣが使用されるシステムのダウンタイムをなくすことになる。３つのメカニズムの１つまたは複数が、そのメカニズムの寿命末期を示したときには、いつでも障害が表示される。
本発明を、その好ましい実施形態を参照として示して詳細に記述したが、当業者であれば、本発明の趣旨と範囲を逸脱することなく、形態および詳細においてさまざまな変更が可能であることを理解するであろう。
信頼性システムを示すブロック図である。 ホットキャリア注入障害が発生したことを判定するシステムを示すブロック図である。 図１のシステムのタイミング例を示す図である。 図１の劣化リング発振器の一実施形態を示す概略図である。 図１の非劣化リング発振器の一実施形態を示す概略図である。 図１の非劣化リング発振器の一実施形態を示す概略図である。 ＴＤＤＢ寿命末期試験回路の一実施形態を示す図である。 ＴＤＤＢ信頼性メカニズムのパラメータを求めるのに使用するワイブル・プロットを示す図である。 エレクトロマイグレーション寿命末期試験回路の一実施形態を示す図である。 エレクトロマイグレーション信頼性メカニズムにおけるパラメータを求めるのに使用する対数正規プロットを示す図である。
符号の説明
１０ ＨＣＩ試験構造
３０ ゲート酸化物ＴＤＤＢ試験構造
５０ エレクトロマイグレーション試験構造
７０ 寿命末期インジケータ

Claims (33)

  1. 集積回路内で寿命末期を表示する方法であって、
    ホットキャリア注入障害を予測するステップと、
    ゲート酸化物ＴＤＤＢ障害を予測するステップと、
    エレクトロマイグレーション障害を予測するステップと、
    前記ホットキャリア注入障害、前記ゲート酸化物ＴＤＤＢ障害、または前記エレクトロマイグレーション障害のいずれかの発生時期を表示するステップと、
    を含む方法。
  2. 請求項１に記載の方法であって、
    ホットキャリア注入障害を予測する前記ステップは、ホットキャリア注入によって劣化するリング発振器の周波数を測定して、前記周波数の低下が所定の閾値より下に低下するときに障害を表示することによって達成される、方法。
  3. 請求項２に記載の方法であって、
    前記リング発振器の前記周波数が、前記リング発振器からのパルスを、一定間隔にわたり計数することによって測定される、方法。
  4. 請求項３に記載の方法であって、
    前記一定間隔が、非劣化リング発振器によって決定される、方法。
  5. 請求項３に記載の方法であって、
    前記一定間隔が、非劣化リング発振器によって、また、前記非劣化リング発振器の周波数を分割することによって、決定される、方法。
  6. 請求項１に記載の方法であって、
    ゲート酸化物ＴＤＤＢ障害を予測する前記ステップは、ストレス電圧をかけられる複数のキャパシタの抵抗を測定して、前記複数のキャパシタの前記抵抗が所定の閾値より下に低下するときに、障害を表示することによって達成される、方法。
  7. 請求項６に記載の方法であって、
    前記複数のキャパシタの前記抵抗は、大抵抗器と直列にセンス電圧を前記複数のキャパシタに印加して、前記複数のキャパシタの両端の電圧を測定することによって、決定される、方法。
  8. 請求項７に記載の方法であって、
    前記センス電圧が、前記集積回路の供給電圧にほぼ等しい、方法。
  9. 請求項６に記載の方法であって、
    前記ストレス電圧が、前記集積回路の供給電圧の約１．２倍から１．８倍の間である、方法。
  10. 請求項６に記載の方法であって、
    前記複数のキャパシタの数、および前記センス電圧の絶対値は、最初の障害が典型的なデバイス寿命の選択されたパーセンタイルを反映するように、使用条件ワイブル分布を平行移動することによって選択される、方法。
  11. 請求項１に記載の方法であって、
    エレクトロマイグレーション障害を予測する前記ステップは、ストレス電圧がかけられる、複数の並列接続された最少幅メタルラインの抵抗を測定して、前記複数の並列接続された最小幅メタルラインの前記抵抗が、所定の閾値より上に上昇するときに、障害を表示することによって達成される、方法。
  12. 請求項１１に記載の方法であって、
    前記複数の並列接続された最小幅メタルラインの前記抵抗は、小抵抗器と直列にセンス電圧を印加して、前記複数の並列接続された最小幅メタルラインの両端の電圧を測定することによって、決定される、方法。
  13. 請求項１２に記載の方法であって、
    前記センス電圧が、前記集積回路の供給電圧の約２分の１である、方法。
  14. 請求項１１に記載の方法であって、
    前記ストレス電圧が、前記集積回路の供給電圧の約０．５倍から１．０倍の間である、方法。
  15. 請求項１１に記載の方法であって、
    前記複数のメタルラインの数、および前記センス電圧の絶対値は、最初の障害が、典型的なデバイス寿命の選択されたパーセンタイルを反映するように、使用条件対数正規分布を平行移動することによって選択される、方法。
  16. 集積回路内で寿命末期を表示する方法であって、
    ホットキャリア注入によって劣化されるリング発振器の周波数を測定し、前記周波数が所定の閾値より下に低下するときに障害を表示することによって、ホットキャリア注入障害を予測するステップと、
    ストレス電圧をかけられる複数のキャパシタの抵抗を測定し、前記複数のキャパシタの前記抵抗が、所定の閾値より下に低下すると障害を表示することによって、ゲート酸化物ＴＤＤＢ障害を予測するステップと、
    ストレス電圧をかけられる、複数の並列接続された最小幅メタルラインの抵抗を測定し、前記複数の並列接続された最小幅のメタルラインの前記抵抗が、所定の閾値より上に上昇したときに障害を表示することによってエレクトロマイグレーション障害を予測するステップと、
    前記ホットキャリア注入障害、前記ゲート酸化物ＴＤＤＢ障害、または前記エレクトロマイグレーション障害のいずれかの発生時期を表示するステップと、
    を含む方法。
  17. 請求項１６に記載の方法であって、
    前記リング発振器の前記周波数は、前記リング発振器からの前記パルスを一定間隔にわたって計数することにより、測定される、方法。
  18. 請求項１７に記載の方法であって、
    前記一定間隔が、非劣化リング発振器によって、決定される、方法。
  19. 請求項１７に記載の方法であって、
    前記一定間隔が、非劣化リング発振器によって、また、前記非劣化リング発振器の周波数を分割することによって、決定される、方法。
  20. 請求項１６に記載の方法であって、
    前記複数のキャパシタの前記抵抗は、大抵抗器と直列にセンス電圧を前記複数のキャパシタに印加して、前記複数のキャパシタの両端の電圧を測定することによって、決定される、方法。
  21. 請求項２０に記載の方法であって、
    前記センス電圧が、前記集積回路の供給電圧にほぼ等しい、方法。
  22. 請求項１６に記載の方法であって、
    前記ストレス電圧が、前記集積回路の供給電圧の約１．２倍から１．８倍の間である、方法。
  23. 請求項１６に記載の方法であって、
    前記複数の並列接続された最小幅メタルラインの前記抵抗は、小抵抗器と直列にセンス電圧を前記複数の並列接続された最小幅メタルラインに印加して、前記複数の並列接続された最小幅メタルラインの両端の電圧を測定することによって、決定される、方法。
  24. 請求項２３に記載の方法であって、
    前記センス電圧が、前記集積回路の供給電圧の約２分の１である、方法。
  25. 請求項１６に記載の方法であって、
    前記ストレス電圧が、前記集積回路の供給電圧の約０．５倍から１．０倍の間である、方法。
  26. 請求項１６に記載の方法であって、
    前記複数のキャパシタの数、および前記センス電圧の絶対値は、最初の障害が典型的なデバイス寿命の選択されたパーセンタイルを反映するように、使用条件ワイブル分布を平行移動することによって選択される、方法。
  27. 請求項１６に記載の方法であって、
    前記複数のメタルラインの数、および前記センス電圧の絶対値は、最初の障害が典型的なデバイス寿命の選択されたパーセンタイルを反映するように、使用条件対数正規分布を平行移動することによって選択される、方法。
  28. 集積回路内で寿命末期を表示するデバイスであって、
    ホットキャリア注入障害を予測する回路と、
    ゲート酸化物ＴＤＤＢ障害を予測する回路と、
    エレクトロマイグレーション障害を予測する回路と、
    前記ホットキャリア注入障害、前記ゲート酸化物ＴＤＤＢ障害、または前記エレクトロマイグレーション障害のいずれかの発生時期を表示する回路と、
    を備えるデバイス。
  29. 請求項２８に記載のデバイスであって、
    ホットキャリア注入障害を予測する前記回路は、
    ホットキャリア注入によって劣化し、第１のクロック信号を生成するリング発振器と、
    ホットキャリア注入によって劣化せず、第２のクロック信号を生成するリング発振器と、
    ｋが整数である２ｋ周波数分割器と、
    多重ビット出力を有するバイナリ・カウンタと、
    バイナリ・コンパレータと、
    を備え、
    前記第１のクロック信号が、前記バイナリ・カウンタの入力に加えられ、
    前記第２のクロック信号が、前記２ｋ周波数分割器の入力に加えられて、それによって第２のクロック信号の周波数の１／２ｋ倍の周波数の第３のクロック信号を出力し、
    前記第３のクロック信号が、前記バイナリ・カウンタおよび前記バイナリ・コンパレータを初期化かつ動作可能にし、
    前記バイナリ・カウンタの前記多重ビット出力が、前記バイナリ・コンパレータに加えられ、
    前記バイナリ・コンパレータが、前記多重ビット出力を固定バイナリ値と比較し、それによって前記ホットキャリア注入障害が発生したかどうかを判定する、デバイス。
  30. 請求項２８に記載のデバイスであって、
    ゲート酸化物ＴＤＤＢ障害を予測する前記回路は、
    端子ＡおよびＢを有する、複数の並列接続されたキャパシタからなるキャパシタバンクと、
    前記端子Ｂと回路コモンとの間に電気的に接続された第１の抵抗器と、
    第１のスイッチによって前記端子Ａに接続されたストレス電圧源と、
    第２のスイッチによって第２の抵抗器と直列に前記端子Ａに接続されたセンス電圧源と、
    前記端子Ａをインバータの入力に接続する第３のスイッチと、
    を備え、
    前記キャパシタバンクは、前記第１のスイッチを閉じ、かつ前記第２のスイッチおよび第３のスイッチを開くことによって、ストレスを与えられ、
    ゲート酸化物ＴＤＤＢ障害の前記予測は、前記第１のスイッチを開き、かつ前記第２のスイッチおよび前記第３のスイッチを閉じると共に、前記インバータの出力の論理状態を観察することによって、判定され、前記インバータの前記出力の前記論理レベルがハイであれば、前記ゲート酸化物ＴＤＤＢ障害が発生している、デバイス。
  31. 請求項３０に記載のデバイスであって、
    前記複数のキャパシタの数、および前記センス電圧の絶対値は、最初の障害が典型的なデバイス寿命の選択されたパーセンタイルを反映するように、使用条件ワイブル分布を平行移動することによって選択される、デバイス。
  32. 請求項２８に記載のデバイスであって、
    エレクトロマイグレーション障害を予測する前記回路は、
    端子ＡおよびＢを有する、複数の並列接続された最小幅メタルラインからなるメタルラインバンクであって、前記端子Ｂが回路コモンに電気的に接続されているメタルラインバンクと、
    第１のスイッチによって前記端子Ａに接続されているストレス電圧源と、
    第２のスイッチによって第２の抵抗器と直列に、前記端子Ａに接続されているセンス電圧源と、
    前記端子Ａをラッチの入力に接続する第３のスイッチと、
    を備え、
    前記メタルラインバンクは、前記第１のスイッチを閉じ、かつ前記第２のスイッチおよび前記第３のスイッチを開くことによって、ストレスが加えられ、
    エレクトロマイグレーション障害の前記予測は、前記第１のスイッチを開き、かつ前記第２のスイッチおよび前記第３のスイッチを閉じると共に、前記ラッチの出力の論理状態を観察することによって、判定され、前記ラッチの前記出力の前記論理状態がハイであれば、前記エレクトロマイグレーション障害が発生している、デバイス。
  33. 請求項３２に記載のデバイスであって、
    前記複数のメタルラインの数、および前記センス電圧の絶対値は、最初の障害が典型的なデバイス寿命の選択されたパーセンタイルを反映するように、使用条件対数正規分布を平行移動することによって選択される、デバイス。
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