JP2004253822A - 表面実装型パッケージ及びその製造方法 - Google Patents

表面実装型パッケージ及びその製造方法 Download PDF

Info

Publication number
JP2004253822A
JP2004253822A JP2004171126A JP2004171126A JP2004253822A JP 2004253822 A JP2004253822 A JP 2004253822A JP 2004171126 A JP2004171126 A JP 2004171126A JP 2004171126 A JP2004171126 A JP 2004171126A JP 2004253822 A JP2004253822 A JP 2004253822A
Authority
JP
Japan
Prior art keywords
solder
package body
electrode
signal electrode
package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004171126A
Other languages
English (en)
Other versions
JP3869434B2 (ja
Inventor
Tameji Ota
為治 太田
Takashi Yamazaki
高志 山崎
Kenichi Aihara
憲一 合原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Denso Corp
Original Assignee
Kyocera Corp
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp, Denso Corp filed Critical Kyocera Corp
Priority to JP2004171126A priority Critical patent/JP3869434B2/ja
Publication of JP2004253822A publication Critical patent/JP2004253822A/ja
Application granted granted Critical
Publication of JP3869434B2 publication Critical patent/JP3869434B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49175Parallel arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】 実装状態での信頼性の向上を、極めて簡単な構造により実現すると共に、実装工程を簡略化すること。
【解決手段】 加速度センサ回路2を搭載したパッケージ本体1の実装面(底面)には、所定個数の信号電極3の他に、加速度センサ回路2及び信号電極3などとは電気的に絶縁された状態の円形状の疑似電極5が4個形成される。パッケージ本体1の実装面における対向縁部には、面取り部1aが形成され、この面取り部1aに信号電極と一体化された状態の補助信号電極4が形成される。パッケージ本体1は、配線基板9に対しはんだペーストを用いたリフロー法により実装され、その実装時には、疑似電極5部分のはんだ10が溶融した状態で発生する内圧によって、パッケージ本体1及び配線基板9間のクリアランスが保持されるようになり、以てはんだ厚が確保される。
【選択図】 図1

Description

本発明は、実装面に形成された信号電極を配線基板側に形成された配線パターンに対してはんだにより直接的に接続する構成の表面実装型パッケージ及びその実装方法に関するものである。
従来より、例えば半導体装置用の表面実装型パッケージにおいては、高密度実装に対応するために、表面実装用のリード(ガルウイング状リードやJ字状リードなど)を利用した構造に代えて、はんだバンプを利用したリードレスタイプのパッケージ構造(底面にアレイ状の信号電極を設けたパッケージ構造)を採用することが行われている(例えば特許文献1及び2参照)。
実用新案登録第2568788公報 特公平7−79187号公報
上記のようなリードレスタイプのパッケージ構造では、配線基板への実装密度が向上すると共に、例えばBGA(Ball Grid Array )パッケージのように電極数を飛躍的に増大させた構造も可能になり、しかも配線基板側の設計自由度も向上するなどの利点がある。
しかし、このようなパッケージ構造では、半導体装置の高集積化、或いはセンシング用トランスジューサなどの組み込みなどによりパッケージ本体が大型化してくると、その自重の増加に起因して次のような問題点が惹起される。
即ち、パッケージ本体側の信号電極と配線基板側の配線パターンとの間を接合するはんだ部分には、それらパッケージ本体と配線基板との熱膨張係数差に伴う熱応力が作用するものであるが、斯様な熱応力に起因したはんだ部分の熱疲労破壊に対処するためには、はんだ厚(バンプ高さ)を大きくすれば良いことが一般的に知られている。
ところが、上記のようにパッケージ本体の自重が増加すると、実装時にはんだ溶融工程を経ることに伴い前記接合部分のはんだ厚(バンプ高さ)が減少することになるため、その接合部分で熱疲労破壊を来たす可能性が高くなって、実装状態での信頼性低下を招くことになる。このため、例えば自動車に搭載される電子制御装置のように、雰囲気温度の変化や振動が大きい環境下で使用される装置に対しては、上記のような表面実装型パッケージを採用することは困難とされていた。
また、これとは別に、リードレスタイプの表面実装型パッケージでは、はんだ付け状態の外観検査が困難になるという問題点もあり、かといって実装状態の確認を電気的な特性検査だけで済ませた場合には、実装時の不良率が高くなることが避けられず、この面からも実装状態での信頼性低下を招くことになる。
本発明は上記のような事情に鑑みてなされたものであり、その目的は、実装状態での信頼性の向上を、極めて簡単な構造により実現できるようになる表面実装型パッケージを提供することにあり、また、斯様な表面実装型パッケージの実装工程を簡略化できるようになる表面実装型パッケージの実装方法を提供することにある。
請求項1記載の表面実装型パッケージは、パッケージ本体の実装面、つまり回路素子のための信号電極が設けられる面に、配線基板側に形成された被接続部に対して扁平な樽形状を呈するはんだにより接続される円形の疑似電極を形成し、そのはんだの溶融状態で発生する内圧(はんだの表面張力により発生する内圧)によってパッケージ本体及び配線基板間のクリアランスを保持する構成とした上で、前記信号電極と一体化された状態のはんだ濡れ性が良好な補助信号電極を、前記パッケージ本体の実装面の縁部に設けた構成に特徴を有する。
この構成によれば、パッケージ本体を配線基板上に実装した状態では、円形の疑似電極と配線基板側の被接続部との間を接続するための扁平な樽形状を呈するはんだが、パッケージ本体と配線基板との間のクリアランスを保持するための一種のスペーサとして機能するものである。この結果、疑似電極を形成するだけの極めて簡単な構造によって、信号電極と配線基板側の配線パターンとの間のはんだ厚を確保できることになる。また、パッケージ本体を配線基板上に実装する際には、信号電極及び配線パターン間を接続するためのはんだが、はんだ濡れ性が良好な補助信号電極まで広がるようになる。このとき、補助信号電極は、パッケージ本体における実装面の縁部に設けられている関係上、配線基板に対して傾斜した形態となっており、このため、補助信号電極まで広がったはんだ部分の表面張力は、下向きに作用する力の成分が相対的に減少するようになる。しかも、補助信号電極は、パッケージ本体の実装面の縁部に配置された状態、つまり、補助信号電極部分でのはんだの「濡れ」状態の外観検査を行う場合において必要最小限の状態となっているから、補助信号電極部分に広がるはんだの量が増えて、その濡れ角が必然的に大きくなる。このように補助信号電極部分のはんだの濡れ角が大きくなった状態では、そのはんだの境界面に作用する表面張力に応じた下向きの力の低減を期待できるようになり、この面からもはんだ厚の確保に寄与できるようになる。
このため、表面実装型パッケージの自重が大きな状態であった場合でも、信号電極及び配線基板間の接合部分のはんだ厚が減少する事態を招くことがなく、その接合部分で熱疲労破壊を来たす可能性が低くなる。これにより、実装状態での信頼性を向上させることができて、例えば自動車のように厳しい環境下で使用される装置に対しても十分に適用可能となるものである。
また、前記疑似電極を円形に形成したことにより、その疑似電極及び配線基板側の被接続部間に介在された状態となるはんだ部分の内圧が、疑似電極を他の形状とした場合に比べて高くなる。このため、そのはんだ部分によるスペーサ機能を十分に発揮させることができて、信号電極と配線基板側の配線パターンとの間のはんだ厚を、十分な状態に確実に保持し得るようになる。
請求項2記載の発明によれば、複数個設けられる疑似電極が、パッケージ本体の実装面の中心に対して対称配置状となっているから、それら疑似電極と被接続部との間を接続するはんだ部分での内圧がパッケージ本体に対し均等に作用するようになり、結果的に、信号電極と配線基板側の配線パターンとの間のはんだ厚を、各部でのバランスが良い状態で確保できるようになる。
請求項3記載の発明によれば、パッケージ本体を配線基板上に実装する際には、信号電極及び配線パターン間を接続するためのはんだが、はんだ濡れ性が良好な補助信号電極まで広がるようになる。このとき、補助信号電極は配線基板に対して傾斜した形態となっているため、補助信号電極まで広がったはんだ部分の表面張力は、下向きに作用する力の成分が相対的に減少するようになる。
この結果、パッケージ本体を押し下げようとする力が低減されるようになって、はんだ厚を確保するのに有益となる。また、はんだが補助信号電極まで広がるようになる結果、この補助信号電極部分でのはんだの「濡れ」状態の外観検査を行うことにより、パッケージ全体のはんだ付け状態の適否を容易に類推できるようになる。このため、上記のような外観検査により実装状態での不良率を低減させることが可能となって、実装状態での信頼性を高め得るようになる。
また、請求項4記載の発明のように、はんだを介して疑似電極と接続される配線基板側の被接続部の形状を、当該疑似電極と同じ円形に形成した場合には、その疑似電極及び被接続部間に介在された状態となるはんだ部分の内圧が、それら疑似電極及び接続部を他の形状とした場合に比べて高くなる。このため、当該はんだ部分によるスペーサ機能を十分に発揮させることができて、信号電極と配線パターンとの間のはんだ厚を十分な状態に確実に保持し得るようになる。
請求項5記載の表面実装型パッケージの実装方法のように、信号電極及び疑似電極を備えた表面実装型パッケージを配線基板上に実装する際に、信号電極にはんだを供給する工程で疑似電極に対して同時にはんだを供給する構成とした場合には、その実装工程を簡略化できるため製造上において有益となる。
(第1の実施の形態)
以下、本発明の第1実施例について図1〜図11を参照しながら説明する。図4にはパッケージ本体1の底面図が示され、図5には封止用の蓋を除去した状態でのパッケージ本体1の平面図が示されている。これら図4及び図5において、矩形状をなすパッケージ本体1は、例えば自動車用の加速度センサパッケージとして構成されたもので、その内部に加速度を電気信号に変換する機能を備えた加速度センサ回路2(本発明でいう回路素子に相当)が搭載されている。
この場合、上記加速度センサ回路2は、歪みゲージが形成された周知構成の半導体センサチップ2aの他に、その歪みゲージの変位量に基づいて加速度情報を得るための信号処理を行う信号処理用IC2b及びコンデンサ2cを含んだ構成となっている。
上記パッケージ本体1は底面が実装面とされたもので、その実装面における長辺側の対向縁部には、例えばテーパ角が45°の面取り部1a、1aが形成されている。上記実装面には、前記加速度センサ回路2と電気的に接続された例えば8個の信号電極3が形成されており、また、上記面取り部1aには、当該信号電極3と一体化された状態の補助信号電極4が形成されている。
尚、上記信号電極3は、短冊形状に形成されており、パッケージ本体1の実装面における中央部分に4個ずつに区分された状態で対向配置されると共に、各一端側が上記実装面における長辺側の対向縁部まで延びるように位置されており、その縁部部分で前記補助信号電極4と一体化される構成となっている。また、この場合において、補助信号電極4は、面取り部1aにおけるパッケージ本体1の実装面(底面)寄りの部位に部分的に配置された形状となっている。
パッケージ本体1の実装面における各隅部寄り部位には、円形状をなす疑似電極5が合計4個形成されている。この疑似電極5は、前記加速度センサ回路2及び信号電極3などとは電気的に絶縁されたもので、上記実装面の中心に対して対称配置状を呈し、且つ2個ずつが前記信号電極3群を挟んで対向した形態となるように設けられている。
この場合において、パッケージ本体1の実装時にはんだ付けされる信号電極3の表面は、はんだ濡れ性が良好な状態に形成することは勿論のこと、補助信号電極4及び疑似電極5の表面も同様にはんだ濡れ性が良好な状態に形成するものである。また、信号電極3、補助信号電極4及び疑似電極5に対して、酸化防止のためのはんだ膜を予め形成しておいても良い。
上記したパッケージ本体1は、セラミックやプラスチック或いはガラスなどを利用して構成できるものであり、本実施例ではアルミナを利用する構成としている。図6には、パッケージ本体1をアルミナを利用して製造する場合の製造プロセス例が示されており、以下これについて説明する。
即ち、この製造プロセスは、グリーンシート積層法(或いはグリーンテープ積層法)と呼ばれるもので、アルミナ粉末、鉱物質粉末、有機バインダなどを含んで成る周知のグリーンシート6を例えば5枚用意し、図6(a)に示すように、その内の例えば上3枚に対して所定形状の打ち抜き孔6aを形成する。
次いで、これらグリーンシート6に対して、例えば導体ペースト(タングステンペーストなど)により、パッケージ本体1内での電気的接続のための内装配線を施すと同時に、前記信号電極3及び疑似電極5のための電極パターン3′及び5′(図6(c)参照))をスクリーン印刷により形成する。尚、図6では、内装配線の敷設状態については図示を省略しているが、シート面に施された通常の配線構造の他に、前記打ち抜き孔6aの形成時に各グリーンシート6にビアホールを形成し、このビアホールに導電ペーストを埋め込むようにした配線構造も備えた構成としている。
その後、グリーンシート6を積層して例えばホットプレスすることにより、各グリーンシート6を接合し、この接合状態で、図6(b)に示すように、例えば2個分のパッケージ本体1の元となるパッケージ基材7を切り出す。さらに、図6(c)に示すように、上記のように切り出したパッケージ基材7における角部(パッケージ本体1における面取り部1a、1aに対応した部分)に面取りを施す。この状態から、面取り部1a′に対して、前記補助信号電極4のための電極パターン4′(図6(d)参照)を形成する。尚、この電極パターン4′も導電ペーストのスクリーン印刷により形成されるもので、その印刷状態で前記信号電極3のための電極パターン3′と繋がった状態とされる。
この後には、図6(d)に示すように、パッケージ基材7を、1個分のパッケージ本体1の元となる単位パッケージ基材7′に分割し、各単位パッケージ基材7′を所定温度で焼成する。さらに、単位パッケージ基材7′上の電極パターン3′、4′及び5′に対して、はんだ濡れ性及び導電性が良好な金属材料(銅、金、ニッケルなど)によるメッキを施すことにより、図4に示すような信号電極3、補助信号電極4及び疑似電極5を形成し、以てパッケージ本体1を完成させる。
そして、斯様なパッケージ本体1内に前記加速度センサ回路2を搭載した後に、その開口部分を蓋(図1及び図2に符号1bを付して示す)により気密に封止することにより、図1ないし図3に示すような加速度センサパッケージ8が完成される。尚、図5に示すように、加速度センサ回路2は、パッケージ本体1に設けられた前記図示しない内装配線のための端子群1cを利用したワイヤボンディングにより接続することができる。
上記のように構成された加速度センサパッケージ8は、図1ないし図3に示すように、配線基板9上にはんだ10を利用して実装される。尚、この場合において、図1及び図2は加速度センサパッケージ8を配線基板9上に実装した状態での縦断側面図及び縦断正面図、図3は同状態での斜視図である。このような実装を行う際には、以下に述べるようなはんだペーストを用いたリフロー法を採用できる。
即ち、配線基板9には、信号電極3と接続される配線パターン9a及び疑似電極5と接続されるランド9b(本発明でいう被接続部に相当)がそれぞれ形成されており、その配線パターン9aにおけるはんだ付着部(ソルダレジスト除去部分)及び上記ランド9bにはんだペーストを印刷塗布する。次いで、配線基板9に印刷塗布したはんだペースト上に加速度センサパッケージ8をマウントし、この状態で温風や赤外線などを利用してはんだのリフローを行う。尚、上記配線パターン9aのはんだ付着部は、信号電極3及び補助信号電極4の双方と対向する形状に形成されており、また、ランド9bは、疑似電極5と同じ形状に形成されたもので、電気的に独立した形態となっている。
これにより、図1及び図2に示すように、パッケージ本体1側の信号電極3及び疑似電極5が、配線基板9側の配線パターン9a及びランド9bの各々に対してはんだ10により直接的に接続されるものである。この場合、信号電極3と連続した状態の補助信号電極4は、その表面がはんだ濡れ性が良好な状態に形成されているから、配線パターン9a側のはんだペーストがリフローされたときに、その補助信号電極4まではんだが広がるようになる。
しかして、上記した本実施例のように、パッケージ本体1に疑似電極5を設ける構成を採用した場合には、以下に述べるような作用・効果を奏することができる。
即ち、前述したようなリフロー工程では、加速度センサパッケージ8の自重の他に、信号電極3部分のはんだ10において発生する表面張力に伴う下向きの力が、パッケージ本体1を押し下げようとする力として作用する。このような力が作用した場合、疑似電極5部分のはんだ10には当該疑似電極5及びランド9bから外部へ逃げる部分がないため、そのはんだ10は図7に摸式的に示すように扁平な樽形状を呈するようになる。
溶融状態のはんだ10が上記のような樽形状を呈した状態では、その表面張力に応じてパッケージ本体1を押し上げようとする内圧が発生するものであり、斯様な内圧は、液滴に関するLaplace-Young の式により求めることができる。このLaplace-Young の式によれば、疑似電極5部分のはんだ10においてその溶融状態で発生する内圧(はんだ10の表面における内外の圧力差)ΔPは、ΔP=T{(1/R1 )+(1/R2 )}
で得られる。但し、Tは疑似電極5部分のはんだ10の表面張力、R1 及びR2は当該はんだ10の側面投影形状及び平面投影形状における各外周面の曲率半径(図7参照)である。
因みに、疑似電極5及びランド9b間のはんだ10の高さは、はんだペーストの印刷厚さから、疑似電極5及びランド9bの領域外へはみ出したはんだ量に相当した厚さ分だけ減少した寸法となる。この場合、上記はみ出しはんだ量は、疑似電極5部分のはんだ10において発生する内圧(上向きの力)と、信号電極3部分のはんだ10において発生する下向きの力及び加速度センサパッケージ8の自重の和との平衡状態に応じて決定されるものである。
要するに、パッケージ本体1及び配線基板9間のクリアランスは、疑似電極5部分のはんだ10で発生する内圧(上向きの力)と、信号電極3部分のはんだ10において発生する下向きの力及び加速度センサパッケージ8の自重の和との平衡状態に応じて決定されることになる。つまり、疑似電極5部分のはんだ10は、上記クリアランス(つまり、信号電極3と配線パターン9aとの間のはんだ厚)を保持するための一種のスペーサとして機能するようになる。
尚、図8には、パッケージ本体1を押し上げようとする力P1並びに当該パッケージ本体1を押し下げようとする力P2が、はんだ厚に応じてどのように変化するかを計算した結果の一例を示す。この図8に示されたように、上記のような力P1及びP2が釣り合う状態で、はんだ厚Dが確保されることになる。
従って、本実施例によれば、疑似電極5部分のはんだ10を、パッケージ本体1及び配線基板9間のクリアランスの確保のみに機能させることができるものであり、結果的に、疑似電極5を形成するだけの極めて簡単な構造によって、パッケージ本体1及び配線基板9間のクリアランス、つまりはんだ厚を十分な状態に保持できるものである。
このため、加速度センサパッケージ8の自重が大きな状態であった場合でも、パッケージ本体1及び配線基板9間の接合部分のはんだ厚が必要以上に減少する事態を招くことがなる。この結果、パッケージ本体1と配線基板9との熱膨張係数差に伴う熱応力をはんだ10により効果的に吸収できるようになり、上記接合部分で熱疲労破壊を来たす可能性が低くなる。これにより、加速度センサパッケージ8の実装状態での信頼性を向上させることができて、当該センサパッケージ8が例えば自動車のように厳しい環境下で使用される場合であっても十分に適用可能となるものである。
また、疑似電極5は、はんだ厚の確保のみに機能するものであって、BGAパッケージ用の電極のように高い接触信頼性が要求されるものではないから、はんだボールを使用するなどの特別の配慮が不要となり、実装作業性の低下を招く虞がなくなる。
さらに、本実施例のように疑似電極5及びこれが接続されるランド9bを円形に形成した場合には、その疑似電極5及びランド9b間に介在された状態となるはんだ10部分の内圧が、疑似電極5及びランド9bを他の形状とした場合に比べて高くなる。このため、そのはんだ10部分によるスペーサ機能を十分に発揮させることができて、信号電極3と配線パターン9aとの間のはんだ厚を、十分な状態に確実に保持し得るようになる利点がある。
しかも、合計4個設けられる疑似電極5は、パッケージ本体1の実装面の中心に対して対称配置状となっているから、それら疑似電極5部分のはんだ10での内圧がパッケージ本体1に対し均等に作用するようになり、結果的に、信号電極3と配線パターン9aとの間のはんだ厚を、各部でのバランスが良い状態で確保できるようになる。
尚、図9には、加速度センサパッケージ8を配線基板9上に実装した状態において、疑似電極5の有無に応じてはんだ厚がどのように変化するかを、複数のサンプルについて測定した結果を示す。この図9から明らかなように、疑似電極5を設けた場合には、はんだ厚を大きくできる効果を期待できる。
また、本実施例においては、加速度センサパッケージ8を配線基板9上に実装する際に、はんだペーストによるリフローを行うことによって、信号電極3用のはんだを供給する工程で疑似電極5用のはんだを同時に供給する実装方法を採用したから、その実装工程を簡略化できるようになって、実際の製造上において有益となるものである。
さらに、本実施例においては、パッケージ本体1の両側に面取り部1a、1aを形成すると共に、各面取り部1aに信号電極3と一体化された状態のはんだ濡れ性が良好な補助信号電極4を形成する構成としたから、以下に述べるような作用・効果を奏することができる。
即ち、例えば図11に示すように、パッケージ本体1に面取り部1aを形成することなく、パッケージ本体1の側面まで信号電極3を延長した構成を想定すると、その信号電極3の延長部分まで広がったはんだ10部分での表面張力は、その濡れ角が0°に近い場合において全て下向き(パッケージ本体1の側面に沿った方向)に作用するため、パッケージ本体1を押し下げようとする力が大きくなる。
これに対して、本実施例のように補助信号電極4が配線基板9に対して傾斜した形態となっていた場合には、補助信号電極4まで広がったはんだ10部分の表面張力は、例えばその濡れ角が0°に近い場合においてほぼ上記テーパ方向に作用するようになるため、下向きに作用する力の成分(分力成分)が相対的に減少するようになる。この結果、パッケージ本体1を押し下げようとする力が低減されるようになって、はんだ厚を確保するのに有益となるものであり、以て加速度センサパッケージ8の実装状態での信頼性向上に寄与できるようになる。
尚、補助信号電極4部分のはんだ10の表面張力によりパッケージ本体1に作用する力の方向及び大きさは、補助信号電極4部分のはんだ10の濡れ角に応じて異なるものであり、図10には、補助信号電極4部分のはんだ10の濡れ角と、パッケージ本体1に作用する力の方向及び大きさとの関係の一例を示した。但し、図10は面取り部1aのテーパ角が45°の場合の例である。
つまり、前記リフロー工程において、信号電極3及び配線パターン9a間のはんだ10が信号電極3から補助信号電極4側に押し出されて、図1に示すような状態(はんだ10の濡れ角が比較的大きい状態)になった場合には、その補助信号電極4部分のはんだ10の境界面に作用する表面張力は、下向きの力(パッケージ本体1を押し下げようとする力)の成分が減少することになり、濡れ角が十分に大きい場合には上向きの力の発生することになる。これにより、はんだ厚に関する自己調整機能が得られるものであり、はんだ厚の安定化に寄与できるようになる。また、はんだ10の濡れ角が大きい状態にならなかった場合でも、補助信号電極4部分のはんだ10の境界面に作用する表面張力は、下向きの力成分が減少して上向きの力の成分が増加するようになる。
一方、前述したように、リフロー工程において配線パターン9a側のはんだペーストがリフロー状態となったときに、そのリフローはんだが補助信号電極4まで広がるようになるから、この補助信号電極4部分でのはんだの「濡れ」状態の外観検査を行うことにより、加速度センサパッケージ8全体のはんだ付け状態の適否を容易に類推できるようになる。従って、斯様な外観検査により、加速度センサパッケージ8を実装したときの不良率を低減させることが可能となって、この面からも実装状態での信頼性を高め得るようになる。
この場合、上記補助信号電極4は、面取り部1aにおけるパッケージ本体1の実装面の縁部に配置された形状、つまり上記のような外観検査を行う場合において必要最小限の形状となっているから、当該補助信号電極4部分に広がるはんだ10の量が増えて、その濡れ角が必然的に大きくなる。この結果、その補助信号電極4部分のはんだ10の境界面に作用する表面張力に応じた下向きの力の低減を期待できるようになり、この面からもはんだ厚の確保に寄与できるようになる。
(第2の実施の形態)
尚、上記した第1実施例では、4個の疑似電極5を設ける構成としたが、その個数及び配置については、本発明の要旨を逸脱しない範囲で種々設定できる。例えば、本発明の第2実施例を示す図12のように、配線基板11上に実装されるパッケージ本体12が、その四方から信号電極(図示せず)を取り出すクワッドタイプのものであった場合には、パッケージ本体12の実装面(底部)の中心部に大形状の円形疑似電極13を1個だけ設ける構成とすることができる。尚、上記パッケージ本体12にも、その実装面の周縁部に面取り部12a及び補助信号電極(図示せず)が設けられるものであり、図12には、当該補助信号電極まではんだ14がはみ出した状態が示されている。
(その他の実施の形態)
尚、本発明は上記した実施例に限定されるものではなく、次のような変形または拡張が可能である。半導体センサチップ2aや信号処理用IC2bのような半導体素子を搭載する表面実装型半導体パッケージを例に挙げたが、抵抗回路網やRC回路網のような受動部品などを搭載する表面実装型パッケージに適用することもできる。
加速度センサ回路2を搭載した加速度センサパッケージ8を例に挙げたが、圧力などの力学量を電気信号に変換するセンサ回路を搭載した力学量センサパッケージとして構成しても良く、また、温度センサ、磁気センサ、放射線センサなどのような他のセンサ回路を搭載したセンサパッケージとしても良い。
パッケージ本体1側の信号電極3及び疑似電極5に予めはんだバンプを形成しておく構成も可能である。各電極3、4及び5として採用する材料は、タングステンに限らず、銅、銀、金、アルミニウム、ニッケルなど一般的な導電材料を広く利用できる。また、各電極3、4及び5はスクリーン印刷により形成したが、これ以外の手法(パッド印刷、メッキ、ホットスタンプなど)により形成しても良いことは勿論である。
本発明の第1実施例を示す加速度センサパッケージの実装状態での縦断側面図 加速度センサパッケージの実装状態での縦断正面図 加速度センサパッケージの実装状態での斜視図 パッケージ本体の底面図 パッケージ本体の上面図 製造プロセスを示す斜視図 疑似電極部分のはんだの形状を摸式的に示す斜視図 はんだ厚とパッケージ本体に作用する力との関係を表した特性図 複数のサンプルについて疑似電極の有無とはんだ厚の分布状態との関係を表した特性図 はんだの濡れ角とパッケージ本体に作用する力との関係を表した特性図 第1実施例の作用・効果を説明するために例示した要部の断面図 本発明の第2実施例を示す図3相当図
符号の説明
図面中、1はパッケージ本体、1aは面取り部、2は加速度センサ回路、3は信号電極、4は補助信号電極、5は疑似電極、8は加速度センサパッケージ、9は配線基板、9aは配線パターン、9bはランド(被接続部)、10ははんだ、11は配線基板、12はパッケージ本体、12aは面取り部、13は疑似電極、14ははんだを示す。

Claims (5)

  1. 回路素子が搭載されるパッケージ本体の実装面に当該回路素子と接続される信号電極を備え、前記信号電極を配線基板側に形成された配線パターンに対してはんだにより直接的に接続するようにした表面実装型パッケージにおいて、
    前記パッケージ本体の実装面に、前記配線基板側に形成された被接続部に対して扁平な樽形状を呈するはんだにより接続される円形の疑似電極を形成し、そのはんだの溶融状態で発生する内圧によって前記パッケージ本体及び配線基板間のクリアランスを保持する構成とした上で、
    前記信号電極と一体化された状態のはんだ濡れ性が良好な補助信号電極を、前記パッケージ本体の実装面の縁部に設けたことを特徴とする表面実装型パッケージ。
  2. 前記疑似電極は、前記パッケージ本体の実装面の中心に対して対称配置状となるように複数個形成されることを特徴とする請求項1記載の表面実装型パッケージ。
  3. 前記パッケージ本体における実装面の縁部に面取り部を形成し、その面取り部に前記補助信号電極を設けたことを特徴とする請求項1または2記載の表面実装型パッケージ。
  4. はんだを介して前記疑似電極と接続される前記配線基板側の被接続部は、当該疑似電極と同じ形状の円形に形成されていることを特徴とする請求項1ないし3の何れかに記載の表面実装型パッケージ。
  5. 請求項1ないし4の何れかに記載の表面実装型パッケージを配線基板上に実装する際に、前記信号電極用のはんだを供給する工程で前記疑似電極用のはんだを同時に供給することを特徴とする表面実装型パッケージの実装方法。
JP2004171126A 2004-06-09 2004-06-09 表面実装型パッケージ及びその製造方法 Expired - Fee Related JP3869434B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004171126A JP3869434B2 (ja) 2004-06-09 2004-06-09 表面実装型パッケージ及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004171126A JP3869434B2 (ja) 2004-06-09 2004-06-09 表面実装型パッケージ及びその製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP32981996A Division JP3576727B2 (ja) 1996-12-10 1996-12-10 表面実装型パッケージ

Publications (2)

Publication Number Publication Date
JP2004253822A true JP2004253822A (ja) 2004-09-09
JP3869434B2 JP3869434B2 (ja) 2007-01-17

Family

ID=33028764

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004171126A Expired - Fee Related JP3869434B2 (ja) 2004-06-09 2004-06-09 表面実装型パッケージ及びその製造方法

Country Status (1)

Country Link
JP (1) JP3869434B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009094168A (ja) * 2007-10-04 2009-04-30 Denso Corp 回路基板
JP2012169583A (ja) * 2011-01-28 2012-09-06 Daishinku Corp 電子部品パッケージ用封止部材、電子部品パッケージ、及び電子部品パッケージ用封止部材の製造方法
JP2022071517A (ja) * 2020-10-28 2022-05-16 株式会社村田製作所 インダクタ部品及びインダクタ部品実装基板

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009094168A (ja) * 2007-10-04 2009-04-30 Denso Corp 回路基板
JP2012169583A (ja) * 2011-01-28 2012-09-06 Daishinku Corp 電子部品パッケージ用封止部材、電子部品パッケージ、及び電子部品パッケージ用封止部材の製造方法
JP2022071517A (ja) * 2020-10-28 2022-05-16 株式会社村田製作所 インダクタ部品及びインダクタ部品実装基板
JP7294300B2 (ja) 2020-10-28 2023-06-20 株式会社村田製作所 インダクタ部品及びインダクタ部品実装基板

Also Published As

Publication number Publication date
JP3869434B2 (ja) 2007-01-17

Similar Documents

Publication Publication Date Title
JP3576727B2 (ja) 表面実装型パッケージ
US7719110B2 (en) Flip chip package including a non-planar heat spreader and method of making the same
US20110266672A1 (en) Integrated-circuit attachment structure with solder balls and pins
KR101341273B1 (ko) 반도체 패키지 및 당해 반도체 패키지의 실장구조
JP2001210954A (ja) 多層基板
JP6636846B2 (ja) 半導体装置および半導体装置の製造方法
JP2007207802A (ja) 電子回路モジュールとその製造方法
JP2005183951A (ja) 熱放出型積層パッケージ及びそれが実装されたモジュール
US20150279770A1 (en) Package, semiconductor device, and semiconductor module
JP2004165671A (ja) 半導体パッケージング構造
JP2004253822A (ja) 表面実装型パッケージ及びその製造方法
JP3695458B2 (ja) 半導体装置、回路基板並びに電子機器
KR100663549B1 (ko) 반도체 패키지 및 그 제조방법
US6111309A (en) Semiconductor device
JP2009277940A (ja) 半導体パッケージ、実装用回路基板および実装構造体
JP4084814B2 (ja) 配線基板
JPH08191128A (ja) 電子装置
JP5804762B2 (ja) 圧電デバイス
JP2906673B2 (ja) 半導体装置
KR101880102B1 (ko) 적층식 반도체 패키지
US20050231922A1 (en) Functional printed circuit board module with an embedded chip
JP2005216878A (ja) 半導体パッケージ及びその実装構造
JP4829869B2 (ja) 半導体パッケージの積層組立体
JP4117480B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
KR100997782B1 (ko) 반도체 칩 패키지의 제조 방법 및 이에 따라 제조된반도체 칩 패키지

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040609

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060523

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060712

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060822

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060829

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060926

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20061012

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101020

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111020

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121020

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121020

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131020

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees