JP2004241771A - 電子パッケージ修正プロセス - Google Patents
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Abstract
【課題】上面ビアを接続する新しい電気修正経路を実現する多層セラミック修正プロセスを提供すること。
【解決手段】修正経路６５は、多層セラミック基板内に含まれる欠陥ネット４０と冗長修正ネット４５の間に設定される。欠陥ネットと修正ネット各々は基板の表面ビア４１，４６で終端する。レーザを使用して、電気的修正構造から欠陥ネットを電気的に分離し、これに続いて、基板上および基板内に後焼成回路を形成する。さらに電気修正線６５を表面不活性化する。
【選択図】図１０
【解決手段】修正経路６５は、多層セラミック基板内に含まれる欠陥ネット４０と冗長修正ネット４５の間に設定される。欠陥ネットと修正ネット各々は基板の表面ビア４１，４６で終端する。レーザを使用して、電気的修正構造から欠陥ネットを電気的に分離し、これに続いて、基板上および基板内に後焼成回路を形成する。さらに電気修正線６５を表面不活性化する。
【選択図】図１０
Description
本発明は、電子パッケージに向けられ、特に、多層セラミック・パッケージ内の欠陥のある電気接続を修正する方法に向けられる。
多層セラミック（「ＭＬＣ」）基板は、数千の電気接続を含むことができる。ＭＬＣ基板内の欠陥のある電気回路すなわち「ネット」をもたらすことがある多数の製造上の問題がある。２つの最も一般的な欠陥は、単純な開き回路または短絡回路である。ＭＬＣ基板がいったん焼成されてしまうと、欠陥電気接続は基板中に含まれるので、電気的な欠陥を修正することは非常に困難である。欠陥電気ネットを修正するために使用される現在の方法は、従来の薄膜技術を使用して基板の上面に新しい電気接続を作ることである。この方法では、多くの場合、ＭＬＣ基板の上面に多層修正構造を作ることが必要になる。薄膜修正技術は非常に有効であるが、プロセス・ステップの数および高分解能ツーリングが要求されるために高価でもある。
したがって、ＭＬＣ基板の欠陥電気接続すなわちネットを修正する低コストの代替方法が必要とされている。それゆえに、本発明の目的は、ＭＬＣ基板内の欠陥ネットを修正する新規なプロセスを提供することである。本方法は、数値制御ツーリングを使用して、ＭＬＣ基板内の欠陥ネットと修正ネットの間に電気接続を画定し、かつ形成することを含む。この修正ネットは、ＭＬＣ基板内に配置された冗長ネットである。この新しい修正方法は、薄膜構造に依拠しない。それどころか、修正部分は、レーザ・アブレーション・プロセス（laser ablation process）および金属堆積プロセス（metal deposition process）によってＭＬＣ基板の表面に埋め込まれる。
本発明の目的および利点は、下記のステップを備える、多層セラミック基板内の欠陥電気接続を修正する方法を実現することで達成された。すなわち、この方法は、多層セラミック基板の電気修正経路を画定するステップと、多層セラミック基板の上面にレーザでトレンチを形成するステップであって、このトレンチが欠陥上面ビアで画定された第１の端部および修正ネット上面ビアで画定された第２の端部を有するものであるステップと、欠陥上面ビアを第１の所望深さまでレーザ・アブレーション除去するステップと、修正ネット上面ビアを第２の所望深さまでレーザ・アブレーション除去するステップと、残っている金属を除去するように欠陥上面ビアを第３の所望深さまでエッチングするステップと、欠陥上面ビアに絶縁材料を充填するステップと、トレンチ内および修正上面ビア内および欠陥上面ビア内に所望の厚さまで導電性金属を堆積して、電気修正部分を形成するステップとを備える。本方法は、さらに、上面を研磨して電気修正部分から余分な堆積導電性金属を除去すること、および電気修正部分の上に誘電体材料を付けることをさらに含むことができる。
本発明は、電気的修正の用途に限定されない。したがって、本発明はまた、次のステップを備える多層セラミック基板の新しいまたは代替えの電気接続を作る方法を提供する。すなわち、この方法は、多層セラミック基板内に電気接続を画定するステップと、多層セラミック基板の上面にレーザでトレンチを形成するステップであって、そのトレンチが第１のビアで画定された第１の端部および第２のビアで画定された第２の端部を有するものであるステップと、第１のビアを第１の所望深さまでレーザ・アブレーション除去するステップと、第２のビアを第２の所望深さまでレーザ・アブレーション除去するステップと、トレンチ内および修正ビア内に所望の厚さまで導電性金属を堆積して電気接続を作るステップとを備える。本方法は、上面を研磨して電気接続から余分な堆積導電性金属を除去すること、および電気接続の上に誘電体材料を付けることをさらに含むことができる。
さらに、本発明は、また、複数の上面ビアを有する多層セラミック基板と、多層セラミック基板の上面にレーザで形成されたトレンチであって、欠陥上面ビアで画定された第１の端部および修正上面ビアで画定された第２の端部を有し、さらに第１および第２のビアが所望の深さまでレーザ・アブレーション除去されたものであるトレンチと、欠陥上面ビアを所望深さまで満たす絶縁材料と、トレンチおよび修正上面ビアおよび欠陥上面ビアを満たして、電気修正部分を作る導電性金属とを備える多層セラミック基板修正構造も提供する。この修正構造は、さらに、電気修正部分の上に誘電体材料を備えることができる。
本発明のこれらの目的および他の目的は、添付の図面と共に考察される以下の説明を参照した後でより明らかになるであろう。
新規であると信じられる本発明の特徴および本発明の特徴的な要素は、添付の特許請求の範囲で特に明らかにされる。図は説明の目的のためだけのものであり、一定の比率に応じて描かれていない。しかし、本発明自体は、動作の構成および方法の両方について、添付の図面に関連して行われる以下の詳細な説明を参照することで適切に理解することができる。
本発明は、焼成された多層セラミック（「ＭＬＣ」）基板上で上面ビアを接続する新しい電気修正経路を実現する新規な修正プロセスを提供することで達成された。修正経路は、ＭＬＣ基板内に含まれる欠陥ネットと冗長修正ネットの間に設けられる。欠陥ネットおよび修正ネット各々は、ＭＬＣ基板の表面ビアで終る。本方法は、高価な薄膜ツーリングまたは技術を使用することなしに、ＭＬＣ基板上およびＭＬＣ基板内に後焼成回路を形成することを可能にする。この新規なプロセスを使用する電気的な修正によって、欠陥ネットを基板内の予備または冗長ネットに経路設定し直すことができるようになり、そして、そうでなければ欠陥のある基板が回復される。
第１のステップは、最適な電気修正経路を決定することである。この後で、電気修正構造が形成され、さらに欠陥ネットが電気修正構造から電気的に分離される。この修正部分が金属化され、無関係な金属が取り除かれる。これに続いて、電気修正線の表面不活性化（passivation）だけでなく、欠陥ネットの上の修正ネット表面パッドがチップの配線（Ｃ４）から電気的に分離される。最後に、修正表面パッドの端子金属がメッキされる。ここで、添付の図を参照して、このプロセスをより詳細に説明する。
一般的なＭＬＣ基板では、可能な修正経路の数はかなり多い。本発明の好ましい実施形態では、修正経路および構造を直接ディジタル的に決定することが使用される。直接ディジタル的決定では、各欠陥ネット間で使用できる最短修正経路を定めるために経路設定プログラムが使用される。予め定義された電気的性能パラメータを使用して、ルータで配線ソリューション、すなわち修正経路および修正の形状寸法を定める。ルータは、修正経路のグラフィック像を作り、そして修正ツールで修正を行うために必要な全ての情報を含んだデータ・ファイルを出力する。レーザおよびマイクロ・ディスペンス（micro-dispense）・ツールのような修正ツールが、設計ルータからのデータ出力を処理し、さらに、並進ステージの数値制御位置合せを動作させるようにこのデータを使用して修正を行う。
修正の直接ディジタル処理によって、自動設計ソフトウェアを使用する行われるべき修正の設計が可能になる。そして、数値的なディジタル設計データは、修正構造を形成するために使用される数値制御ツーリングに伝えられる。設計および修正のディジタル処理によって、最適修正経路を定めることができるようになり、同時に、パターンの写真処理で使用される高価なマスクのような多くのハードのツーリングの要求条件の必要が無くなる。修正は、ＭＬＣ基板でレーザ・アブレーション・プロセスによって行われる。焼成セラミックの上面の下に修正構造を設けることで、低コストの一括メタライゼーション（metallization）方式を使用することができるようになる。これによって、結果的に、修正構造は焼成ＭＬＣ基板の表面の下で金属化されるようになり、また、余分な表面金属は従来の研磨プロセスで除去されるようになる。これによって、フォトレジストまたは反応性イオン・エッチングの使用のような高価なパターン形成プロセスを無くすることができる。
電気的修正設計は、このプロセスの最初のステップである。電気的修正設計の目的は、元のＭＬＣ基板に組み込まれている冗長修正ネットの位置に関係して、電気的欠陥のあるネットの位置に基づいた最適修正経路を定めることである。自動経路設定プログラムは、使用可能な最短修正経路を定め、さらに、修正経路の全長に依存して、修正されるシステムの電気的仕様を満たすために単一線修正が必要か二重線修正が必要かを定める。自動経路設定プログラムは、一般に、組み込まれるチップの設計だけでなく、薄膜層を含んだＭＬＣ基板の設計にも使用される。
修正の全長は、修正された構造の電気的な性能、例えばインピーダンス、フライトの時間、に影響を及ぼす。修正された構造は、修正線および修正ネットとして画定される。修正線が長いほど、修正線は全体的な電気的性能により大きな影響を及ぼす。電気的性能に及ぼす修正線の影響を最小限にするために、比較的長い長さを必要とする修正には二重修正線が使用される。二重構造によって、修正線のインピーダンスはほぼ５０％だけ下がり、このことで、インピーダンスのような修正線の電気的な特性は冗長修正ネットのそれにいっそうよく合うようになる。修正設計がいったん定められると、データは次の処理ツール、レーザに渡される。簡単にするために、以下の例は、単一修正線の形成を説明する。
ここで図１を参照すると、レーザ・ビーム１０が、基板３０の表面２５にトレンチ２０を形成するために使用される。後で余分な修正金属を除去するために基板を研磨するので、基板表面は比較的平らである必要がある。基板の反り、すなわち平坦からのずれが修正トレンチの深さよりも大きい場合には、上面が確実に同一平面にあるようにするために、基板は、トレンチ形成前に表面ラッピングまたは研磨が必要であるかもしれない。
トレンチ２０によって、欠陥金属ネット４０および欠陥金属ネット・ビア４１から代替えの修正金属ネット４５および修正金属ネット・ビア４６までの所望の修正導体の経路が画定される。好ましい実施形態では、ほぼ３０８ｎｍの波長で動作するＸｅＣｌエキシマ・レーザが、電気的修正構造を作るために使用される。本修正手段は、一様なビーム分布を有するエキシマ・レーザの使用に集中している。材料の切断または成形に使用される一般的なガウス型のビーム・システムとは異なって、このシステムでは、ビーム経路に位置づけされたアパーチャ・ブレード（aperture blade）を直接制御することで様々なトレンチ幅を画定することができる。ガウス型ビーム・システムでは、通常、不要な時間とコストをプロセスに追加する切り溝、すなわちトレンチの幅を実現するために多数の少しずつ間隔の増す走査を使用することが必要である。また、一様なビーム分布を使用することで、大抵のガウス型ビーム・システムの高エネルギー領域に関連した深さすなわち侵入制御の問題は無くなる。Ｎｄ−ＹＡＧおよびＣＯ２のような代替えのレーザの種類について研究し、トレンチ形成プロセスで有効であることが明らかになった。しかし、今日まで試験された代替えレーザ・システムを用いたトレンチの形状寸法の正確な制御はあまり良くない。
当技術分野でよく知られ、表面基点または位置合せの特徴（図示しない）を使用して位置合せされる従来の精密３軸制御ステージ（図示しない）内に、ＭＬＣ基板を配置する。位置合せ基点は、当技術分野ではよく知られており、一般に、ＭＬＣ基板の上面または底面の周囲領域に位置している。位置合せが完了した後で、欠陥ネットの上面ビア４１と修正ネットの上面ビア４６の間のセラミックに、経路設定データに基づいて、トレンチ２０をアブレーション除去でつくる。トレンチの形状寸法で修正の全体的な形状寸法および、そのようなものとして、修正の最終的な電気的性能が確定されるので、アブレーション除去トレンチの形状寸法を制御することが望ましい。
好ましい実施形態では、トレンチ幅およびトレンチ深さは、使用可能なエキシマ・レーザ技術を使用してほぼ＋／−１ミクロンの精度で独立に制御される。最適トレンチの形状寸法は、使用可能な上面のスペースの外に電気的な性能要求に基づいて定めることができる。使用可能な上面スペースは、他の可能な表面設計の特徴だけでなくＣ４パッドの大きさおよび間隔に依存する。好ましい実施形態では、一般的なトレンチ幅は、ほぼ４０μｍ（ミクロン）であり、一般的なトレンチ深さはほぼ１８μｍ（ミクロン）である。
修正トレンチのアブレーションに加えて、修正の端子ビアでセラミックと金属の両方をアブレーション除去して、修正の新しい上面電気接続パッドを画定する。レーザ・アブレーション・プロセスが完了すると、修正は、２つの端子パッド穴を接続するセラミックにアブレーション除去でつくられた接続トレンチの外に、各端子ビアでアブレーション除去してつくられたダイアモンド形穴から成る。アブレーション除去でつくられたトレンチおよび端子パッドの一般的な顕微鏡写真を図２に示す。図２のビアは、また、すでにエッチングされ、さらに不活性化されている。
再び図２を参照すると、表面ビア開口は、好ましくは、ビア直径よりも大きい。好ましい実施形態では、ビアは直径が１００μｍであるが、一方で、表面開口はダイアモンド形に作られ、大きさがほぼ１７５μｍである。このより大きな大きさは、基板表面に対して修正パッドの良好な金属−セラミック間付着を実現する、ビアのまわりのセラミックの面積をもたらす。また、このより大きな大きさは、トレンチ−ビア境界面の熱応力を最小限にする、連続した金属のビアのまわりの面積をもたらす。この大型の修正パッドの利点は、修正トレンチが直接ビアに通じるのとは対照的に、修正トレンチが下に横たわるセラミックに結合されたパッドに通じることによっている。熱応力を発生させる熱サイクル中に、ビアは垂直方向に動く可能性がある。
ビア構造からの金属のレーザ・アブレーションでは、全ての金属の完全な除去は保証されないので、レーザ・アブレーションは、単独では、欠陥ネットを分離する確実な手段ではない。これを完成するために、欠陥ネットのビア４１の選択的化学エッチングを使用する。従来の酸エッチング・プロセスを使用して、エッチング時間および酸の濃度に依存して図３に示すように有限深さ４２まで、欠陥ネットのビア４１から全ての金属を化学的に除去する。好ましい実施形態では、４０容量％の硝酸エッチング液を使用して銅をベースにしたビアをエッチングする。代替えの酸濃度を図４に示すように使用することができる。その上、代替えの酸の種類、例えば塩酸、酢酸などを、ビアの金属の種類に依存して酸エッチングに使用することができる。
欠陥ネットは修正構造から電気的に完全に分離される必要があるので、酸エッチングは欠陥ネットのビアだけに適用される。好ましい実施形態では、このことは、修正領域の上にテープ（図示しない）を貼り、欠陥ネットのビアに開口をレーザ・アブレーション除去でつくり、欠陥ネットのビアだけにエッチング液が達することができるようにして達成される。酸エッチングの完了後、この時点で修正構造は、レーザで画定された修正トレンチ、端子パッド構造、および修正構造の下の有限深さで金属を含まないエッチングされたビア穴から成る。
プロセスの次のステップは、「ビアの表面不活性化」である。この用語は、欠陥ネットから修正構造を電気的に分離することを表している。電気的分離すなわち表面不活性化を保証するために、図５に示すように、エッチングされたビアに誘電体材料４３を完全に充填する。ビアの完全な充填は、欠陥ネットが電気的に分離されることを保証するために必要である。そのようなものとして、誘電体材料の流動学的または熱的なリフロー挙動あるいはその両方でのリフロー挙動が重要な特性である。その上、誘電体材料４３は、一般に−５５°から３７５°の範囲にあるチップ接着および熱サイクルのような従来のＭＬＣ基板に要求される全てのその後の熱処理に耐えることができなければならない。好ましい実施形態では、ビアの表面不活性化材料４３として、Matrimid５２９２（Vantico Corporation, Brewster NY）が使用される。Ｎ−メチル２−ピロリジン（ＮＭＰ）中２５重量％のMatrimid５２９２の溶液が、エッチングされたビアを充填するために使用される。ＮＭＰは蒸発によって除去され、結果として得られたMatrimidを熱硬化させる。代替えの重合体の化学的性質は、当業者には容易に明らかであろう。
有機表面不活性化材料に加えて、無機表面不活性化材料をビアの表面不活性化に使用することができる。好ましい実施形態では（図示しない）、ケイ酸塩をベースにしたガラス（Corning Glassの番号７０７０のような）の粉末をビアを表面不活性化するために使用することができる。水または有機溶剤のような適切な溶剤中約５０容量％のガラスの懸濁液を作り毛管現象によってビアを充填することで、ビア充填が行われる。代替えのガラス組成は、当業者には使用可能である。他の好ましい実施形態では、ガラスの微小球（ＳＰＩ Supplies,West Chester PAから市販されているような）をエッチングされたビアの中に入れ、ビアを充填するように熱的にリフローさせることができる。好ましい実施形態では、熱リフローは、９００℃、１時間で行われる。
エッチングされたビアに加えられる微小球の直径および数を制御することで、正確な充填を行うことができる。例として、１００μｍビアの場合、２０〜７５μｍの範囲の微小球を使用した。微小球の数は、必要な表面不活性化充填の体積および使用される微小球の体積で決定される。好ましい実施形態では、良好な電気的分離を保証するために、ビア柱状部に２０μｍの表面不活性化厚さが使用される。微小球は、手操作でビアの中に入れることができ、または漏斗として皮下注射針のような微小チューブを使用して入れることができる。
ビアの表面不活性化材料は、理想的には、エッチングされたビアを満たすが上面パッドのメタライゼーションを害すべきでないので、表面不活性化の充填高さを正確に制御することが望ましい。所望のプロセス制御を達成するために、欠陥ビアの柱状部の完全な表面不活性化が達成されることを保証するように、最初に、エッチングされたビア構造に溢れるほどに入れることができる。ビア表面不活性化材料の充填および硬化／リフローの後で、前に述べたレーザ・ツーリングを使用して、アブレーション除去トレンチおよびパッド構造の底面の直ぐ下の深さまで（例えば、セラミックの上面から２０ミクロン）、過剰なビア表面不活性化材料をレーザ・アブレーション除去することができる。結果として得られる構造は、図５に示すように、この時点では、電気的な分離を保証するように所望の量のビア表面不活性化材料４３を含む欠陥ビアの柱状部４１、および前述の端子パッドおよびトレンチの構造から成る。
次のステップは、修正構造の金属化である。修正構造全体はＭＬＣ基板の元の表面の下に画定されているので、任意の都合の良い一括金属化方法を使用して、基板修正構造だけでなく、基板の全表面も金属化することができる。優れたセラミック−金属間付着を保証するために、好ましい実施形態では、トレンチ２０が形成されるとすぐに、図６に示すシード層５０が蒸着され、または好ましくはスパッタリングされて、基板の表面の少なくとも一部および、引き続いて、レーザで形成されたトレンチ２０の底および側面を覆う。このシード層は、後の電気メッキのステップに必要なメッキ電位への接続を行うための基板３０の縁端部への導電性経路だけでなく修正経路側壁にも修正金属の付着をもたらす。好ましい金属化プロセスは、シード層の一括Ｃｒ−Ｃｕスパッタリングと、その後に続く、表面下の修正構造に銅を完全に充填することができる低コストの銅電解メッキとから成る。
それから、トレンチ２０は、所望の金属の引き続くスパッタリングか、または好ましくは図７に示すように電解メッキされるかどちらかで、完全に充填される。追加の金属６０は、トレンチを充填するのに必要とされる十分な厚さで、レーザで形成されたトレンチ２０だけでなく基板の表面の少なくとも一部２５にも形成される。
後焼成金属ペーストを使用して、代替えの金属化プロセスも可能である。好ましい実施形態（図示しない）では、６０容量％のガラスと４０容量％の銅を含むペーストを、スキージを用いてトレンチ構造に押し出し、それから、不活性または還元性環境で８５０℃で焼成して、ペーストを導電性修正部分に高密度化する。結合剤としてガラスを使用して、元のＭＬＣ基板への修正部分の優れた付着を保証する。
金属化に続いて、基板３０を研磨して、基板の表面２５にある不要な金属を除去し、図８に示すように、今では充填されたトレンチ中の修正導体金属６５だけを露出させ、かつ分離することができる。従来の金属研磨プロセスを使用して、基板の研磨面２６から余分な金属を除去することができる。元の基板は平らでなければならなかったので、研磨プロセスは、単に、元の基板表面に研磨して戻すだけであり、研磨深さの正確な制御を得ることができる。研磨プロセスが完了したとき、修正部分の電気的な接続は完成されている。
ここで図９を参照すると、また、修正表面不活性化が行なわれる。このステップでは、ポリイミドをベースにした誘電体材料４４が電気修正部分６５の上に塗布される。この修正表面不活性化は、いくつかの機能を果たす。第１で最も重要なことは、内部修正ネットの表面の上の修正パッドとチップの相互接続を防ぐ電気的な分離である。チップへの電気接続が元の欠陥ネットの上の修正パッドを介してこの内部修正ネットになされている場合、このパッドの分離は必要である。
修正表面不活性化の第２の機能は、修正部分への端子金属（例えば、Ｎｉ−Ａｕ）のメッキを妨げる修正線を物理的に覆うことである。修正部分をメッキすることで、最小限の電気的な有利がもたらされ、そして、熱膨張差による熱応力だけでなくメッキされたニッケルのより大きな弾性率による残留応力も誘起される。最後に、修正表面不活性化によって、チップ接着またはチップ再加工プロセスあるいはその両方の間にわたり近接したビアと修正部分の短絡の可能性は無くなる。
上面修正表面不活性化は、ポリイミドをベースにした誘電体材料を修正構造の必要な部分に塗布することで達成される。これは、元の経路設定データを使用することができるディジタル制御マイクロディスペンス・ツールを使用して達成される。この元の経路設定データによって、マイクロディスペンス・ツールは修正構造の上にポリイミドの線を書くことができる。１つのそのようなツールは、Ohm Craft（Honeoye Falls, NY 14472）で製造された「Micropen」ツールである。このツールは、正変位ディスペンス・システムを使用して、マイクロディスペンス先端部を通して液体または懸濁液を供給する。部分的な位置合せおよび移動は、数値制御Ｘ／Ｙ精密ステージによって制御される。寸法制御要求条件および間隔基準のために、レーザ・ツールを使用して、余分な表面不活性化材料を切り取り、また除去しなければならない。
修正表面不活性化が完了すると、修正は基本的に完成している。１つの実施形態では、修正線だけが表面不活性化され、修正ビアは表面不活性化されない。他の実施形態では、図９に示すように、修正線と欠陥ネット・ビアの両方が表面不活性化される。この実施形態では、図１０に示すように修正表面不活性化４４の開口７０は、欠陥ネットのビア４１の上の表面不活性化材料を通してアブレーション除去される。この開口７０は、チップまたはデバイス（図示しない）の欠陥箇所への電気接続を可能にするが、そのとき、修正線は修正ネット４５への電気経路を経路設定し直す。修正された構造は、端子金属メッキおよび電気的パラメータ試験に進んで、修正されたネットが元の電気設計基準と同じ電気的な性能仕様を満たすことを保証する。
この開示を顧慮する当業者には明らかになることであろうが、ここで具体的に説明したそれらの実施形態を超えた本発明の他の修正物は、本発明の精神から逸脱すること無しに作ることができるかもしれない。したがって、そのような修正物は、添付の特許請求の範囲のみで制限されるように本発明の範囲内であると考えられる。
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）多層セラミック基板内の欠陥電気接続を修正する方法であって、
多層セラミック基板内の電気修正経路を画定するステップと、
前記多層セラミック基板の上面にレーザでトレンチを形成するステップであって、前記トレンチが欠陥上面ビアで画定された第１の端部および修正上面ビアで画定された第２の端部を有するものであるステップと、
前記欠陥上面ビアを第１の所望深さまでレーザ・アブレーション除去するステップと、
前記修正上面ビアを第２の所望深さまでレーザ・アブレーション除去するステップと、
残っている金属を除去するように前記欠陥上面ビアを第３の所望の深さまでエッチングするステップと、
前記欠陥上面ビアに絶縁材料を充填するステップと、
前記トレンチ内および前記修正上面ビア内および前記欠陥上面ビア内に、所望の厚さまで導電性金属を堆積して、電気修正部分を作るステップとを備える方法。
（２）前記上面を研磨して前記電気修正部分から余分な堆積導電性金属を除去するステップと、
前記電気修正部分の上に誘電体材料を付けるステップとをさらに備える、上記（１）に記載の方法。
（３）多層セラミック基板内の電気修正経路の前記画定が、所望の修正経路を決定する自動経路設定プログラムを使用して達成される、上記（１）に記載の方法。
（４）前記自動経路設定プログラムが、単一修正経路を決定する、上記（３）に記載の方法。
（５）前記自動経路設定プログラムが、二重修正経路を決定する、上記（３）に記載の方法。
（６）前記レーザが、エキシマ・レーザである、上記（１）に記載の方法。
（７）前記エキシマ・レーザが、ほぼ３０８ナノメートルの波長で動作するＸｅＣｌエキシマ・レーザである、上記（６）に記載の方法。
（８）前記レーザが、Ｎｄ−ＹＡＧレーザである、上記（１）に記載の方法。
（９）前記レーザが、ＣＯ２レーザである、上記（１）に記載の方法。
（１０）前記トレンチは、幅がほぼ４０μｍで深さがほぼ１８μｍである、上記（１）に記載の方法。
（１１）前記エッチングが、化学的なエッチングである、上記（１）に記載の方法。
（１２）前記化学的なエッチングが、ほぼ４０容量％の硝酸の溶液を使用して行われる、上記（１１）に記載の方法。
（１３）前記化学的なエッチングが、塩酸を使用して行われる、上記（１１）に記載の方法。
（１４）前記化学的なエッチングが、酢酸を使用して行われる、上記（１１）に記載の方法。
（１５）前記絶縁材料が、重合体である、上記（１）に記載の方法。
（１６）前記絶縁材料が、ケイ酸塩をベースにしたガラス粉末である、上記（１）に記載の方法。
（１７）前記絶縁材料が、ガラス微小球で構成される、上記（１）に記載の方法。
（１８）前記導電性金属を堆積する前に、前記トレンチ内および前記修正上面ビア内にシード（seed）層を堆積するステップを備える、上記（１）に記載の方法。
（１９）前記シード層が、Ｃｒ−Ｃｕの層をスパッタリングして堆積される、上記（１８）に記載の方法。
（２０）前記導電性金属が、銅の電解メッキで堆積される、上記（１）に記載の方法。
（２１）前記導電性金属が、前記トレンチおよび前記修正上面ビア中に押し出された金属ペーストである、上記（１）に記載の方法。
（２２）前記導電性金属が、６０容量％のガラスと４０容量％の銅で構成され、さらに、前記多層セラミック基板をほぼ８５０℃の還元性雰囲気中で焼成するステップを備える、上記（２１）に記載の方法。
（２３）前記誘電体材料が、ディジタル制御マイクロディスペンス（micro-dispense）・ツールを使用して前記電気修正部分の上に付けられる、上記（２）に記載の方法。
（２４）多層セラミック基板内に電気接続を作る方法であって、
多層セラミック基板内に電気接続を画定するステップと、
前記多層セラミック基板の上面にレーザでトレンチを形成するステップであって、前記トレンチが第１のビアで画定された第１の端部および第２のビアで画定された第２の端部を有するものであるステップと、
前記第１のビアを第１の所望深さまでレーザ・アブレーション除去するステップと、
前記第２のビアを第２の所望深さまでレーザ・アブレーション除去するステップと、
前記トレンチ内および修正ビア内に所望の厚さまで導電性金属を堆積して電気接続を作るステップとを備える方法。
（２５）さらに、
前記上面を研磨して前記電気接続から余分な堆積導電性金属を除去するステップと、
前記電気接続の上に誘電体材料を付けるステップとを備える、上記（２４）に記載の方法。
（２６）複数の上面ビアを有する多層セラミック基板と、
前記多層セラミック基板の上面にレーザで形成されたトレンチであって、欠陥上面ビアで画定された第１の端部および修正上面ビアで画定された第２の端部を有し、さらに前記第１および第２のビアが所望の深さまでレーザ・アブレーション除去されたものであるトレンチと、
前記欠陥上面ビアを前記所望深さまで満たす絶縁材料と、
前記トレンチおよび前記修正上面ビアおよび前記欠陥上面ビアを満たして、電気修正部分を作る導電性金属とを備える多層セラミック基板修正構造。
（２７）前記電気修正部分の上に誘電体材料をさらに備える、上記（２６）に記載の多層セラミック基板修正構造。
（２８）前記トレンチは、幅がほぼ４０μｍで深さがほぼ１８μｍである、上記（２６）に記載の多層セラミック基板修正構造。
（２９）前記絶縁材料が、重合体である、上記（２６）に記載の多層セラミック基板修正構造。
（３０）前記絶縁材料が、ケイ酸塩をベースにしたガラス粉末である、上記（２６）に記載の多層セラミック基板修正構造。
（３１）前記絶縁材料が、ガラス微小球で構成される、上記（２６）に記載の多層セラミック基板修正構造。
（３２）前記導電性金属の下に横たわる前記トレンチおよび前記修正上面ビアおよび前記欠陥上面ビアの中にシード層をさらに備える、上記（２６）に記載の多層セラミック基板修正構造。
（３３）前記シード層が、Ｃｒ−Ｃｕの層である、上記（３２）に記載の多層セラミック基板修正構造。
（３４）前記導電性金属が、電解メッキされた銅の層である、上記（２６）に記載の多層セラミック基板修正構造。
（３５）前記導電性金属が、前記トレンチおよび前記修正上面ビアの中に押し出された金属ペーストである、上記（２６）に記載の多層セラミック基板修正構造。
（３６）前記導電性金属が、６０容量％のガラスと４０容量％の銅で構成される、上記（３５）に記載の多層セラミック基板修正構造。
（３７）前記欠陥上面ビアの前記エッチングの前に前記上面にテープを付け、前記欠陥上面ビアの上の前記テープに開口をレーザ・アブレーション除去でつくり、それによって、前記欠陥上面ビアにだけエッチング液が達することができるようにするステップをさらに備える、上記（１）に記載の方法。
（３８）前記欠陥上面ビアの上の前記誘電体材料に開口をレーザ・アブレーション除去でつくるステップをさらに備える、上記（２）に記載の方法。
多層セラミック基板内の電気修正経路を画定するステップと、
前記多層セラミック基板の上面にレーザでトレンチを形成するステップであって、前記トレンチが欠陥上面ビアで画定された第１の端部および修正上面ビアで画定された第２の端部を有するものであるステップと、
前記欠陥上面ビアを第１の所望深さまでレーザ・アブレーション除去するステップと、
前記修正上面ビアを第２の所望深さまでレーザ・アブレーション除去するステップと、
残っている金属を除去するように前記欠陥上面ビアを第３の所望の深さまでエッチングするステップと、
前記欠陥上面ビアに絶縁材料を充填するステップと、
前記トレンチ内および前記修正上面ビア内および前記欠陥上面ビア内に、所望の厚さまで導電性金属を堆積して、電気修正部分を作るステップとを備える方法。
（２）前記上面を研磨して前記電気修正部分から余分な堆積導電性金属を除去するステップと、
前記電気修正部分の上に誘電体材料を付けるステップとをさらに備える、上記（１）に記載の方法。
（３）多層セラミック基板内の電気修正経路の前記画定が、所望の修正経路を決定する自動経路設定プログラムを使用して達成される、上記（１）に記載の方法。
（４）前記自動経路設定プログラムが、単一修正経路を決定する、上記（３）に記載の方法。
（５）前記自動経路設定プログラムが、二重修正経路を決定する、上記（３）に記載の方法。
（６）前記レーザが、エキシマ・レーザである、上記（１）に記載の方法。
（７）前記エキシマ・レーザが、ほぼ３０８ナノメートルの波長で動作するＸｅＣｌエキシマ・レーザである、上記（６）に記載の方法。
（８）前記レーザが、Ｎｄ−ＹＡＧレーザである、上記（１）に記載の方法。
（９）前記レーザが、ＣＯ２レーザである、上記（１）に記載の方法。
（１０）前記トレンチは、幅がほぼ４０μｍで深さがほぼ１８μｍである、上記（１）に記載の方法。
（１１）前記エッチングが、化学的なエッチングである、上記（１）に記載の方法。
（１２）前記化学的なエッチングが、ほぼ４０容量％の硝酸の溶液を使用して行われる、上記（１１）に記載の方法。
（１３）前記化学的なエッチングが、塩酸を使用して行われる、上記（１１）に記載の方法。
（１４）前記化学的なエッチングが、酢酸を使用して行われる、上記（１１）に記載の方法。
（１５）前記絶縁材料が、重合体である、上記（１）に記載の方法。
（１６）前記絶縁材料が、ケイ酸塩をベースにしたガラス粉末である、上記（１）に記載の方法。
（１７）前記絶縁材料が、ガラス微小球で構成される、上記（１）に記載の方法。
（１８）前記導電性金属を堆積する前に、前記トレンチ内および前記修正上面ビア内にシード（seed）層を堆積するステップを備える、上記（１）に記載の方法。
（１９）前記シード層が、Ｃｒ−Ｃｕの層をスパッタリングして堆積される、上記（１８）に記載の方法。
（２０）前記導電性金属が、銅の電解メッキで堆積される、上記（１）に記載の方法。
（２１）前記導電性金属が、前記トレンチおよび前記修正上面ビア中に押し出された金属ペーストである、上記（１）に記載の方法。
（２２）前記導電性金属が、６０容量％のガラスと４０容量％の銅で構成され、さらに、前記多層セラミック基板をほぼ８５０℃の還元性雰囲気中で焼成するステップを備える、上記（２１）に記載の方法。
（２３）前記誘電体材料が、ディジタル制御マイクロディスペンス（micro-dispense）・ツールを使用して前記電気修正部分の上に付けられる、上記（２）に記載の方法。
（２４）多層セラミック基板内に電気接続を作る方法であって、
多層セラミック基板内に電気接続を画定するステップと、
前記多層セラミック基板の上面にレーザでトレンチを形成するステップであって、前記トレンチが第１のビアで画定された第１の端部および第２のビアで画定された第２の端部を有するものであるステップと、
前記第１のビアを第１の所望深さまでレーザ・アブレーション除去するステップと、
前記第２のビアを第２の所望深さまでレーザ・アブレーション除去するステップと、
前記トレンチ内および修正ビア内に所望の厚さまで導電性金属を堆積して電気接続を作るステップとを備える方法。
（２５）さらに、
前記上面を研磨して前記電気接続から余分な堆積導電性金属を除去するステップと、
前記電気接続の上に誘電体材料を付けるステップとを備える、上記（２４）に記載の方法。
（２６）複数の上面ビアを有する多層セラミック基板と、
前記多層セラミック基板の上面にレーザで形成されたトレンチであって、欠陥上面ビアで画定された第１の端部および修正上面ビアで画定された第２の端部を有し、さらに前記第１および第２のビアが所望の深さまでレーザ・アブレーション除去されたものであるトレンチと、
前記欠陥上面ビアを前記所望深さまで満たす絶縁材料と、
前記トレンチおよび前記修正上面ビアおよび前記欠陥上面ビアを満たして、電気修正部分を作る導電性金属とを備える多層セラミック基板修正構造。
（２７）前記電気修正部分の上に誘電体材料をさらに備える、上記（２６）に記載の多層セラミック基板修正構造。
（２８）前記トレンチは、幅がほぼ４０μｍで深さがほぼ１８μｍである、上記（２６）に記載の多層セラミック基板修正構造。
（２９）前記絶縁材料が、重合体である、上記（２６）に記載の多層セラミック基板修正構造。
（３０）前記絶縁材料が、ケイ酸塩をベースにしたガラス粉末である、上記（２６）に記載の多層セラミック基板修正構造。
（３１）前記絶縁材料が、ガラス微小球で構成される、上記（２６）に記載の多層セラミック基板修正構造。
（３２）前記導電性金属の下に横たわる前記トレンチおよび前記修正上面ビアおよび前記欠陥上面ビアの中にシード層をさらに備える、上記（２６）に記載の多層セラミック基板修正構造。
（３３）前記シード層が、Ｃｒ−Ｃｕの層である、上記（３２）に記載の多層セラミック基板修正構造。
（３４）前記導電性金属が、電解メッキされた銅の層である、上記（２６）に記載の多層セラミック基板修正構造。
（３５）前記導電性金属が、前記トレンチおよび前記修正上面ビアの中に押し出された金属ペーストである、上記（２６）に記載の多層セラミック基板修正構造。
（３６）前記導電性金属が、６０容量％のガラスと４０容量％の銅で構成される、上記（３５）に記載の多層セラミック基板修正構造。
（３７）前記欠陥上面ビアの前記エッチングの前に前記上面にテープを付け、前記欠陥上面ビアの上の前記テープに開口をレーザ・アブレーション除去でつくり、それによって、前記欠陥上面ビアにだけエッチング液が達することができるようにするステップをさらに備える、上記（１）に記載の方法。
（３８）前記欠陥上面ビアの上の前記誘電体材料に開口をレーザ・アブレーション除去でつくるステップをさらに備える、上記（２）に記載の方法。
２５ 基板表面
４１ 欠陥ネットの上面ビア
４３ 誘電体材料（表面不活性化）
４４ ポリイミド・ベースの誘電体
４６ 修正ネットの上面ビア
５０ シード層
６０ 金属（メッキ）
６５ 修正導体金属
７０ 開口
４１ 欠陥ネットの上面ビア
４３ 誘電体材料（表面不活性化）
４４ ポリイミド・ベースの誘電体
４６ 修正ネットの上面ビア
５０ シード層
６０ 金属（メッキ）
６５ 修正導体金属
７０ 開口
Claims (38)
- 多層セラミック基板内の欠陥電気接続を修正する方法であって、
多層セラミック基板内の電気修正経路を画定するステップと、
前記多層セラミック基板の上面にレーザでトレンチを形成するステップであって、前記トレンチが欠陥上面ビアで画定された第１の端部および修正上面ビアで画定された第２の端部を有するものであるステップと、
前記欠陥上面ビアを第１の所望深さまでレーザ・アブレーション除去するステップと、
前記修正上面ビアを第２の所望深さまでレーザ・アブレーション除去するステップと、
残っている金属を除去するように前記欠陥上面ビアを第３の所望の深さまでエッチングするステップと、
前記欠陥上面ビアに絶縁材料を充填するステップと、
前記トレンチ内および前記修正上面ビア内および前記欠陥上面ビア内に、所望の厚さまで導電性金属を堆積して、電気修正部分を作るステップとを備える方法。 - 前記上面を研磨して前記電気修正部分から余分な堆積導電性金属を除去するステップと、
前記電気修正部分の上に誘電体材料を付けるステップとをさらに備える、請求項１に記載の方法。 - 多層セラミック基板内の電気修正経路の前記画定が、所望の修正経路を決定する自動経路設定プログラムを使用して達成される、請求項１に記載の方法。
- 前記自動経路設定プログラムが、単一修正経路を決定する、請求項３に記載の方法。
- 前記自動経路設定プログラムが、二重修正経路を決定する、請求項３に記載の方法。
- 前記レーザが、エキシマ・レーザである、請求項１に記載の方法。
- 前記エキシマ・レーザが、ほぼ３０８ナノメートルの波長で動作するＸｅＣｌエキシマ・レーザである、請求項６に記載の方法。
- 前記レーザが、Ｎｄ−ＹＡＧレーザである、請求項１に記載の方法。
- 前記レーザが、ＣＯ２レーザである、請求項１に記載の方法。
- 前記トレンチは、幅がほぼ４０μｍで深さがほぼ１８μｍである、請求項１に記載の方法。
- 前記エッチングが、化学的なエッチングである、請求項１に記載の方法。
- 前記化学的なエッチングが、ほぼ４０容量％の硝酸の溶液を使用して行われる、請求項１１に記載の方法。
- 前記化学的なエッチングが、塩酸を使用して行われる、請求項１１に記載の方法。
- 前記化学的なエッチングが、酢酸を使用して行われる、請求項１１に記載の方法。
- 前記絶縁材料が、重合体である、請求項１に記載の方法。
- 前記絶縁材料が、ケイ酸塩をベースにしたガラス粉末である、請求項１に記載の方法。
- 前記絶縁材料が、ガラス微小球で構成される、請求項１に記載の方法。
- 前記導電性金属を堆積する前に、前記トレンチ内および前記修正上面ビア内にシード（seed）層を堆積するステップを備える、請求項１に記載の方法。
- 前記シード層が、Ｃｒ−Ｃｕの層をスパッタリングして堆積される、請求項１８に記載の方法。
- 前記導電性金属が、銅の電解メッキで堆積される、請求項１に記載の方法。
- 前記導電性金属が、前記トレンチおよび前記修正上面ビア中に押し出された金属ペーストである、請求項１に記載の方法。
- 前記導電性金属が、６０容量％のガラスと４０容量％の銅で構成され、さらに、前記多層セラミック基板をほぼ８５０℃の還元性雰囲気中で焼成するステップを備える、請求項２１に記載の方法。
- 前記誘電体材料が、ディジタル制御マイクロディスペンス（micro-dispense）・ツールを使用して前記電気修正部分の上に付けられる、請求項２に記載の方法。
- 多層セラミック基板内に電気接続を作る方法であって、
多層セラミック基板内に電気接続を画定するステップと、
前記多層セラミック基板の上面にレーザでトレンチを形成するステップであって、前記トレンチが第１のビアで画定された第１の端部および第２のビアで画定された第２の端部を有するものであるステップと、
前記第１のビアを第１の所望深さまでレーザ・アブレーション除去するステップと、
前記第２のビアを第２の所望深さまでレーザ・アブレーション除去するステップと、
前記トレンチ内および修正ビア内に所望の厚さまで導電性金属を堆積して電気接続を作るステップとを備える方法。 - さらに、
前記上面を研磨して前記電気接続から余分な堆積導電性金属を除去するステップと、
前記電気接続の上に誘電体材料を付けるステップとを備える、請求項２４に記載の方法。 - 複数の上面ビアを有する多層セラミック基板と、
前記多層セラミック基板の上面にレーザで形成されたトレンチであって、欠陥上面ビアで画定された第１の端部および修正上面ビアで画定された第２の端部を有し、さらに前記第１および第２のビアが所望の深さまでレーザ・アブレーション除去されたものであるトレンチと、
前記欠陥上面ビアを前記所望深さまで満たす絶縁材料と、
前記トレンチおよび前記修正上面ビアおよび前記欠陥上面ビアを満たして、電気修正部分を作る導電性金属とを備える多層セラミック基板修正構造。 - 前記電気修正部分の上に誘電体材料をさらに備える、請求項２６に記載の多層セラミック基板修正構造。
- 前記トレンチは、幅がほぼ４０μｍで深さがほぼ１８μｍである、請求項２６に記載の多層セラミック基板修正構造。
- 前記絶縁材料が、重合体である、請求項２６に記載の多層セラミック基板修正構造。
- 前記絶縁材料が、ケイ酸塩をベースにしたガラス粉末である、請求項２６に記載の多層セラミック基板修正構造。
- 前記絶縁材料が、ガラス微小球で構成される、請求項２６に記載の多層セラミック基板修正構造。
- 前記導電性金属の下に横たわる前記トレンチおよび前記修正上面ビアおよび前記欠陥上面ビアの中にシード層をさらに備える、請求項２６に記載の多層セラミック基板修正構造。
- 前記シード層が、Ｃｒ−Ｃｕの層である、請求項３２に記載の多層セラミック基板修正構造。
- 前記導電性金属が、電解メッキされた銅の層である、請求項２６に記載の多層セラミック基板修正構造。
- 前記導電性金属が、前記トレンチおよび前記修正上面ビアの中に押し出された金属ペーストである、請求項２６に記載の多層セラミック基板修正構造。
- 前記導電性金属が、６０容量％のガラスと４０容量％の銅で構成される、請求項３５に記載の多層セラミック基板修正構造。
- 前記欠陥上面ビアの前記エッチングの前に前記上面にテープを付け、前記欠陥上面ビアの上の前記テープに開口をレーザ・アブレーション除去でつくり、それによって、前記欠陥上面ビアにだけエッチング液が達することができるようにするステップをさらに備える、請求項１に記載の方法。
- 前記欠陥上面ビアの上の前記誘電体材料に開口をレーザ・アブレーション除去でつくるステップをさらに備える、請求項２に記載の方法。
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|---|---|---|---|---|
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| CN104439724A (zh) * | 2014-11-10 | 2015-03-25 | 北京大学东莞光电研究院 | 一种在陶瓷基板上利用激光加工导电通道的方法 |
| JP2015092629A (ja) * | 2011-10-25 | 2015-05-14 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | 無収縮セラミック基板及びその製造方法 |
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Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100683444B1 (ko) * | 2005-12-29 | 2007-02-22 | 주식회사 파이컴 | 프로브 카드의 기판 및 그 기판의 재생 방법 |
| US8101962B2 (en) * | 2009-10-06 | 2012-01-24 | Kuang Hong Precision Co., Ltd. | Carrying structure of semiconductor |
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| US9648740B2 (en) * | 2013-09-30 | 2017-05-09 | Honeywell Federal Manufacturing & Technologies, Llc | Ceramic substrate including thin film multilayer surface conductor |
| US10121822B2 (en) * | 2013-12-02 | 2018-11-06 | Nanyang Technological University | Light-emitting device and method of forming the same |
| CN105070850B (zh) | 2015-09-24 | 2017-04-05 | 京东方科技集团股份有限公司 | 激光封装设备的底座和激光封装设备 |
| KR102019790B1 (ko) | 2017-06-29 | 2019-09-09 | 주식회사 디아이티 | 층별 소재가 다른 다층 세라믹 기판 및 그의 제조 방법 |
| CN111489974B (zh) * | 2020-04-13 | 2021-12-31 | 北京元芯碳基集成电路研究院 | 一种集成电路局部缺陷修补工艺 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0779080A (ja) * | 1993-09-08 | 1995-03-20 | Hitachi Ltd | 多層回路配線基板及びそれを用いた回路修正方法 |
| JPH07240568A (ja) * | 1994-02-28 | 1995-09-12 | Mitsubishi Electric Corp | 回路基板およびその製造方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3422051C2 (de) * | 1984-06-14 | 1986-06-26 | Brown, Boveri & Cie Ag, 6800 Mannheim | Silizium-Halbleiterbauelement mit ätztechnisch hergestellter Randkontur und Verfahren zur Herstellung dieses Bauelements |
| US4911796A (en) | 1985-04-16 | 1990-03-27 | Protocad, Inc. | Plated through-holes in a printed circuit board |
| US5073180A (en) * | 1991-03-20 | 1991-12-17 | International Business Machines Corporation | Method for forming sealed co-fired glass ceramic structures |
| US5446961A (en) * | 1993-10-15 | 1995-09-05 | International Business Machines Corporation | Method for repairing semiconductor substrates |
| US5613181A (en) * | 1994-12-21 | 1997-03-18 | International Business Machines Corporation | Co-sintered surface metallization for pin-join, wire-bond and chip attach |
| US5710460A (en) * | 1995-04-21 | 1998-01-20 | International Business Machines Corporation | Structure for reducing microelectronic short circuits using spin-on glass as part of the interlayer dielectric |
| US5552607A (en) * | 1995-06-21 | 1996-09-03 | General Electric Company | Imager device with integral address line repair segments |
| US5757079A (en) * | 1995-12-21 | 1998-05-26 | International Business Machines Corporation | Method for repairing defective electrical connections on multi-layer thin film (MLTF) electronic packages and the resulting MLTF structure |
| JPH09283654A (ja) | 1996-04-17 | 1997-10-31 | Nec Corp | ガラスセラミック基板とその製造方法 |
| US6541709B1 (en) * | 1996-11-01 | 2003-04-01 | International Business Machines Corporation | Inherently robust repair process for thin film circuitry using uv laser |
| JP3422233B2 (ja) | 1997-09-26 | 2003-06-30 | 株式会社村田製作所 | バイアホール用導電性ペースト、およびそれを用いた積層セラミック基板の製造方法 |
| US6270601B1 (en) | 1998-11-02 | 2001-08-07 | Coorstek, Inc. | Method for producing filled vias in electronic components |
| US6262390B1 (en) | 1998-12-14 | 2001-07-17 | International Business Machines Corporation | Repair process for aluminum nitride substrates |
| US6316116B1 (en) | 1999-04-30 | 2001-11-13 | Kabushiki Kaisha Toshiba | Ceramic circuit board and method of manufacturing the same |
| SG102588A1 (en) * | 2000-08-03 | 2004-03-26 | Inst Materials Research & Eng | A process for modifying chip assembly substrates |
| US6713686B2 (en) * | 2002-01-18 | 2004-03-30 | International Business Machines Corporation | Apparatus and method for repairing electronic packages |
-
2003
- 2003-02-04 US US10/358,431 patent/US6916670B2/en not_active Expired - Fee Related
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-
2005
- 2005-04-05 US US11/099,161 patent/US7294909B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0779080A (ja) * | 1993-09-08 | 1995-03-20 | Hitachi Ltd | 多層回路配線基板及びそれを用いた回路修正方法 |
| JPH07240568A (ja) * | 1994-02-28 | 1995-09-12 | Mitsubishi Electric Corp | 回路基板およびその製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8692136B2 (en) | 2010-07-13 | 2014-04-08 | Samsung Electro-Mechanics Co., Ltd. | Method of repairing probe card and probe board using the same |
| JP2015092629A (ja) * | 2011-10-25 | 2015-05-14 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | 無収縮セラミック基板及びその製造方法 |
| CN104439724A (zh) * | 2014-11-10 | 2015-03-25 | 北京大学东莞光电研究院 | 一种在陶瓷基板上利用激光加工导电通道的方法 |
| CN104439724B (zh) * | 2014-11-10 | 2016-06-29 | 北京大学东莞光电研究院 | 一种在陶瓷基板上利用激光加工导电通道的方法 |
| CN105555047A (zh) * | 2016-02-04 | 2016-05-04 | 广州兴森快捷电路科技有限公司 | 一种无引线镀金线路板的生产方法 |
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