DE10343065A1 - Leiterplatte und Verfahren zum Herstellen der Leiterplatte - Google Patents

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Abstract

Die Erfindung betrifft eine Leiterplattenanordnung (LA) mit DOLLAR A - einer Leiterplattenlage (PCB, RCC) DOLLAR A - einem Bauelement (CK), welches auf diese Leiterplattenlage (PCB, RCC) aufgebracht wird, DOLLAR A - und zumindest einem Positionierelement (P), welches auf der Leiterplattenlage (PCB) ausgebildet ist und zur Fixierung des Bauelements (CK, C) auf der Leiterplattenanlage (PCB) dient.

Description

  • Die Erfindung betrifft eine Leiterplatte und Verfahren zum Herstellen der Leiterplatte, in der sich Bauelemente an einer bestimmten Position befinden.
  • Hochwertige, insbesondere tragbare, Kommunikationsgeräte, wie etwa Mobiltelefone oder tragbare Computer, sind heute bereits in hohem Maße miniaturisiert. Für die interne Elektronik bedeutet das, dass die Leiterplatte zu einem multifunktionalen elektromechanischen Bauelement wird. Einerseits hat sie mechanische Funktionen in der Gerätekonstruktion, andererseits wird die Leiterplatte zu einem, auch beidseitig, benutzten Schaltungsträger, um einen erhöhten Funktionsumfang bei reduziertem Platzbedarf zu erzielen.
  • Um den vorhandenen Platz optimal auszunutzen, ist es wichtig, dass Bauelemente exakt positioniert werden. Eine exakte Positionierung ist weiterhin auch für eine Kontaktierung der Bauelemente in oder auf der Leiterplatte erforderlich, da diese Kontaktierung oft über feste Leitungsstrukturen erfolgt, die sich eben an einer bestimmten Position befinden.
  • Eine weitere Verkleinerung im Bereich der Leiterplatte ist durch die sogenannte "Chip-in-Board"-Technologie möglich, bei der aktives Silizium in Form von elektronischen Bauelementen, also beispielsweise ein Controller oder ein Speicher in Siliziumtechnologie, in die Leiterplatte eingebettet sind. Durch die hohe Integrationsdichte derartiger Anordnungen stellt hier die Positionierung, insbesondere von Bauelementen, die kontaktiert werden müssen, ein besonderes Problem dar.
  • Ausgehend von diesem Stand der Technik ist es Aufgabe der Erfindung, eine Möglichkeit zu schaffen, eine einfache und sichere Positionierung von elektronischen Bauelementen, insbesondere bei einem hohen Miniaturisierungsgrad des Schaltkreises, anzugeben.
  • Diese Aufgabe wird durch die unabhängigen Ansprüche gelöst. Vorteilhafte Weiterbildungen sind Gegenstand der abhängigen Ansprüche.
  • Die Erfindung beinhaltet den Gedanken, ein Bauelement auf oder in einer Leiterplatte bzw. Leiterplattenanordnung mittels Positionierelementen auf einer bestimmten Stelle zu platzieren und sicherzustellen, dass das elektronische Bauelement auch an dieser Stelle verbleibt. Dazu wird auf der im Wesentlichen flachen Leiterplatte zumindest ein Positionierelement herausgebildet, welches das Bauelement, insbesondere einen Chip, teilweise umschließt bzw. einschließt. Um einen guten Halt zu gewährleisten, erfolgt das Umgreifen insbesondere formschlüssig.
  • Die Leiterplattenanordnung weist zumindest eine Leiterplattenlage auf, beispielsweise eine Trägerschicht, die der Leiterplattenanordnung Stabilität verleiht.
  • Das Bauelement kann direkt auf diese Leiterplattenlage aufgebracht werden. Das Ausbilden des Positionierelementes kann durch Strukturierung einer auf der Leiterplattenlage aufgebrachten Schicht realisiert werden. Bei der Schicht handelt es sich insbesondere um eine Metallschicht, da Metall eine hohe Formstabilität aufweist, auch wenn es verschiedenen Prozessen z.B. bei der Leiterplattenherstellung ausgesetzt ist.
  • Bei dem Bauelement kann es sich beispielsweise um einen Chip handeln. Es ist vorgesehen, dass der Chip oder das Bauelement an der Trägerschichtbefestigt wird.
  • Weitere Vorteile der Erfindung werden anhand von bevorzugten Ausführungsbeispielen erläutert, die auch in Figuren gezeigt sind. Es zeigen
  • 1: Eine Querschnittsdarstellung eines beispielhaften Aufbaus einer Leiterplatte mit einem integrierten Chip, der zur Fixierung Positionierungselemente aufweist;
  • 2: Einen beispielhaften Auflauf der Wafer bzw. Siliziumträger-Bearbeitung;
  • 3: Einen beispielhaften Ablauf der Leiterplattenverarbeitung und
  • 4: Eine Draufsicht einer beispielhafte Leiterplattenanordnung, bei der Positionselemente ein Bauelement umgeben bzw. dieses eingeschlossen wird, um eine örtliche Fixierung zu gewährleisten.
  • In 1 ist ein beispielhafter Aufbau einer Leiterplattenanordnung LA zu sehen, welche einen Chip C als Bauelement mit einer Verteilungsfläche V zur Kontaktierung aufweist. Auf einer ersten Leiterplattenschicht bzw. Trägerschicht PCB ist ein Chip C aufgebracht. Die Trägerschicht PCB, die der Leiterplattenanordnung LA Stabilität verleiht, besteht beispielsweise aus einer Glasfaserverbindung, beispielsweise die Glasfaserverbindung FR4 (FR: Fiber Resist) oder auch kerami schen Stoffen. Eine typische Dicke der Trägerschicht PCB beträgt etwa 300 bis 700 μm.
  • Der Schaltungsabschnitt CK des Chips C, in dem sich beispielsweise die integrierten elektronischen Schaltungen befinden, ist, um die Einbettung von Bauelementen wie Chips in die Leiterplatte bei der Chip-in-Board-Technologie zu ermöglichen, flach geschliffen. Dazu wird Material von der Rückseite des Schaltungsabschnitts CK abgetragen. Die typische Dicke des Schaltungsabschnitts CK beträgt etwa 50 μm.
  • Der Chip C ist mittels einer Klebeschicht A auf der Trägerschicht PCB befestigt.
  • Zur Fixierung oder/und Positionierung des Chips C auf der Trägerlage PCB sind an den Ecken des Chips Positionierelemente vorgesehen. Dies hat den Vorteil, dass der Chip C, nachdem er auf die Klebeschicht A aufgebracht ist, nur begrenzt verrutschen kann und so eine genauere Positionierung möglich ist. Dies ist ohne die Positionierelemente P schwierig, da der für die Klebeschicht A verwendete Kleber gute Fließeigenschaften, d.h. eine niedrige Viskosität aufweisen muss, damit er sich gut auf dem Bereich, auf den der Chip C aufgeklebt werden soll, verteilen lässt. Mit Verwendung der Positionierelemente P kann trotz dieser Klebereigenschaften eine genaue Positionierung, d.h. ein Versatz bei einer typischen Größe eines Chips von ca. 7 × 8 mm2, von maximal +/–25 μm möglich.
  • Die Herstellung dieser Positionierelemente P kann beispielsweise folgendermaßen erfolgen: Die Trägerschicht PCB wird mit einer Schicht überzogen. Bei der Schicht handelt es sich insbesondere um eine Metallschicht, wie beispielsweise eine Kupferschicht. Diese Metallschicht kann durch galvanische Ab scheidung, Aufdampfen oder "Sputtern" (Beschießen des aufzubringenden Materials (Target) mit Ionen derart, dass sich Atome oder Ionen oder Gruppen von Atomen bzw. Ionen aus dem Material herauslösen und sich auf der zu bedeckenden Fläche anlegen) realisiert werden. Aus dieser Metallschicht werden photolithografisch die Positionierelemente P strukturiert. Die Strukturierung kann beispielsweise folgendermaßen ablaufen: Die Kupferschicht wird vollständig mit einer in einem bestimmten Wellenbereich empfindlichen Photolackschicht überzogen. Anschließend werden mittels einer Maske, die beispielsweise die Fläche der Positionierelemente P ausspart nur die Bestandteile des Photolacks belichtet, bei denen sich später die Positionierelemente P befinden sollen. In einem nächsten Schritt wird der an den unbelichteten Stellen nicht ausgehärtete Fotolack durch eine Entwicklerflüssigkeit entfernt. Nun kann durch beispielsweise Ionenstrahlätzen oder chemisches Ätzen die Kupferschicht an den Teilen entfernt werden, bei denen keine Maske vorhanden ist.
  • Dieser photolithografischeProzess ist nur beispielhaft geschildert. Es können auch andere Fotolacke verwendet werden, die beispielsweise an den belichteten Stellen durch die Entwicklerflüssigkeit entfernt werden. Ebenso sind andere Maskentechnologien dem Fachmann hinreichend bekannt, weshalb auf die gesamt photolithografische Strukturierung hier nicht näher eingegangen wird.
  • Zur Kontaktierung der elektronischen Schaltungen im Schaltungsabschnitt CK ist eine Kontaktierungsfläche K bzw. ein "Frontend-Pad" vorgesehen. Eine typische Dicke dieser Kontaktierungfläche beträgt etwa 1 μm, die Fläche selbst beträgt typischer Weise nur 70 × 70 μm2. In elektrischem Kontakt mit dieser Kontaktierungsfläche K steht eine Verteilungsfläche V, über welche die Kontaktierung der im Schaltungsabschnitt CK befindlichen elektronischen Schaltungen realisiert wird. Diese Verteilungsfläche V kann beispielsweise aus Kupfer realisiert werden, eine typische Dicke beträgt etwa 4 μm.
  • Zur Vereinfachung der Kontaktierung wird eine Verteilungsfläche verwendet, mit Hilfe von der die Kontaktierungsfläche dicker gemacht oder/und vergrößert oder/und der Ort des Kontaktes an eine andere Position gebracht werden kann oder/und eine Materialanpassung zwischen dem für den Chip C verwendeten Materialien und den für Trägerschicht PCB und weiteren Leiterplattenschichten verwendeten Materialien, insbesondere für bei der elektrischen Kontaktierung verwendeten Materialien. Die Kontaktierung der auf der Leiterplatte befindlichen Schaltungen wird allerdings mit zunehmendem Miniaturisierungsgrad immer schwieriger. Zur Kontaktierung werden heute Bonden (Wedge/Ball Bonding), Presskontakte, Leitkleben oder Löten angewandt. Für die Kontaktierung eines in die Leiterplatte integrierten Dies bzw. Chips C, also bei der "Chip in Board" Technologie wird der Bondprozess nicht verwendet, da die Bonddrähte beim verpressen der RCC Lagen mit dem Kern zusammengedrückt würden.
  • Der Vorteil bei der Verwendung von Positionierelementen P liegt nun auch darin, dass die Verteilungsfläche V kleiner gewählt werden kann, da die insgesamte Toleranz bzw. Ungenauigkeit bei der Positionierung des Chips C geringer wird.
  • Um einen ausreichenden Halt des Chips innerhalb der Positionierelementen P zu erzielen, ist es vorteilhaft, wenn diese den Chip zumindest teilweise umfassen. Eine mögliche Anordnung ist in 4 gezeigt, in der die Positionierelemente P als Positionsecken, welche vier Ecken eines Chips C bzw. ei nes Die's umfassen. Das Umfassen erfolgt hier formschlüssig, d.h. die Form der Positionierelemente P ist der Form des Chips C angepasst. Durch diese vier Positionswinkel bzw. – ecken als Positionierelemente P wird der maximale Versatz des Chips C durch einen mechanischen Anschlag begrenzt. Ein Versatz des Chips C ist beispielsweise durch die Ungenauigkeiten beim Schneiden des Wafers in einzelne Dies bzw. Chips bedingt, sowie, wie bereits dargelegt, Toleranzen aufgrund einer Bewegung des Chips C auf der Klebeschicht A, solange diese nicht ausgehärtet ist.
  • Weiterhin ist eine Mindesthöhe für die Positionierelemente P erforderlich, so dass sie den Chip C auch noch nach Aufbringen der Klebeschicht A halten können und der Chip nicht zusammen mit dem noch nicht ausgehärteten Kleber aus dem Zielbereich "hinausschwimmt". Eine typische Höhe der Positionierelemente beträgt daher 10–36 μm. Diese Höhe der Positionierelemente hängt jedoch auch stark von der gewählten Form für die Positionierelemente ab, beispielsweise deshalb, weil sich der Kleber an unterschiedlichen Positionierelementen P unterschiedlich ansammelt und somit lokal die Klebeschicht dicker ist. Abhängig von der lokalen Dicke der Kleberschicht wird auch die Höhe der Positionierelemente P gewählt.
  • Es sei nun wieder auf 1 verwiesen, anhand der Aufbau und Verwendung der Verteilungsfläche erläutert wird: Um eine Ausdehnung der Verteilungsfläche V über die Kontaktierungsfläche K hinaus zu ermöglichen, ist auf dem Schaltungsabschnitt CK eine Isolierungsfläche I aufgebracht, welche den elektrischen Kontakt zwischen der Verteilungsfläche V und dem Schaltungsabschnitt CK an anderen Stellen als der Kontaktfläche K verhindert. Diese Isolationsschicht I kann beispielsweise durch organische Passivierung, d.h. Auftragung einer organischen, isolierenden Substanz wie Polymid, hergestellt werden, eine typische Dicke beträgt etwa 5 μm. Diese Isolationsschicht I spart zumindest Teile der Kontaktierungsfläche K aus. Ein gewisser Überlapp mit der Kontaktierungsfläche K kann vorgesehen sein, um z.B. auch eine Alterung des Schaltungsabschnitts CK durch den Kontakt mit beispielsweise Luft zu unterbinden. Insbesondere soll auch der Kontakt der Kontaktierungsfläche K, die insbesondere aus Aluminium besteht mit Raumatmosphäre vermieden werden. Vorzugsweise findet das Aufbringen der Verteilungsfläche V auf die Kontaktfläche K, sowie das Aufbringen der Isolationsschicht I in einem Vakuumzyklus statt, um beispielsweise ein Oxidieren der Kontaktfläche K zu verhindern, insbesondere wenn diese aus Aluminium besteht. Dies hat den Grund, dass Aluminiumoxid bereits bei Raumatmosphäre auf Dicken von etwa 1 μm anwächst und als elektrischer Isolator eine gute elektrische Leitung zwischen der Kontaktfläche K und der Verteilungsfläche V unterbindet.
  • Im Zusammenhang mit der in 1 beschriebenen Verteilungsschicht V führen die Positionierelemente P noch zu einem weiteren Vorteil. Aufgrund des geringeren Versatzes des Chips C weist der Gesamtaufbau aus Trägerschicht PCB, Chip C sowie weiteren Leiterplattenschichten RCC eine geringere Gesamttoleranz bzgl. Lagenversatz auf. Dies bedeutet beispielsweise, dass die Lage einer Durchkontaktierung DK bezüglich des Chips C auf der Trägerschicht PCB genauer bekannt ist. Infolge dessen kann auch die Verteilungsfläche V bei der Verwendung von Positionierelementen kleiner dimensioniert werden. Andererseits kommt es durch die Verwendung von Positionierelementen P auf diese Weise weniger zu Fehlkontakten, d.h. dass die Verteilungsfläche V nicht in elektrischem Kontakt mit einer Durchkontaktierung auf einer weiteren Leiterplattenfläche RCC steht. Damit steigt die insgesamte Fertigungsausbeute für eine Leiterplattenanordnung LA, was zu einer Kostensenkung führt.
  • Auf den Chip C, welcher sich auf der Trägerschicht PCB befindet, wird eine weitere Leiterplattenschicht RCC aufgebracht.
  • Die weitere Leiterplattenschicht besteht beispielsweise aus einer flexiblen Folie, insbesondere eine sogenannte "Resin Coated Copper"-Folie (RCC), eine mit Harz beschichtete Kupferfolie. Eine elektrische Verbindung durch diese weitere Leiterplattenschicht RCC wird über Durchkontaktierungen DK ermöglicht. Durchkontaktierungen DK können auch durch die Trägerschicht PCB vorgesehen sein.
  • Diese Durchkontaktierung DK kann beispielsweise durch mechanisch gebohrte, plasmageätzte oder mittels Laserbohrung gebohrte "Vias" gebildet werden. Eine Via ist eine Bohrung, welche mit einem leitenden Material zumindest ausgekleidet ist, so dass eine elektrische Verbindung von einer Seite der weiteren Leiterplattenschicht RCC zur anderen Seite besteht. Insbesondere werden bei miniaturisierten Leiterplattenanordnungen Laserbohrungen herangezogen, da sie schneller durchgeführt werden können, verfahrens- und vorrichtungstechnisch weniger aufwändig sind als mechanische Bohrverfahren und zudem die Bohrungen kleiner gestaltet werden können, so dass weniger Fläche benötigt wird. Die für eine Laserbohrung typische sich nach unten verjüngende Form ist in der Figur zu erkennen. Durchkontaktierungen DK, die mittels einer Laserbohrung hergestellt wurden, werden im Unterschied zu herkömmlichen, mechanisch erstellten Vias, oft auch als Microvias bezeichnet. Aufgrund der kleineren Fläche sind Laserbohrungen auch gegenüber Fehlpositionierungen empfindlicher. Durch die Verwendung von Positionierelementen P wird die Größe und Wahrscheinlichkeit einer Fehlpositionierung geringer, so dass insgesamt die Wahrscheinlichkeit eines Fehlkontakts sinkt.
  • Die weitere Leiterplattenlage RCC wird über Lamination mit der Trägerlage PCB verbunden. Unter Lamination versteht man die Verklebung verschiedener Schichten.
  • Es können auch mehrere weitere Leiterplattenlagen RCC oder FR4 vorgesehen sein, abhängig von der Funktionalität der gesamten Leiterplattenanordnung LA. Um diese weiteren Leiterplatten RCC oder FR4 durchgängig zu kontaktieren, sind die Durchkontaktierungen DK derart geometrisch angeordnet, dass die jeweiligen metallischen Auskleidungen der Durchkontaktierungen DK miteinander in elektrischem Kontakt stehen. Dazu weisen die Auskleidungen AK und Durchkontaktierungen DK beispielsweise Ausbuchtungen oder Zungen auf eine Oberseite der weiteren Leiterplattenlage RCC auf, so dass beispielsweise am Punkt 1 nach dem Verbinden der einzelnen Leiterplattenlagen elektrischer Kontakt zwischen den jeweiligen Auskleidungen möglich ist.
  • Eine oder mehrere weitere Leiterplattenlagen RCC können auf einer oder beiden Seiten der Trägerschicht PCB der Leiterplattenanordnung LA vorgesehen sein. Dies hängt von der jeweils angestrebten Funktionalität der Leiterplattenanordnung LA ab.
  • In 2 ist nun ein beispielhafter Ablauf der Waferverarbeitung bzw. des "Wafer Processings" zu sehen. In einem ersten Schritt SWP erfolgt standardmäßig die Herstellung des Schaltungsabschnitts CK, die sich auf einem Wafer befinden. In einem zweiten Schritt ARL wird, wie im Zusammenhang mit
  • 1 beschrieben, die Verteilungsfläche V hinzugefügt. Dies ermöglicht nun, dass ein vollständiger Test der Chips bereits durchgeführt wird, wenn der Wafer noch nicht in einzelne Chips bzw. Dices zerschnitten ist. Dieser vollständige Test wird in einem dritten Schritt FCHTWL durchgeführt. Anschließend erfolgt in einem vierten Schritt die TLAS die Laminierung des Wafers auf der aktiven Siliziumseite. Damit wird die Rückseite des Wafers für den nun folgenden Schleifvorgang zugänglich.
  • In einem fünften Schritt GE erfolgt ein Abschleifen und Abätzen des Wafers von der Rückseite her, um ihn auf eine für die Chip-in-Board-Technologie geeignete Dicke zu bringen, die typischerweise etwa 50 μm beträgt. In einem sechsten Schritt TLBS erfolgt die Lamination auf der Rückseite des Silizium. In einem siebten Schritt PD wird nun das im Schritt TLBS laminierte Band auf der aktiven Seite des Siliziums abgezogen und der Wafer in einzelne Chips bzw. Dices zerschnitten. In einem achten Schritt SPCBM erfolgt die Separation der einzelnen Chips bzw. Dices, um sie auf eine Trägerschicht PCB für eine Leiterplattenanordnung LA aufzubringen.
  • In 3 ist nun eine Verarbeitung der Leiterplattenanordnung LA dargestellt. Zunächst wird in einem ersten Schritt SPCBCPGA die Trägerlage PCB standardmäßig verarbeitet.
  • In einem Schritt AP wird nun auf die Trägerschicht PCB eines oder mehrere Positionierelemente P aufgebracht. Dieses Aufbringen kann, wie bereits teilweise oben dargelegt, beispielsweise durch direktes Aufdampfen der Positionierelemente P auf die Trägerschicht PCB erfolgen. Alternativ kann eine photolitografische Strukturierung einer auf der Trägerschicht PCB vorhandenen Metallschicht erfolgen.
  • Anstelle der Verwendung von Kupfer für die Positionierelemente P können auch andere Metalle oder Nichtleitermaterialien vorgesehen sein. Ein Kriterium für die Verwendung des Materials für die Positionierelemente P sind die Integrationsmöglichkeiten des Materials in den bestehenden Prozess für die Herstellung oder Weiterverarbeitung der Trägerschicht PCB sowie die Formstabilität bei chemischen oder mechanischen Prozessen.
  • Die Form, Anzahl und Höhe der Positionierelemente P richtet sich weiterhin nach der jeweiligen Verwendungsnummer, d.h. nach dem zu positionierenden Chip, insbesondere dessen Form und Fläche, sowie der verwendeten Technologie für den Leiterplattenaufbau LA. Eine typische Größe eines Chips beträgt etwa 7 × 8 mm2.. Bei mehreren zu positionierenden Chips C können die Positionierelemente auch für zwei oder mehrere Chips gleichzeitig eingesetzt werden, beispielsweise indem jede Seite des Positionierelement den Versatz eines anderen Chips begrenzt.
  • Anschließend wird Kleber bzw. eine Kleberschicht auf die Stelle aufgebracht, auf der der Chip bzw. der "Die" aufgebracht werden soll. In einem nächsten Schritt DP wird nun der Chip bzw. der "Die" an der gewünschten Stelle aufgebracht. In einem nächsten Schritt GH wird der Kleber ausgehärtet.
  • Nach dem Aushärten des Klebers erfolgt in einem weiteren Schritt AIRCCRLDSP das Aufbringen einer weiteren Leiterplattenlage RCC, insbesondere einer RCC-Folie, wie im Zusammenhang mit 1 beschrieben. Da nach dem Aufbringen der RCC-Folie die Außenseite komplett mit Kupfer bedeckt ist, kann die weitere Verarbeitung der Leiterplattenanordnung erst er folgen, wenn die genaue Lage des eingebetteten Chips über einen Registriervorgang z.B. das Röntgen der Leiterplattenanordnung bekannt ist.
  • Um die bereits in 1 angesprochenen Durchkontaktierungen DK zu ermöglichen, werden vorzugsweise Laserbohrungen eingesetzt, die, damit sie zum Herstellen von elektrischen Kontakten geeignet sind, zumindest an Ihrer Innenseite mit einem elektrisch leitfähigen Material ausgekleidet werden.
  • Die weiteren Leiterplattenlagen RCC, die auf einer oder beiden Seiten der Trägerschicht PCB aufgebracht werden können, werden beispielsweise mittels photolithografischer oder lasergesteuerter Prozesse strukturiert und mittels eines Lasers gebohrt. Es erfolgt weiterhin ein Überziehen dieser Leiterplattenlagen RCC oder Trägerschicht PCB mit einem Metall, um die Außenlagen mit der Innenlage galvanisch zu verbinden. Das Überziehen bzw. "Plating" wird beispielsweise über eine galvanische Abscheidung vorgenommen. Alternativ stehen verschiedene Aufdampftechnologien zur Verfügung.
  • In einem weiteren Schritt A2RCCRLDSP werden optional eine zweite weitere Lage RCC oder FR4 aufgebracht, es erfolgen dieselben Prozessschritte wie beim Aufbringen der ersten Lage. Die Anzahl und Anordnung der weiteren Leiterplattenlagen RCC, sowie das jeweils dafür verwendete Material hängen stark vom jeweiligen Verwendungszweck ab.
  • Nach Fertigstellung der Leiterplattenanordnung LA erfolgt noch ein Herstellungstest MT. Hierbei wird die Funktion der Leiterplatte geprüft, was bei einer passiven Leiterplatte einen Verdrahtungstest darstellt. Im Fall, dass aktives Silizium eingebettet ist, wird die Anbindung und ggf. Funktion des eingebetteten Chips ebenfalls erfasst.
  • Anstelle eines Chips können auch andere Elemente gehalten werden, die genau positioniert werden sollen.
  • Weiterhin können alternativ zu dem in 1 geschilderten Leiterplattenaufbau der Leiterplattenanordnung LA auch weitere Aufbauten vorgesehen sein. Insbesondere kann die Form, Herstellungsweise und Anzahl der Positionsecken an das jeweils zu haltende Element angepasst werden.
    • 1
    Kontaktpunkt zwischen den Auskleidungen AK
    A
    Klebeschicht
    AIRCCRLDSP
    Hinzufügen der ersten weiteren Leitenplatten
    schicht, Registration, Laserbohrung, Struktu
    rierung, Überziehung mit Metall bzw. "Adding
    of 1st RCC layer, registration, laser drill
    ing, structuring, plating
    A2RCCRLDSP
    Hinzufügen der zweiten RCC-Schicht, Registrie
    rung, Laserbohrung, Strukturierung und Über
    ziehen mit Metall bzw. "Adding of 2nd RCC
    layer, registration, laser drilling, structur
    ing and plating
    AP
    Hinzufügen des/der Positionierelemente
    ARL
    Hinzufügen der Verteilungsfläche bzw. "Adding
    of Redistribution Layer"
    C
    Chip
    CK
    Schaltungsabschnitt
    DP
    Positionierung des Chips bzw. "die positio
    ning"
    FCHTWL
    Test des gesamten Chips auf dem Wafer bzw.
    "Full chip test on wafer level"
    GE
    Schleifen und Ätzen bzw. "Grinding and etching
    GH
    Aushärten des Klebers bzw. "Glue hardening"
    I
    Isolationsschicht
    K
    Kontaktierungsfläche
    L
    Lamination
    MT
    Herstellungstest bzw. "Manufacturing test"
    P
    Positionierelement
    PCB
    Leiterplattenträger
    PD
    Abziehen des oberen Bandes und zerteilen bzw.
    "peeling of upside tape and dicing"
    RCC
    Weitere Leiterplattenlage, insbesondere "Resin
    Coated Copper Foil"
    S PCB CP GA
    Standard Leiterplattenträgerverarbeitung und
    Aufbringung von Kleber bzw. "Standard PCB core
    processing and glue application"
    SPCBM
    Teilen zum Aufbringen auf die Leiterplatte
    bzw. "separation for pcb mounting"
    SWP
    Standard Laser Bearbeitung bzw. "Standard Wa
    fer Processing"
    TLAS
    Bandlamination auf der aktiven Seite des Sili
    zium bzw. "Tape Lamination on active Silicon-
    Side"
    TLBS
    Bandlamination auf der Rückseite des Siliziums
    bzw. Tape lamination on Backside of silicon
    V
    Verteilungsfläche
    DK
    Via- bzw. Durchkontaktierung

Claims (11)

  1. Leiterplattenanordnung (LA) mit – einer Leiterplattenlage (PCB, RCC) – einem Bauelement (CK, C), welches auf diese Leiterplattenlage (PCB, RCC) aufgebracht wird, – und zumindest einem Positionierelement (P), welches auf der Leiterplattenlage (PCB) ausgebildet ist und zur Fixierung des Bauelements (CK, C) auf der Leiterplattenlage (PCB) dient.
  2. Leiterplatte (LA) nach Anspruch 1, bei der das Positionierelement (P) mittels Strukturierung aus einer auf der Leiterplattenlage (PCB, RCC) aufgebrachten Schicht, insbesondere einer Metallschicht, gebildet ist.
  3. Leiterplatte (LA) nach Anspruch 1 oder 2, bei dem das Bauelement (CK, C) eine mehreckige Gestalt aufweist und bei der das Positionierelement (P) eine Ecke des Bauelements (CK, C) umgibt und zumindest ein weiteres Positionierelement (P) vorgesehen ist, das eine weitere Ecke des Bauelements (CK) umgibt.
  4. Leiterplatte (LA) nach einem der vorausgehenden Ansprüche, bei der die Höhe des Positionierelements (P) in Abhängigkeit von der Art der Befestigung des Bauelements (CK, C) auf der Leiterplattenlage (PCB) festgelegt ist.
  5. Leiterplatte (LA) nach einem der vorausgehenden Ansprüche, bei dem es sich bei der Leiterplattenlage um eine Trägerschicht (PCB) oder um eine auf die Trägerschicht aufgebrachte Leiterplattenaufbau-Lage (RCC) handelt.
  6. Leiterplatte (LA) nach einem der vorausgehenden Ansprüche, bei dem zumindest eine Leiterplattenaufbau-Lage (RCC) vorgesehen ist, welche auf der Seite der Trägerschicht (PCB), auf der sich das Bauelement (C, CK) befindet, oder auf der gegenüberliegenden Seite der Trägerschicht (PCB) befindet.
  7. Leiterplatte (LA) nach einem der vorausgehenden Ansprüche, bei dem es sich bei dem Bauelement um einen Chip (C, CK) handelt, der eine integrierte elektrische Schaltung aufweist und folgende Komponenten auf dem Chip (C) vorgesehen sind: – eine metallische Kontaktierungsfläche (K) zum Herstellen einer elektrischen Verbindung zur integrierten elektrischen Schaltung; – optional eine Verteilungsfläche V, welche zumindest teilweise überlappend auf der Kontaktierungsfläche (K) aufgebracht ist und deren Fläche zumindest teilweise über die Kontaktierungsfläche (K) hinausragend aufgebracht ist.
  8. Verfahren zum Herstellen einer Leiterplatte (LA) mit folgenden Schritten: a) Bereitstellen einer Trägerschicht (PCB) b) Aufbringen einer Schicht, insbesondere einer Metallschicht, auf die Trägerschicht (PCB) c) Strukturieren von zumindest einem Positionierelement (P) aus der auf die Trägerschicht (PCB) aufgebrachten Schicht; d) Befestigen eines mittels des oder der Positionierelementen (P) positionierten Bauelements, insbesondere eines Chips (C) an der Trägerschicht (PCB) e) Aufbringen zumindest einer Leiterplattenaufbau-Lage (RCC) auf die Trägerschicht (PCB).
  9. Verfahren nach Anspruch 8, bei dem das Aufbringen in Schritt b) durch Aufdampfen, Sputtern oder Galvanisches Abscheiden vorgenommen wird.
  10. Verfahren nach Anspruch 8 oder 9, bei dem das Strukturieren in Schritt c) mittels photolithographischer Maßnahmen mit anschließenden Ätzen, insbesondere chemisches Ätzen oder Ionenstrahlätzen vorgenommen wird.
  11. Verfahren nach einem der Ansprüche 8 bis 10, bei dem in Schritt e) die Leiterplattenaufbau-Lage (RCC) mit der Trägerschicht (PCB) zum Aufbringen verpresst wird.
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* Cited by examiner, † Cited by third party
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WO2007028541A1 (de) * 2005-09-06 2007-03-15 Ic-Haus Gmbh Chipträgerbaugruppe

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