DE19642488A1 - Verfahren zur Kontaktierung von Mikrochips und zur Herstellung von Mehrlagen-Dünnschichtleiterplatten, insbesondere für superflache Multichip-Modul- und Chipcard-Anwendungen - Google Patents

Verfahren zur Kontaktierung von Mikrochips und zur Herstellung von Mehrlagen-Dünnschichtleiterplatten, insbesondere für superflache Multichip-Modul- und Chipcard-Anwendungen

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DE19642488A1 DE1996142488 DE19642488A DE19642488A1 DE 19642488 A1 DE19642488 A1 DE 19642488A1 DE 1996142488 DE1996142488 DE 1996142488 DE 19642488 A DE19642488 A DE 19642488A DE 19642488 A1 DE19642488 A1 DE 19642488A1
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Description

Anwendungsgebiet
Die Erfindung betrifft ein Verfahren und die erweiterte Verwendung von Materialien entsprechend dem Oberbegriff des Anspruchs 1.
Stand der Technik Thematische Einordnung
Komplexe elektronische Schaltungen werden traditionell als sog. "Integrated Cir­ cuits" -IC- realisiert, wenn geringer Platzverbrauch und/oder hohe Betriebsge­ schwindigkeit gefordert sind. Die fortschreitende Verfeinerung der Fertigungs­ techniken und die damit einhergehende Miniaturisierung ermöglicht es mittlerweile, ganze Systeme auf einem Halbleiterchip zu realisieren. Diese Ent­ wicklung ist aus ökonomischer Sicht nur noch bedingt fortsetzbar, da beispiels­ weise einzelne Systemkomponenten unterschiedliche, nur schwer kombinierbare Fertigungsprozesse bzw. Materialien fordern. Ferner nimmt mit steigender Sy­ stemdichte und wachsenden Chipabmessungen die Wahrscheinlichkeit von ferti­ gungsbedingten Ausfällen deutlich zu. Aus diesen Gründen wurde in den letzten zwei Jahrzehnten aus dem Entwicklungszweig <" die sog. "Multichip-Modul"-Technik (MCM-Technik) abgeleitet. Hierbei handelt es sich um Feinstleiterplatten (=Substrate), bestückt mit gehäuselosen Standard­ chips (=Dice), die zusammen das Gesamtsystem bilden. Diese Multichip-Mo­ dule erreichen aufgrund ihrer geringen Abmessungen und der somit äußerst kur­ zen Leiterbahnverbindungen annähernd die Leistungsfähigkeit von Ein-Chip- Systemen.
Fokussierte Thematik
Gängige Substratmaterialien sind zum einen anorganische Träger, wie Metall, Ke­ ramik oder Silizium und zum anderen organische Träger, beispielsweise FR4- oder FR5-Leiterplattenmaterial. In der anorganischen Substratgruppe kommen die unterschiedlichsten Fertigungsprozesse der Hybrid- und Halbleitertechnik zum Einsatz. Die Gruppe der organischen Substrate basiert hingegen auf den weiterentwickelten Prozessen der Leiterplattenfertigung. Die derzeit gängige Leiterbahnbreite liegt zwischen 50 µm und 100 µm. Die Anzahl der Metall- und der Isolationslagen kann, je nach Bedarf, von einer bis hin zu 46 Lagen variieren [Zeitschrift Semiconductor International, Juni 1996: "Materials for Multichip Mo­ dules", Dr. Jerry E. Sergent]. Die Schichten werden dabei einzeln vorgefertigt (Prepreg) und anschließend unter hohem Druck, bei definierten Temperaturen im Vakuum zusammengepreßt. Diese Art der Trägers wird als Dickschichtleiter­ platte bezeichnet. Eine weitere Herstellungsmethode von organischen Leiterplat­ tensubstraten ist die der Dünnschichtleiterplatte. Bei ihr werden die Isolations­ schichten gegossen oder auflaminiert und die Metallagen auf elektrostatisch/galvanischem [DVM-Bericht 700, Seite 139ff. Th. Hoffmann "Substratwerkstoffe für preisgünstige Multichip-Module", Andus Electronic, Berlin und Paper der TU Berlin und des FhG-IZM (Institut für Zuverlässigkeit und Mikrointegration), Berlin "MCM-D Technology"] oder chemisch/galvanischem Weg [Artikel in der Zeitschrift Galvanotechnik 1994, Nr. 12, A. EPM. van Veggel: "Haftfeste Metallisierung von technischen Kunststoffen" und von IBM unter dem Na­ men "Surface Laminar Circuits (SLC)" angemeldetes Leiterplattenverfahren] realisiert. Die Haftfestigkeit des Metalls auf der Isolation hängt dabei entschei­ dend von der Oberflächenbeschaffenheit und den physikalisch-chemischen Ei­ genschaften des Kunststoffs ab [Offenlegungsschrift vom 08. 05. 1995, DE 195 16 193 A1 oder Seminarband der Fa. SICAN in Hannover vom 16. 04. 1996: MCM. DYCOstrate -eine Substrattechnologie für MCM und PCB. Beitrag von W. Olbrich der Fa. Hewlett Packard]. Die Kontaktierung, zwischen den Metallagen, erfolgt über chemisch abgeschiedenes Metall in selektiv realisierten Verbindungslöchern zwi­ schen zwei und mehr Lagen. Die Herstellung eines solchen Lochs (=Via) kann nach vier verschiedenen Methoden erfolgen: 1. mechanisches Bohren bis zu ei­ nem Mindestdurchmesser von 0,3 mm [Firmenschrift der DYCONEX AG, CH- Zürich, "DYCOstrate-Technologie", Jan. 1996], 2. Laserbohren bis 0,1 mm Durchmesser, 3. Plasmaätzen bis 0,05 mm Lochdurchmesser [Firmenschrift der DYCONEX AG, CH-Zürich, Dr. W Schmidt: "A Revolutionary Answer to To­ day's and Future Interconnect Challenges"] und 4. chemisches Entwickeln foto­ aktiver Isolationsschichten bis 0,03 mm Lochdurchmesser [siehe "IZM. Annual Report 1995/96" (Seite 60ff.), Sept. 1996, Berlin. Fraunhofer Gesellschaft].
Die derzeit am weitesten verbreitete Kontaktierungsmethode der Dice mit dem Substrat ist die des Drahtbondings. Darüber hinaus befinden sich weitere Bond- Verfahren auf dem Markt (Flip-Chip, TAB, FLIP-TAB, BGA etc.). Von Flip- Chip und BGA abgesehen, sind die übrigen Kontaktierungsverfahren serielle Ver­ fahren, d. h., die Kontakte werden nacheinander und nicht zeitgleich hergestellt [Zeitschrift Semiconductor International, Juni 1996: "Wirebonding's Reign Conti­ nues", John D'Ignazio]. Ein weiteres Verfahren zur Kontaktierung von Mikro­ chips beschreibt das sog. "High Density Interconnect"-Verfahren (HDI) von Ge­ neral Electric/Texas Instruments [Zeitschrift Test & Measurement World, März 1992: "Test Dominates MCM Assembly", John Bond]. Hierbei sind die Dice bündig, mit der Kontaktflächenausrichtung zur Oberfläche, in das Substrat eingelassen. Die Leiterbahn und Isolationsebenen werden erst anschließend aufgebaut und decken somit die Dice zu. Das HDI-Verfahren wird auf der Basis von Keramik­ substraten in Verbindung mit elektrostatischer Abscheidung von Metall (Sput­ tern) angewendet [siehe auch "IZM. Annual Report 1995/96" (Seite 62ff. "Embed­ ding Technology"), Sept. 1996, Berlin, Fraunhofer Gesellschaft].
Nach Abschluß der Kontaktierung und dem Test erfolgt bei allen MCMs die Kap­ selung des Systems durch ein starres Spezialgehäuse oder mittels elastisch aushär­ tender Gußmasse (Glob Top) [DVM-Bericht 700, Seite 221ff. "Werkstoffmecha­ nische Untersuchungen an Chipkarten", FhG-IZM Berlin, D. Vogel, A. Schubert, W. Faust, B. Michel, H. Reichl].
Nachteile des Stands der Technik 1. Standardleiterplatte
Die Standardleiterplatte ist für MCM Anwendungen nur bedingt geeignet. Auf Grund der mechanisch gebohrten Durchkontaktierungslöcher von ≧ 0,3 mm Durchmesser ist eine effektive Miniaturisierung der Leiterbahnstrukturen un­ möglich. Außerdem können die Löcher nicht zeitgleich gebohrt werden, wodurch jedes einzelne Loch direkten Einfluß auf die Fertigungskosten der Leiterplatte hat (serielles Bohrverfahren).
2. Multilayer- Leiterplatte
Moderne Multilayer-Leiterplatten verfügen über mehrere Durchkontaktie­ rungstypen: a) durchgängig durch alle Metall- und Isolationsebenen, b) nur von einer Seite offen (Blind-Via) und c) völlig verdeckt zur Verbindung innerer Lei­ terebenen (Buried-Via). Besonders die beiden zuletzt genannten Via-Typen lassen sich auf mechanischem Weg nur mit Spezialbohrmaschinen realisieren, die bei jeder Bohrung ihre Z-Achsenbewegung am Oberflächenniveau des aktuellen Bohrpunkts ausrichten. Nur so ist es möglich, eine exakt definierte Bohrtiefe für die Blind-Vias zu erzielen.
Ferner wird für die Herstellung von Multilayern eine äußerst präzise Preßvorrich­ tung mit Vakuumkammer benötigt, damit sich die einzeln vorgefertigten Lagen (Prepregs) ohne Lufteinschlüsse verpressen lassen.
Abschließend läßt sich sagen, daß bei den Multilayern neben der bereits bei der Standardleiterplatte angeführten Nachteile der stark eingeschränkten Miniaturi­ sierungsmöglichkeit und des seriellen Bohrverfahrens zusätzlich sehr aufwendige und teure Maschinen benötigt werden.
3. Dünnschichtleiterplatten mit außenstromlos abgeschiedenen Metallagen
Die Haftfestigkeit des chemisch abgeschiedenen Metalls hängt stark von der Oberflächenrauhigkeit des Kunststoffs ab. Das bei Dünnschichtleiterplatten häu­ fig angewendete Anätzen der Oberfläche bewirkt eine Steigerung der Haftfestig­ keit, jedoch erreicht sie bei weitem nicht die Spezifikationswerte der Standardlei­ terplatte. Aufgrund der durch den chemischen Aufschluß charakteristischen Oberflächentopographie (Trichterform), ist auch in Zukunft bei dieser Methode keine weitere Steigerung der Haftfestigkeit zu erwarten [Dissertation, Januar 1995: "Untersuchungen zur haftfesten Metallisierung kohlenstoffaserverstärkter Kunst­ stoffe", Markus Menningen, Siegen]. Das in der [Offenlegungsschrift DE 195 16 193 A1 vom 08. 05. 1995] beschriebene Verfahren des Herausätzens eines zusätzli­ ch eingebrachten Füllstoffs erzeugt aus diesem Grund ebenfalls keine haftfestere Oberflächenstruktur.
Auch das mechanische Aufrauhen durch Bürsten oder Schleifen ist problema­ tisch, da es die Schichtstärke des Laminats unkontrollierbar reduziert.
4. DYCOstrate-Verfahren
Das DYCOstrate-Verfahren erreicht sehr hohe Haftfestigkeiten zwischen Me­ tall und Isolator durch die Verwendung von vakuumverpreßten Prepregs analog zur Multilayertechnik (wie oben beschrieben). Die Vias werden durch aufwendi­ ges und relativ zeitraubendes Plasmaätzen hergestellt. Damit der Ätzprozeß zeit­ lich im ökonomisch sinnvollen Rahmen bleibt, ist die Schichtstärke des Isolators deutlich beschränkt (25 bzw. 50 µm), so daß sich parasitäre Effekte, wie induktives und kapazitives Verzerren der Signale, stärker ausbilden können.
Resümierend läßt sich sagen, daß das DYCOstrate-Verfahren aufgrund der auf­ wendigen Prozesse und Maschinen kostspielig und für Massenartikel zu teuer ist. Darüberhinaus stellt jeder Fertigungsschritt, der im Vakuum ausgeführt werden muß, eine Unterbrechung der Fertigungskontinuität dar. Ein kontinuierliches Durchlaufen einer Vakuumanlage ist technisch nicht zu realisieren.
5. Draht- Bondverfahren
Die Kontaktierung zwischen Dice und Substrat erfolgt heutzutage in ca. 80% aller Fälle mittels feiner Drahtbrücken. Dieses Verfahren ist ein serielles Kontaktie­ rungsverfahren, wodurch jede einzelne Verbindung zu den Gesamtkosten der Herstellung beiträgt (analog zum mechanischen Viabohren). Aufgrund der konti­ nuierlich zunehmenden Anschlußzahlen bei Halbleiterbausteinen wird der Drahtbond-Prozeß permanent zeit- und kostenintensiver. Diesem Effekt ver­ sucht man mit schnelleren Bondautomaten entgegen zu wirken, was jedoch die Automaten wiederum verteuert.
Allgemein läßt sich sagen, daß diese Art der Kontaktierung bei weitem nicht mehr den Anforderungen der modernen Mikroelektronik genügt.
Die Drahtbögen wirken bei den heutzutage üblichen Taktfrequenzen als Anten­ nen. D.h. diese Bereiche sind somit gekennzeichnet durch verstärktes Überspre­ chen und Abstrahlen von elektromagnetischen Wellen.
Ferner stellt das Drahtgewicht ein Risikofaktor in Bezug auf mechanisch bedingte Vibrationsbrüche dar.
Darüber hinaus bestimmen die Bewegungsbahnen und die diskreten Abmessun­ gen des Bondkopfes den Minimalabstand zwischen den Dice auf dem Substrat. D.h., das Drahtbondverfahren verhindert eine höhere Packungs- bzw. System­ dichte.
6. Packaging und Glob-Top-Verfahren
Aufgrund rasant zunehmender Pin-Zahlen pro Die werden immer größere An­ forderungen an die Mechanik der Gehäuse gestellt. Schon seit geraumer Zeit wird die Gehäusegröße nicht mehr von der Größe des sich in ihm befindlichen Halblei­ terbausteins bestimmt. Die Abmessungen werden von der Anzahl und der Breite der Anschlußbeinchen erzwungen. Ein rein mechanische Problem begrenzt somit an dieser Stelle die Miniaturisierungsbestrebungen der Mikroelektronik. Damit sich noch ausreichend kleine Chipgehäuse realisieren lassen, ist man mittlerweile auf einen mittleren Pinabstand von 1/20 Zoll (1,27 mm) heruntergegangen bei An­ schlußpins von 0,5 mm Breite. Derartige Gehäuse kapseln das Die zuverlässig, je­ doch sind die Pins derart empfindlich, daß das Gehäuse selbst zum Risikofaktor für die weitere Verarbeitung wird.
Ferner sind Gehäusesonderanfertigungen aufgrund der feinmechanischen Anfor­ derungen äußerst kostspielig, wodurch derartige Kapselungen für Kleinserien entweder unrentabel sind, oder zumindest das Produkt entscheidend verteuern. Bei Massenprodukten ist heutzutage das Gehäuse der größte Einzelkostenfaktor.
Ein weiteres Problem liegt bei sog. Plastikgehäusen in der schlechten Wärmeleit­ fähigkeit. Bei ihnen muß zusätzlich für aktive Kühlung gesorgt werden.
Eine sich mehr und mehr durchsetzende Alternative zum Starrgehäuse stellt das bereits beschriebene Glob-Top-Verfahren da. Jedoch gibt es hierbei Schwierig­ keiten mit den unterschiedlichen Temperaturausdehnungskoeffizienten von Sili­ zium, Vergußmassen und Trägermaterial in Bezug auf die Bonddraht- bzw. Flip­ chip-Verbindungen. Kontakte werden abgeschert und Chips brechen, wenn die Vergußmasse zu hart ist; Chips lösen sich von dem Träger, ist die Vergußmasse zu weich.
7. HDI-Verfahren/Embedding Technology
Sowohl das HDI-Verfahren als auch die Embedding Technology setzen teilweise teures und schwer handhabbares Material, sowie damit verbundene aufwendige und kostspielige Prozesse ein (Reinräume, Laser, Sputtern, Plasmaätzen).
Da die Substratematerialien (Keramik) mit der Technologie der Halbleiterferti­ gung verarbeitet werden, können auch nur Substratflächen in der Größenordnung von Wafern prozessiert werden.
Keramik als Substratwerkstoff hat den Nachteil, daß sie nur vor dem Brennen ge­ formt werden kann und beim Brennen anschließend schrumpft. Der Schrump­ fungsfaktor läßt sich nur schlecht einstellen und berücksichtigen, wodurch man zu großen Dimensionstoleranzen gezwungen wird.
Speziell zur Embedding Technology läßt sich ferner sagen, daß das Schneiden von durchgängigen Substratfenstern für die Dice mehrere Nachteile mit sich bringt. Zum einen hat das Die keine stabile Unterlage weshalb es von dem Epoxidharz­ kleber nur über die Kantenflächen des Fensters gehalten werden kann und zum Anderen birgt der Kleber die Gefahr der Ausgasung von Lösungsmitteln in sich, die die anschließenden Deckschichten beeinträchtigen können.
Ferner muß durch das vollständige Eingießen der Dice anschließend die Substrat­ rückseite wieder plan geschliffen werden, um so eine optimale Anschlußfläche für Kühlungsmaßnahmen darzustellen.
Beide Strategien, HDI und Embedding Technology, lassen keine beidseitige Be­ stückung des Substrats mit Dice zu, was die Systemdichte begrenzt.
Ein Nachteil ist auch in dem starren Verbund von Substrat und Die zu sehen. Die unumgänglichen materialbedingten teilweise divergenten Temperaturausdeh­ nungskoeffizienten verursachen zusätzlichen mechanischen Streß im System, der ein nicht zu vernachlässigendes Ausfallrisiko darstellt.
Aufgabe der Erfindung
Die Aufgabe der Erfindung ist es, eine einfache, platzsparende, robu­ ste und kostengünstige Kontaktierungs- und Assemblierungsmethode für Mi­ krochips zu schaffen, die mit den Anlagen und Werkzeugen einer gewöhnlichen Leiterplattenfertigung durchzuführen ist. Leiterplattenhersteller werden mit der Erfindung in die Lage versetzt, ohne aufwendige Spezialmaschinen vollständige MCM-Systeme herzustellen. Gleichzeitig eignet sich die Erfindung zur Herstel­ lung von doppelseitigen Dünnschichtmultilayer-Leiterplatten mit FR4- oder FR5-Kernlage (Fig. 10).
Lösung der Aufgabe
Diese Aufgaben werden durch das Verfahren des Anspruchs 1 gelöst.
Vorteile der Erfindung Übergeordnete Vorteile
Die grundlegenden Vorteile des erfindungsgemäßen Verfahrens liegen in der An­ wendung von bekannten Prozessen der Leiterplattenfertigung und in der Verwen­ dung von ebenfalls in der Leiterplattenfertigung eingesetzten Standardmateria­ lien. Somit wird jeder Leiterplattenhersteller auch zum potentiellen MCM-Hersteller, ohne kostenintensive Umrüstungen vornehmen zu müssen.
Das Verfahren ist zudem aufgrund seines kontinuierlichen Fertigungsflusses taug­ lich für die Serienproduktion.
Vorteile technologischer Details
FR4- oder FR5-Leiterplatten als Substratmaterial sind kostengünstig. Das Ma­ terial ist hinreichend formstabil und läßt sich mit mechanischen Bohr-, Fräs- und Schneidwerkzeugen bearbeiten.
Die für die Aufnahme der aktiven (=Chips) und passiven (Kondensator, Wider­ stand, Spule etc.) Bauelemente benötigten Senken lassen sich per CNC-Leiter­ plattenfräse vollautomatisch layoutdatengesteuert mit hoher Präzision herstel­ len. Passive Komponenten sind bereits in Ultraflachbauweise erhältlich, wodurch diese sich ebenfalls wie Mikrochips in das Substrat einfügen lassen.
Nach dem Einkleben der Bausteine wird das gesamte Substrat direkt mit einer Kunststoffschicht versiegelt, die die Bausteine vor Verunreinigung und Oxidation schützt. Die Folgeprozesse müssen somit nicht in aufwendig gefilterter Luft statt­ finden. Die Menge des zum Fixieren der Bausteine eingebrachten Klebers darf va­ riieren, da der Kleberüberschuß automatisch in die ohnehin vorhandenen Eck­ bohrungen der Senken gepreßt wird. Dadurch wird verhindert, daß sich der Kleber durch die Fuge zwischen dem Senkenrand und den Bauteilkanten bis an die Substratoberfläche herausdrückt und das anschließende Aufbringen des Kunststofflaminats stört.
Das Kunststofflaminat wird im sog. Trockenverfahren aufgebracht, wodurch die Fugen zwischen Senkenrand und Die-Kante lediglich überdeckt und nicht gefüllt sind. Somit kann die Fuge als Dehnungszone zum Ausgleich unterschiedlicher Temperaturausdehnungskoeffizienten dienen.
Ein weiterer Vorteil des Trockenverfahrens im Vergleich zum Gießverfahren ist die Fähigkeit der präzisen Dickeneinstellbarkeit des Isolationsmaterials. Es sind so diskret einstellbare Stärken zwischen 30 µm und 100 µm möglich.
Da es sich bei dem Material um handelsübliche Lötstoppmaske handelt, die foto­ graphische Eigenschaften besitzt, ist eine Strukturierung auf optischem Weg mög­ lich. Es lassen sich mit Hilfe von UV-Strahlung und entsprechender Maskierung Mikrovias im Bereich von 100 bis 60 µm Durchmesser realisieren, wodurch sich die Systemdichte, im Vergleich zur Standardleiterplatte, deutlich steigern läßt. Ein weiterer großer Vorteil der maskenbasierten optischen Strukturierbarbeit liegt darin, daß es sich hierbei um einen parallelen Prozeßschritt handelt. Alle Lö­ cher werden zeit- und kostensparend zur selben Zeit realisiert.
Erfindungsgemäß werden die Vias nicht nur zum Verbinden von Leiterbahnebe­ nen sondern ebenfalls zum Ankontaktieren von Mikrochips verwendet. Dies er­ möglicht den Bau von superflachen Systemen, die zudem eine wesentlich größere elektromagnetische Verträglichkeit (EMV) aufweisen als vergleichbare Wirebon­ ding-Systemen (keine antennenartigen Drahtbögen).
Der große Nachteil der chemischen Kunststoffmetallisierung, die geringe Haftfe­ stigkeit aufgrund chemischer Oberflächenaufrauhung ist hinfällig. Durch den er­ findungsgemäßen mechanischen Aufschluß der Oberfläche mittels Rauhstra­ lung wird eine deutliche Haftfestigkeitssteigerung (Faktor 3 und mehr im Vergleich zur Ätzaufrauhung) erzielt. Zudem bewirkt die Methode der Rauh­ strahlung, daß die Matrix der Isolationsschicht nicht zerstört wird, da das Strahl­ gut lediglich punktuelle Mikrovertiefungen- und kanäle in das Material schlägt.
Die anschließende chemische Metallisierung dient lediglich zur Bildung einer elektrisch leitfähigen Flächenelektrode für das darauffolgende Semiadditiv- Verfahren zum Leiterzugaufbau. Das Semiadditiv-Verfahren spart Ressourcen, ermöglicht den selektiven Aufbau von Leiterbahnzügen und sorgt für HF- freundliche Leiterzugbilder durch abgerundete Ecken und Kanten.
Aufgrund der oben beschriebenen optischen und chemischen Prozesse ist parallel zur zeitgleichen Herstellung der Durchkontaktierungen auch noch eine beidsei­ tige Prozessierung des Substrats möglich. Durch diesen Umstand wird die System­ dichte weiter gesteigert und die Fertigungskosten nur unwesentlich erhöht. Jeder einzelne Prozeßschritt läßt sich direkt begutachten und gegebenenfalls rückgängig machen und kann wiederholt ausgeführt werden.
Die extrem flache Bauweise der Systeme ermöglicht zahlreiche Anwendungsva­ rianten.
  • 1. Da das System ein Modul mit extrem geringer Massenträgheit darstellt, eignet es sich gut für die Steuerung stark beschleunigter Systeme. Die fehlenden Bond­ verbindungen und die Abstützung der Bauteile durch ihre Senken macht derart gefertigte Systemmodule vibrationsunempfindlich.
  • 2. Das Modul kann direkt auf einen Kühlkörper o. ä. laminiert werden, um bei hohen Verlustleistungen thermisch bedingten Streß aus dem System abzuleiten.
  • 3. Die Oberflächen können mit SMD-Bausteinen bestückt werden, analog zur gewöhnlichen Leiterplatte.
  • 4. Durch die Realisierung von elastischen Kontaktleisten auf der Oberfläche las­ sen sich mehrere Module unterschiedlichster Funktionen aufeinanderstapeln und so zu einem dreidimensionalen Gesamtsystem zusammenfügen.
Unabhängig von der Verarbeitung von Bausteinkomponenten, eignet sich das oben beschriebene Prinzip der Dünnschichtleiterplatte auf Basis von metallisier­ ten Lötstopplagen zum preisgünstigen Reparieren von bereits gefertigten, fehler­ haften, unbestückten Leiterplatten. Das Aufbringen einer oder mehrerer zusätzli­ cher Leiterbahnlagen zur Umverdrahtung kann die Entstehung von Leiterplattenmüll reduzieren.
Beschreibung der Erfindung bezieht sich auf die A3-Schnittbilddarstellung der Fertigungsschritte
Fig. 1 Ausgehend von einem min. 1,5 mm starken, doppelseitig kupferkaschierten, fa­ serverstärkten FR4- oder FR5-Leiterplattensubstrat wird dieses zunächst beid­ seitig mit handelüblichem Fotoresist beschichtet. Mit Hilfe der in der Leiterplat­ tenfertigung üblichen Maskierungs- und Belichtungsverfahren werden die Kupferschichten der beiden ersten Metallebenen des auf diese Weise entstehen­ den Multilayers strukturiert. Die inneren Lagen sind für Vcc, Gnd und Justier­ marken reserviert.
Fig. 2 Entsprechend der layoutextrahierten Bohr- und Fräsdaten werden die Ecken der Bauteilsenken, die Senken selber und die Durchkontaktierungen im Trägersub­ strat realisiert. Benötigt wird hierzu ein handelsüblicher Hochgeschwindigkeits- Leiterplatten-Fräser, der sich auch in Z-Richtung (= Bohr- bzw. Frästiefe) steuern läßt, damit die Senken- und die Ecklöchertiefe der Bauteil-Stärke ange­ paßt werden können. Damit das Trägersubstrat auf dem Frästisch plan aufliegt, wird es von unten per Vakuum angesaugt. Aus diesem Umstand leitet sich auch die Reihenfolge der Fräsarbeiten ab. Erst werden die Eckbohrungen der Bauteil­ senken niedergebracht, die etwas tiefer sind als die anschließend zu fräsenden Senken. Die Durchgangsbohrungen werden zum Schluß realisiert, da sie eine wei­ tere Vakuumfixierung der Leiterplatte unmöglich machen.
Da auch die X/Y-Abmessungen der einzelnen Bauteile Toleranzen unterworfen sind, muß der Layouter immer von den maximalen, positiven Toleranzwerten aus­ gehen und diese beim Maskenentwurf berücksichtigen. Nach Abschluß der Fräs- und Bohrarbeiten wird die Oberfläche, wie aus der Leiterplattenfertigung be­ kannt, durch Bürsten aufgerauht und somit für das Laminieren von Kunststoffma­ terial vorbereitet.
Fig. 3 Die exakte Positionierung der Bauteile erfolgt mit Hilfe entsprechender Justier­ marken der beiden Metallisierungsebenen aus (Fig. 1) und eines Mikromanipula­ tors oder Flipchip-Bonders. Die Bauteile werden mit der Substratoberfläche bündig, unter Zugabe von Wärmeleitkleber in die Senken eingeklebt. Die An­ schlußflächen der Bauteile weisen dabei nach oben. Die beiden Substratseiten können einzeln manuel oder zeitgleich per Automat bestückt werden. Die Ober­ flächen des fertig bestückte Substrats werden abschließend gereinigt.
Fig. 4 Die fotographische Isolationsschicht wird aufgegossen oder aufgewalzt. Beson­ ders gut eignet sich hierfür das aus der Leiterplattenfertigung bekannte Lötstopp­ maskenmaterial (Soldermask), üblicherweise Epoxyharz, Akrylat oder Polyimid mit fotoaktiven Zusätzen, die eine Strukturierung der Schichten mit UV-Licht zulassen.
Fig. 5 Die Isolationsschicht funktioniert wie ein Negativ-Fotolack, wodurch eine ent­ sprechende Positivmaske aus dem Layout für die Übertragung von Löchern (= Vias) im Material ausreicht. Das Isolationsmaterial ist in Stärken von ca. 2 µm bis hin zu 100 µm verfügbar und erreicht selbst bei maximaler Schichtdicke noch eine Strukturauflösung von 75 µm (herstellerbedingte Variationen der physikali­ schen Parameter sind zu berücksichtigen).
Im Allgemeinen erfolgt das Herausentwickeln der Löcher mittels verdünntem oder wäßrigem Natriumcarbonat (Soda) oder organischer Lösungsmittel. Ist die hergestellte Schicht einwandfrei, wird diese im Temperofen und anschließend durch UV-Flutbelichtung ausgehärtet und somit mechanisch stabil und che­ misch resistent gegen Laugen, Säuren und Lösungsmittel (Standardprozeß der Leiterplattenfertigung) gemacht. Schlug der oben beschriebene Entwicklungs­ prozeß fehl, so läßt sich die Isolationsschicht wieder Strippen (d. h. chemisch ablö­ sen). Das Trägersubstrat kann erneut den Prozeßschritten (Fig. 4) und (Fig. 5) zu­ geführt werden. Die Oberfläche der ausgehärteten Isolationsschicht wird durch chemisches Beizen oder durch mech. Schleifen bzw. Rauhstrahlen aufgeschlos­ sen.
Fig. 6 Das gesamte Substrat wird außenstromlos metallisiert. Besonders gut eignen sich hierfür Nickel- und Kupferbäder, jedoch sind weitere Leitermaterialien, wie Gold, Silber o. ä. denkbar. Die außenstromlose oder auch chemische Vernicke­ lung erfolgt maskenlos und autokatalytisch, d. h. das Metall reagiert direkt mit dem Kontaktmetall der Bausteine (zumeist Aluminium). Die weitere Metallisie­ rung mit Kupfer erfordert ein chemisch gereinigtes Substrat, das mit Palladium­ kristallen bekeimt ist. Das derart präparierte Substrat überzieht sich im Metall­ komplexbad innerhalb weniger Minuten mit einer dünnen Kupferschicht. Es muß während dieses Vorgangs genau darauf geachtet werden, daß sich in den Vialö­ chern keine Luftblasen befinden, die ein Abscheiden des Metalls verhindern. Aus diesem Grund ist für eine starke Badbewegung zu sorgen. Sämtliche Prozeßschrit­ te (beispielsweise für Kupfer) laufen bei Raumtemperatur ab.
Sobald sich eine optisch geschlossene Metallschicht gebildet hat, wird die chemi­ sche Metallisierung abgebrochen. Die Leiterbahnzüge werden nun im Semiaddi­ tivverfahren aufgebaut. D.h., Abdecken der chem. Kupferschicht mit neg. Foto­ lack, maskiertes Belichten, Herausentwickeln der Leiterbahnstrukturen, selektives galvanisches Verstärken der Leiterzüge, Entfernen des Fotolacks und ganzflächiges Ätzen der Kupferschicht bis die Stärke des chem. Kupfers abgeätzt ist. Sollte die Metallschicht Unregelmäßigkeiten oder geringe Haftung auf dem Untergrund aufweisen, so wird das gesamte Metall durch Ätzen wieder entfernt. Das Trägersubstrat kann erneut dem Metallisierungsprozeß unterzogen werden.
Fig. 7 Die erste Leiterbahnebene und die Kontaktierung der Mikrochips sind somit her­ gestellt. Bevor nun erneut eine fotografische Isolationschicht aufgetragen wird, sollten die Kontakte zu den Chips überprüft werden. Das bedeutet, daß die ersten und zweiten Metallisierungsebenen bereits über Strukturen verfügen müssen, die die Spannungsversorgung und Testbusanbindung der Chips gewährleisten. Not­ falls müssen zunächst Leiterbahnen in den zweiten Leiterbahnebenen realisiert werden, die sich nach erfolgreichem Testdurchgang wieder entfernen lassen (Ät­ zen, Fräsen oder Lasern). Ist das Modul fehlerfrei, wird eine weitere fotografi­ sche Isolationsschicht aufgebracht und, wie in (Fig. 5) beschrieben, strukturiert.
Fig. 8 In Abhängigkeit von der Layoutkomplexität lassen sich analog zu (Fig. 5 bis 7) weitere Leiterbahn- und Isolationsebenen aufbauen. Es gilt zu beachten, daß je­ der fehlerhafte Beschichtungsprozeß nur dann rückgängig zu machen ist, solange noch keine Folgeprozeßschritte erfolgt sind. Das heißt, die Isolationschicht läßt sich nur dann wieder ablösen, wenn sie noch nicht ausgehärtet wurde, und das Me­ tall läßt sich nur dann wieder abätzen wenn noch keine weitere Kunststoffschicht aufgetragen worden ist.
Fig. 9 Abschließend kann die beidseitige Bestückung des Substrats mit weiteren aktiven und passiven SMT-Bauelementen, mit Kühlkörpern und Steckern erfolgen.

Claims (22)

1. Verfahren zur Herstellung von flachen Multichip-Modulen und Dünnschichtleiterplat­ ten mit einer uv-vernetzbaren Beschichtung auf faserverstärkten Kunstharzplatten, da­ durch gekennzeichnet, daß diejenigen elektronischen Bestückungskomponenten, die sich durch sehr flache Bauweise auszeichnen (vorzugsweise Mikrochips und andere Komponenten in Chipbauform), in speziellen Senken bündig in die Kunstharzplatten eingelassen werden.
Die faserverstärkten Kunstharzplatten werden im folgenden als "Substrate" bezeichnet.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Senken mechanisch, un­ ter Verwendung von computergesteuerten Maschinen in die Substrate gebohrt und ge­ fräst werden.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Ansteuerung der compu­ tergesteuerten Maschinen mit Hilfe der Daten von computerbasierten, graphischen Ent­ wurfssystemen erfolgt.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die elektrischen Anschlußflä­ chen der Bestückungskomponenten zur Oberfläche der Substrate zeigen.
5. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die in die Senken ein­ gelassenen Bestückungskomponenten durch eine auf dem gesamten Substrat haftfest aufgebrachte, uv-vernetzbare Beschichtung abgedeckt werden.
6. Verfahren nach Anspruch 1, 4 oder 5, dadurch gekennzeichnet, daß in der aufgebrach­ ten Beschichtung durch Belichten mit UV-Strahlung unter Verwendung einer Punkte­ maske und durch das Freientwickeln der nicht vernetzten Punktbereiche Mikrobohrun­ gen (vorzugsweise in der Größenordnung zwischen 10 µm und 250 µm) entstehen, die die elektrischen Anschlußflächen der Bestückungskomponenten freilegen.
7. Verfahren nach Anspruch 1 oder 6, dadurch gekennzeichnet, daß die Anschlußflächen der Bestückungskomponenten durch die hergestellten Öffnungen maskenfrei und auto­ katalytisch mit einer metallischen Schutz- und Kontaktschicht überzogen werden (vor­ zugsweise Nickel).
8. Verfahren nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, daß die Oberfläche der uv-vernetzbaren Beschichtung nach seiner Aushärtung mittels Rauh­ strahlen mit Festkörperstrahlgut (vorzugsweise Siliziumkarbid in Korngrößen von P80 bis P600) aufgeschlossen wird (bevorzugte Strahldrücke beim Injektionsverfahren ≦ 0,8 bar und bevorzugter Strahlwinkel 90 Grad).
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß der rauhstrahlungsbedingte Hinterschneidungsgrad und somit die Oberflächenporösität durch Plasmaätzen weiter verstärkt wird.
10. Verfahren nach Anspruch 1 oder 8 oder 9, dadurch gekennzeichnet, daß die aufge­ schlossene Oberfläche außenstromlos mit einer dünnen, elektrisch leitenden Schicht (vorzugsweise 1 µm starkes Kupfer) metallisiert wird.
11. Verfahren nach Anspruch 1 oder 10, dadurch gekennzeichnet, daß auf die dünne Me­ tallschicht das "Semiadditiv- Verfahren" zur Herstellung von Leiterbahnzügen ange­ wendet wird.
12. Verfahren nach Anspruch 1, 5 oder 6, dadurch gekennzeichnet, daß die Leiterbahn­ ebene mit einer weiteren uv-vernetzbaren Beschichtung haftfest überzogen wird, aus der Zugänge zu exponierten Punkten der abgedeckten Leiterzüge herausentwickelt wer­ den (Durchsteiger).
13. Verfahren nach den Ansprüchen 1 oder 8 bis 12, dadurch gekennzeichnet, daß sich zahlreiche Leiterbahn- und Isolationslagen aufeinanderschichten lassen. Dabei verfü­ gen die Leiterbahnebenen gemäß Schaltungslayout über elektrisch leitfähige Verbin­ dungspunkte (Durchkontaktierungen).
14. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß sich die Bestückungs- und Beschichtungsverfahren auch auf beide Substratseiten gleichzeitig anwenden lassen.
15. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß sich bei einseitiger Bestüc­ kung die Stärke des Substratmaterials nach der Stärke der Bestückungskomponenten mit der größten Höhenausdehnung richtet, zuzüglich einer ausreichenden Material­ stärke für den Senkenboden (Fig. 1).
16. Verfahren nach Anspruch 1 oder 15, dadurch gekennzeichnet, daß sich bei doppelseiti­ ger Bestückung die Materialstärke des Substrats nach der zweifachen Stärke der Bestüc­ kungskomponente mit der größten Höhenausdehnung richtet, zuzüglich einer ausrei­ chenden Materialstärke für die Senkenböden.
17. Verfahren nach Anspruch 1 oder 6, dadurch gekennzeichnet, daß sich als uv-vernetz­ bare Beschichtung u. a. das in der Leiterplattenfertigung als "Lötstoppmaske" bezeich­ nete Kunststofflaminat eignet.
18. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß sich die Substrate nach Ab­ schluß der Bestückungs- und Kontaktierungsprozesse zur weiteren ein- oder beidseiti­ gen Bestückung mit oberflächenmontierbaren Bauelementen (SMD) eignen.
19. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß sich das Substrat mit aktiven oder passiven Kühleinrichtungen verbinden läßt.
20. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß sich das Substrat mit elek­ trisch leitenden, elastischen Kontaktbereichen versehen läßt, die zur Anbindung an wei­ tere Substrate korrespondierender Bauart dienen.
21. Verfahren nach Anspruch 1 oder 20, dadurch gekennzeichnet, daß sich zahlreiche Sub­ strate korrespondierender Bauart zu einem Gesamtsystem verbinden lassen.
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