JP2004241692A - 強誘電体メモリ素子の製造方法 - Google Patents
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Abstract
【課題】強誘電体メモリ素子の上部電極を形成する際に、オーバーエッチングされた強誘電体膜の一部が上部電極上に柱状残渣として残るため、上部電極の上面が平滑面にならなかった。
【解決手段】下地上に、下部電極Ｉｒ層３６と強誘電体（ＳＢＴ）膜３８と上部電極形成用のＩｒ層４０ａを順次形成する。このＩｒ層４０ａの上面に上部電極形成のための耐エッチングマスクＴｉＮ膜４２ａを形成して、第１のドライエッチング工程を実施する。第１のドライエッチングにより耐エッチングマスクＴｉＮ膜４２ａ上に付着した析出物を除去する第２のドライエッチング工程を経て、第３のドライエッチング工程で耐エッチングマスクＴｉＮ膜４２ａを除去して、強誘電体メモリ素子を形成する。
【選択図】 図３
【解決手段】下地上に、下部電極Ｉｒ層３６と強誘電体（ＳＢＴ）膜３８と上部電極形成用のＩｒ層４０ａを順次形成する。このＩｒ層４０ａの上面に上部電極形成のための耐エッチングマスクＴｉＮ膜４２ａを形成して、第１のドライエッチング工程を実施する。第１のドライエッチングにより耐エッチングマスクＴｉＮ膜４２ａ上に付着した析出物を除去する第２のドライエッチング工程を経て、第３のドライエッチング工程で耐エッチングマスクＴｉＮ膜４２ａを除去して、強誘電体メモリ素子を形成する。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
この発明は、強誘電体メモリ素子の形成方法に関する。
【０００２】
【従来の技術】
強誘電体膜を用いた強誘電体メモリ素子（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ：以後「Ｆｅ ＲＡＭ」と略することもある。）は、強誘電体膜を２つの電極で挟んだ構造である。
【０００３】
強誘電体膜は自発分極を持ちヒステリシス特性を有することから、この上部電極と下部電極とにより強誘電体膜に電圧を加えれば自発分極の方向を制御できる。すなわち強誘電体は、その構成原子には安定状態が２つあり、この状態を外部から印加する電界によってスイッチすることで「０」か「１」かに対応するメモリーとしての使用が可能である。
【０００４】
Ｆｅ ＲＡＭは、データの不揮発特性を有し、高速かつ高頻度書き換えが可能なことから、半導体メモリの ＲＡＭ と ＲＯＭ の両方の長所を併せ持っている。
【０００５】
Ｆｅ ＲＡＭの形成方法を説明するために、強誘電体メモリ素子の構造を図１を参照して説明する。強誘電体メモリ素子は、シリコン基板１０上に、絶縁層１２および密着層１４を介して、強誘電体膜１８を上部電極２０および下部電極１６で挟んだ積層構造としての強誘電体キャパシタ２４を具えた構造として形成される。以後、シリコン基板１０、絶縁層１２および密着層１４をまとめて下地２８ということもある。また、強誘電体膜に対して下地と反対側に位置する電極を「上部電極」、下地側に位置する電極を下部電極という。
【０００６】
図１に示す強誘電体メモリ素子は、引出電極２２を介して上部電極２０から電圧を加えることで情報を記録したり、この自発分極の電界に対する応答とその保持能力とを利用して情報を読み出したりする、メモリとして利用される。
【０００７】
絶縁層１２にはＳｉＯ２、密着層１４にはＴｉＮ、上部電極２０および下部電極１６にはＩｒやＰｔなど白金族の金属が使われる。強誘電体膜１８には、ビスマス層状化合物系のＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）や鉛含有ペロブスカイト系のＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）あるいはＰｂの一部をＬａで置換したＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）、などが使われる。
【０００８】
図１に示すＦｅ ＲＡＭの従来の製造方法を図２によって説明する。各図は各工程段階で得られる構造体の断面切り口を示してある。基板としてシリコン単結晶基板３０を用い、これにＣＶＤ法（化学気相成長法：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）により酸化シリコン（ＳｉＯ２）膜３２を形成する。酸化シリコン（ＳｉＯ２）膜３２を形成した後高周波スパッターで密着層であるＴｉＮ膜３４、を形成する。これらシリコン単結晶基板３０、酸化シリコン（ＳｉＯ２）膜３２およびＴｉＮ膜３４は、強誘電体メモリ素子を形成するための下地２８を形成する（図２の（Ａ））。
【０００９】
この下地上に強誘電体キャパシタを形成する。そのためにまず、下地２８上に、下部電極であるＩｒ層３６を高周波スパッターで形成する。引き続いてＳｒ， ＢｉとＴａの２メチルヘキサン酸塩を用い、キシレンを溶媒として保存液を作成し、塗布−乾燥−熱処理の工程を繰り返すことで、Ｉｒ層３６上に強誘電体（ＳＢＴ）膜３８を形成する。この後、高周波スパッターで、ＳＢＴ膜３８上に上部電極形成用のＩｒ層４０およびエッチングマスクとして利用するためのＴｉＮ膜４２を順次形成し、続いて、このＴｉＮ膜４２上にフォトリソグラフィーによってパターニングマスクとしてのフォトレジスト膜４４を形成する （図２の（Ｂ））。
【００１０】
ここまでの工程は、ＳＢＴ膜を用いる強誘電体メモリ素子の構成方法として、ほぼ標準化された工程である。以下、ここまでの工程を単に「第１の工程」ということもある。
【００１１】
フォトレジスト膜４４をマスクとしてＴｉＮ膜４２をドライエッチングでパターンニングして上部電極形成用のエッチングマスクを形成する。続いて、フォトレジスト膜４４をＯ２プラズマで灰化処理（アッシング処理）して取り除く。この後、パターンニングされたＴｉＮ膜４２ａをエッチングマスクとして用いてＩｒ層４０に対して高周波スパッターでエッチングして上部電極４０ａを形成する （図２の（Ｃ））。以下第１の工程終了後から上部電極４０ａを形成するまでの工程を単に「第２の工程」ということもある。
【００１２】
上部電極４０ａを形成する際にマスクとして使ったＴｉＮ膜４２ａをドライエッチングで除去して、強誘電体膜３８を上部電極４０ａおよび下部電極３６で挟んだ積層構造としての強誘電体キャパシタ４６を具えた素子を完成する（図２の（Ｄ））。以下第２の工程終了後から素子が完成するまでの工程を単に「第３の工程」ということもある。
【００１３】
【発明が解決しようとする課題】
しかしながら、上述の従来方法では、上部電極４０ａ上に柱状残渣４２’が形成され、上部電極表面が滑らかに形成されないという問題がある。この原因は上部電極４０ａを形成するためのエッチングの際、オーバーエッチングされるＳＢＴ強誘電体膜３８の一部がエッチングマスクとしてのＴｉＮ膜４２ａの上に再付着して膜（析出物堆積膜（ｄｅｐｏｓｉｔｉｏｎ ｌａｙｅｒ）：以後「デポ膜」と略称することもある。）４８を形成し、エッチングマスクＴｉＮ膜４２ａのエッチングを阻害するためと考えられている。
【００１４】
この発明の目的は、上部電極の形成の際に、柱状残渣が形成されないようにして、上部電極の上面を平滑面にした強誘電体メモリ素子の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
そこで、この出願に係る発明者が種々検討したところ、上部電極形成に用いたエッチングマスクの除去前にデポ膜を除去するか、或いは、上部電極形成用のエッチングマスクの上面にデポ膜が形成されないようにすれば、上部電極の上面に柱状残渣が形成されないようにすることができるという結論に達した。
【００１６】
従って、本願第１の発明は、このデポ膜を取り除いた後に、エッチングマスクを除去して上部電極を形成するようにした、強誘電体メモリ素子の製造方法であって、以下の特徴を有する。
【００１７】
具体的には、下地上の金属層の上面にハードマスク層を形成する。このハードマスク層を耐エッチングマスクとして用いて、この金属層の露出領域に対し、第１のドライエッチングを行なって上部電極を形成する。この第１のドライエッチングによりハードマスク層上に付着したデポ膜を第２のエッチングにより除去する。この後、前記ハードマスク層を第３のドライエッチングで除去して強誘電体メモリ素子を完成する。
【００１８】
この製造方法によれば、ハードマスク上に付着したデポ膜は、上部電極を形成する最終段階における上部電極を形成する白金族の金属層のエッチングの際に既に除去されているので、柱状残渣は形成されず、平滑な上面を有する上部電極が形成できる。
【００１９】
本願第２の発明は、製造工程のいずれにおいても、デポ膜が形成されることがない強誘電体メモリ素子の製造方法であって、以下の特徴を有する。
【００２０】
具体的には、下地上に、下部電極と、強誘電体膜と、上部電極形成用の金属層とを順次積層形成する。この金属層の上面にハードマスク層を形成する。このハードマスク層を耐エッチングマスクとして用いて、金属層の露出領域に対し第１のドライエッチングを行なって、この金属層の上面からこの金属層の深さの途中までエッチング除去してこの金属層の薄膜部分を残存形成する。この後このハードマスク層と、残存している金属層の薄膜部分とに対して、共通の第２のドライエッチングを行なって、ハードマスク層と金属層の薄膜部分とのエッチング除去を同時に終了させて、強誘電体メモリ素子を完成する。
【００２１】
この方法によれば、上部電極のエッチングの際、ハードマスク層外に露出している金属層の領域を全て除去するのではなく、金属層の厚みの一部分を、例えば２００Åから３００Åの範囲の厚みだけを薄膜部分として残存させている。このため、金属層の下側の強誘電体膜がエッチングされることはないので、ハードマスク層の上面にデポ膜が付着することがない。そして、この場合には、残存した薄膜部分である上部電極材料層をエッチングするレートと、ハードマスク層をエッチングするレートとを予め知ることにより、当該薄膜部分とハードマスク層とを共通のドライエッチングで同時にエッチングが終了するように設定できる。このようにすれば、この場合も、第１の発明の場合と同様に、柱状残渣は形成されず、平滑な上面を有する上部電極が形成できる。
【００２２】
本願第３の発明は、第２の発明と同様に、製造工程のいずれにおいても、デポ膜が形成されることがない強誘電体メモリ素子の製造方法であるが、第２の発明とは異なる特徴を有している。
【００２３】
具体的には、下地上に、下部電極と、強誘電体膜とを順次に積層形成する。この強誘電体膜上にエッチングストッパー層を形成する。このエッチングストッパー層上に上部電極形成用の金属層を形成し、この金属層の上面にハードマスク層を形成する。このハードマスク層を耐エッチングマスクとして用いて、金属層の露出領域に対し、エッチングストッパー層が露出するまで、第１のドライエッチングを行なう。最後にハードマスク層を第２のドライエッチングにより除去して、強誘電体メモリ素子を完成する。
【００２４】
この方法によれば、エッチングストッパー層を挿入したため、上部電極を形成する工程において、金属層のうちの上部電極を形成しない領域部分を所要の厚みだけ残してドライエッチングを終了するという、上述した第２の発明における工程を必要としない。よって、上述の残存薄膜部分を形成する工程を必要とすることなく、上部電極を形成できる利点がある。
【００２５】
【発明の実施の形態】
以下、図を参照して、この発明の実施の形態例につき説明する。なお、これらの図は、この発明が理解できる程度に構成要素の形状、大きさおよび配置関係を概略的に示してあるにすぎず、また、以下に説明する数値的およびその他の条件は単なる好適例であり、この発明はこの発明の実施の形態にのみ何等限定されるものではない。
【００２６】
また、以下、各実施例を製造工程図を参照して説明するが、工程中の各図は各工程段階で得られる構造体の断面切り口で示してある。また、既に説明した第１の工程に含まれるフォトレジストマスク４４を形成するまでの工程は、以下に参照する工程図中では省略してあるので、詳細は図２（Ａ）および図２（Ｂ）を参照されたい。
【００２７】
（第１の実施例）
図３（Ａ）から（Ｃ）は、この発明の第１の実施例の説明に供する製造工程図である。
【００２８】
基板としてシリコン基板３０を用い、これに例えばＣＶＤ法で酸化シリコン（ＳｉＯ２）膜３２を形成する。酸化シリコン膜３２を形成した後高周波スパッターで密着層である膜厚６００ÅのＴｉＮ膜３４、下部電極である膜厚１５００ÅのＩｒ層３６を形成する。引き続いてＳｒ， ＢｉとＴａの２メチルヘキサン酸塩を用い、キシレンを溶媒として保存液を作成し、塗布−乾燥−熱処理の工程を繰り返すことで膜厚１２００Åの強誘電体（ＳＢＴ）膜３８を形成する。
【００２９】
この後、ＳＢＴ膜３８上面に、上部電極形成用の金属層として、膜厚１５００ÅのＩｒ膜４０を形成し、耐エッチングマスク形成のための膜厚１５００ÅのＴｉＮ膜４２を形成する。ＴｉＮ膜４２上にフォトリソグラフィーを行なってフォトレジスト膜４４を形成する。ここまでが第１の工程である（図２（Ａ）及び（Ｂ）参照）。
【００３０】
フォトレジスト膜４４をマスクとして、上部電極４０ａのエッチング形成のときの耐エッチングマスクとして機能する、ハードマスク層としてＴｉＮ膜４２ａを、ドライエッチングを行なってパターンニングする。このドライエッチングはＥＣＲ（ｅｌｅｃｔｒｏｎ ｃｙｃｌｏｔｒｏｎ ｒｅｓｏｎａｎｃｅ ｅｔｃｈｉｎｇ）方式を用いて次の条件で行なうのが好適である。
（１）エッチングガスはＣｌ２及びＢＣｌ３をそれぞれ９０ ｓｃｃｍおよび１０ ｓｃｃｍの流量で混合したものを用いる。
（２）圧力は、１０ ｍＴｏｒｒとする。
（３）マイクロ波（２．４５ ＧＨｚ）パワーは、６００ Ｗとする。
（４）ＲＦ（１３．５６ ＭＨｚ）パワーは、６０ Ｗとする。
（５）エッチング時間は、３５ 秒とする。
【００３１】
フォトレジスト膜４４はＯ２プラズマで灰化処理（アッシング処理）して取り除く。この後、パターンニングされたＴｉＮ膜（ＴｉＮ膜パターンとも称する。）４２ａを耐エッチングマスクとして、第１のドライエッチング、ここでは高周波スパッターで、Ｉｒ層４０のＴｉＮ膜パターン４２ａ外に露出している領域をエッチングして上部電極４０ａを形成する（図３（Ａ））。この第１のドライエッチングでＴｉＮ膜パターン４２ａ直下に残存しているＩｒ層４０の領域部分が上部電極４０ａとなる。この第１のドライエッチングによって強誘電体膜（ＳＢＴ膜）３８も多少エッチングされるため、ＴｉＮ膜パターン４２ａの上面にはデポ膜４８が付着する。この第１のドライエッチングはＲＩ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）方式を用いて次の条件で行なうのが好適である。
（１）エッチングガスはＣｌ２及びＯ２をそれぞれ２０ ｓｃｃｍおよび４０ ｓｃｃｍの流量で混合したものを用いる。
（２）圧力は、５ ｍＴｏｒｒとする。
（３）ＲＦ（１３．５６ ＭＨｚ）パワーは８００ Ｗとする。
（４）エッチング時間は、１５０ 秒とする。
【００３２】
ここまでのプロセスは従来のプロセスの第２の工程である。後述する第２の実施例および第３の実施例においてもここまでの工程はほぼ同一なので、特に必要な場合を除き、説明を省略する。
【００３３】
第１の実施例においては、次の工程としてハードマスク層であるＴｉＮ膜パターン４２ａ上に付着したデポ膜４８を除去する工程を加える（図３（Ｂ））。この工程は第２のドライエッチングによるが、ＳＢＴ膜３８の露出している部分がエッチングされないようにマスクする必要はない。ＳＢＴ膜３８の露出している部分がエッチングされたとしても、誘電体キャパシタとしての機能に影響がないからである。しかし、もし必要ならば、ＳＢＴ膜３８のエッチングを防ぐマスクを設けても良い。この第２のドライエッチングはＲＩ方式を用いて次に示す条件で行なうのが好適である。
（１）エッチングガスはＣＦ４を３０ ｓｃｃｍの流量で供給する。
（２）圧力は、１０ ｍＴｏｒｒとする。
（３）ＲＦ（１３．５６ ＭＨｚ）パワーは５００ Ｗとする。
（４）エッチング時間は、３０ 秒とする。
【００３４】
ハードマスク層であるＴｉＮ膜 ４２ａ上に付着したデポ膜４８をドライエッチングする工程でＳＢＴ膜 ３８も一部エッチングされるが、そのエッチングされた材料物質の一部がＴｉＮ膜 ４２ａ上に付着することはない。これは、ＴｉＮ膜 ４２ａ上への再付着速度に比べて、エッチング作用が十分に大きいためである。
【００３５】
以上の工程を経た後、上部電極４０ａを形成する際にマスクとして使ったＴｉＮ膜４２ａを第３のドライエッチングで除去して、強誘電体膜３８を上部電極４０ａおよび下部電極３６で挟んだ積層構造としての強誘電体キャパシタ４６を具えた素子を完成する（図３（Ｃ））。この第３のドライエッチングはＥＣＲ方式を用いて次に示す条件で行なうのが好適である。
（１）エッチングガスはＣｌ２及びＢＣｌ３をそれぞれ７０ ｓｃｃｍおよび３０ ｓｃｃｍの流量で混合したものを用いる。
（２）圧力は、１０ ｍＴｏｒｒとする。
（３）マイクロ波（２．４５ ＧＨｚ）パワーは、６００ Ｗとする。
（４）ＲＦ（１３．５６ ＭＨｚ）パワーは６０ Ｗとする。
（５）エッチング時間は、５０ 秒とする。
【００３６】
（第２の実施例）
図４（Ａ）から（Ｃ）は、この発明の第２の実施例の説明に供する製造工程図である。図４（Ａ）は第１の工程の終了後、フォトレジスト膜４４が除去され、ハードマスク層としてのＴｉＮ膜パターン４２ａが形成された段階での構造体を示している。
【００３７】
第２の実施例においては、ハードマスク層であるＴｉＮ膜パターン ４２ａを耐エッチングマスクにして、上部電極形成用の金属層すなわちＩｒ 膜４０の露出領域に対し、第１のドライエッチングを行なう。このとき、ＳＢＴ 膜３８が露出しないようにＩｒ膜４０の、ＴｉＮ膜パターン ４２ａ外に露出した部分、すなわち上部電極となる以外の部分（図中、このＩｒ膜が残存した薄膜部分を４０ｂとして示す。）を、例えば、２００Åから３００Åの範囲内の適当な厚み分だけ残して第１のドライエッチングを終了する（図４（Ｂ））。ここまでで第２の工程が終了する。この残存した薄膜部分４０ｂの厚みは、この薄膜部分４０ｂとＴｉＮ膜パターン ４２ａとを共通のドライエッチングで実質的に同時にエッチング処理を開始したとき、薄膜部分４０ｂとＴｉＮ膜パターン４２ａのエッチング除去終了時点が実質的に同時となるように設定する。
【００３８】
この第１のドライエッチングはＲＩ方式を用いて、次に示す条件で行なうのが好適である。
（１）エッチングガスはＣｌ２及びＯ２をそれぞれ２０ ｓｃｃｍおよび４０ ｓｃｃｍの流量で混合したものを用いる。
（２）圧力は、５ ｍＴｏｒｒとする。
（３）ＲＦ（１３．５６ ＭＨｚ）パワーは８００ Ｗとする。
（４）エッチング時間は、９０秒とする。
【００３９】
最後に残っているハードマスク層であるＴｉＮ膜パターン ４２ａおよび電極となる以外の２００Åから３００Åだけ残されたＩｒ膜部分、すなわち残存薄膜部分４０ｂを第２のドライエッチングで除去すると共に、上部電極４０ａを形成して、強誘電体膜３８を上部電極４０ａおよび下部電極３６で挟んだ積層構造としての強誘電体キャパシタ４６を具えた素子を完成する（図４（Ｃ））。ここまでで第３の工程が終了する。
【００４０】
この第２のドライエッチングはＥＣＲ方式を用いて、次に示す条件で行なうのが好適である。
（１）エッチングガスはＣｌ２及びＢＣｌ３をそれぞれ７０ ｓｃｃｍおよび３０ ｓｃｃｍの流量で混合したものを用いる。
（２）圧力は、１０ ｍＴｏｒｒとする。
（３）マイクロ波（２．４５ ＧＨｚ）パワーは、６００ Ｗとする。
（４）ＲＦ（１３．５６ ＭＨｚ）パワーは６０ Ｗとする。
（５）エッチング時間は、７０ 秒とする。
【００４１】
第１の実施例の製造方法では、ハードマスク層であるＴｉＮ 膜パターン４２ａ上に付着したデポ膜４８をドライエッチングで除去する際、強誘電体膜３８も多少エッチングされ、上部電極直下以外の、強誘電体膜３８の上面部分の平坦性が失われるおそれがある。第２の実施例においては、実質的に強誘電体膜３８がエッチングされることはないので、強誘電体素子の集積化工程も単純化できる。
【００４２】
強誘電体膜３８が実質的にエッチングされないためには、既に説明したように、好ましくは、最後に残っているハードマスク層であるＴｉＮ 膜パターン４２ａおよび上述の残存薄膜部分４０ｂを第２のドライエッチングで除去する際に、残存薄膜部分４０ｂが実質的になくなった瞬間に第２のドライエッチングを終了させる必要がある。このために、事前に金属層の材料（ここではＩｒ）とハードマスク層の材料（ここではＴｉＮ）に対するエッチング速度を把握しておけば、ＴｉＮ膜４２ａと残存薄膜部分４０ｂのエッチングが実質的に同時に終了するように、それぞれの膜厚を考慮して最適なエッチング時間を算出することができる。
【００４３】
（第３の実施例）
図５は、この発明の第３の実施例の説明に供する製造工程図である。第３の実施例においては、第１の工程において、ＳＢＴ膜３８を形成した後、膜厚、例えば３００ÅのＴｉＮエッチングストッパー層５０を形成する点が、従来法と異なる点である。
【００４４】
その後、フォトレジスト膜４４を形成（第１の工程）し、ＴｉＮ膜４２を、ドライエッチングを行なってパターンニングする（図５（Ａ））までの工程は第２の実施例と同じである。
【００４５】
その後、パターンニングにより得られたＴｉＮ膜パターン４２ａを耐エッチングマスクとして用いて、金属層としてのＩｒ膜 ４０の露出領域に対して、第１のドライエッチングを行なう（図５（Ｂ））。ここまでが第２の工程である。この第１のドライエッチングはＲＩ方式を用いて、次に示す条件で行なうのが好適である。
（１）エッチングガスはＣｌ２及びＯ２をそれぞれ２０ ｓｃｃｍおよび４０ ｓｃｃｍの流量で混合したものを用いる。
（２）圧力は、５ ｍＴｏｒｒとする。
（３）ＲＦ（１３．５６ ＭＨｚ）パワーは８００ Ｗとする。
（４）エッチング時間は、１５０ 秒とする。
【００４６】
その後ハードマスク層であるＴｉＮ膜パターン ４２ａおよびエッチングストッパー層であるＴｉＮ膜５０の露出領域を第２のドライエッチングで除去する。この第２のドライエッチングはＥＣＲ方式を用いて、次の条件で行なうのが好適である。
（１）エッチングガスはＣｌ２及びＢＣｌ３をそれぞれ７０ ｓｃｃｍおよび３０ ｓｃｃｍの流量で混合したものを用いる。
（２）圧力は、１０ ｍＴｏｒｒとする。
（３）マイクロ波（２．４５ ＧＨｚ）パワーは、６００ Ｗとする。
（４）ＲＦ（１３．５６ ＭＨｚ）パワーは、６０ Ｗとする。
（５）エッチング時間は、５０ 秒とする。
以上の工程を経て、強誘電体膜３８を上部電極４０ａおよび下部電極３６で挟んだ積層構造としての強誘電体キャパシタ４６を具えた素子を完成する（第３の工程：図５（Ｃ））。
【００４７】
この第３の実施例にもとづき形成される素子では、上部電極（Ｉｒ膜）４０ａと強誘電体膜（ＳＢＴ膜）３８との間にストッパー層ＴｉＮ ５０ａが存在することになるが、素子の基本性能には影響しない。
【００４８】
第２の実施例においては、ハードマスク層であるＴｉＮ 膜パターン４２ａおよび上述の残存薄膜部分４０ｂを、残存薄膜部分４０ｂが実質的になくなった瞬間にドライエッチングを終了させる第２のドライエッチング工程を必要としているが、第３の実施例では、ＳＢＴ膜３８上に膜厚３００Åのエッチングストッパー層（ＴｉＮ 膜）５０が形成されているので、第２の実施例で必要とした第２のドライエッチング工程を行うことなく上部電極を形成できる。
【００４９】
上述した各実施例は、上部電極としてＩｒを用いた例につき説明したが、Ｉｒの代わりに他の白金族の金属、例えばＰｔも用いることができる。他の白金族の金属を使用する場合や膜厚を変更する場合には、エッチングする諸条件は、使用する金属材料や膜厚によって変えなければならないことは、当業者にとっては明白なことである。
【００５０】
また、強誘電体膜もＳＢＴ膜に何ら限定されず、任意好適な強誘電体膜を用いることができる。
【００５１】
【発明の効果】
以上に説明したように、この発明によれば、Ｆｅ ＲＡＭ の上部電極の表面が平滑面として形成できるので、引出電極の形成等を支障なく行える。
【図面の簡単な説明】
【図１】この発明が適用される Ｆｅ ＲＡＭ の構造の説明に供する、断面の切り口を示す図である。
【図２】（Ａ）から（Ｄ）は、Ｆｅ ＲＡＭ の従来の製造方法を説明するための製造工程図である。
【図３】（Ａ）から（Ｃ）は、この発明の第１の実施例による製造方法を説明するための製造工程図である。
【図４】（Ａ）から（Ｃ）は、この発明の第２の実施例による製造方法を説明するための製造工程図である。
【図５】（Ａ）から（Ｃ）は、この発明の第３の実施例による製造方法を説明するための製造工程図である。
【符号の説明】
１０：Ｓｉ基板
１２：ＳｉＯ２絶縁層
１４：ＴｉＮ密着層
１６：Ｉｒ下部電極
１８：ＳＢＴ強誘電体膜
２０：Ｉｒ上部電極
２２：引出電極
２４：強誘電体キャパシタ
２８：下地
４０ｂ：残存薄膜部分
５０：ＴｉＮエッチングストッパー層
【発明の属する技術分野】
この発明は、強誘電体メモリ素子の形成方法に関する。
【０００２】
【従来の技術】
強誘電体膜を用いた強誘電体メモリ素子（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ：以後「Ｆｅ ＲＡＭ」と略することもある。）は、強誘電体膜を２つの電極で挟んだ構造である。
【０００３】
強誘電体膜は自発分極を持ちヒステリシス特性を有することから、この上部電極と下部電極とにより強誘電体膜に電圧を加えれば自発分極の方向を制御できる。すなわち強誘電体は、その構成原子には安定状態が２つあり、この状態を外部から印加する電界によってスイッチすることで「０」か「１」かに対応するメモリーとしての使用が可能である。
【０００４】
Ｆｅ ＲＡＭは、データの不揮発特性を有し、高速かつ高頻度書き換えが可能なことから、半導体メモリの ＲＡＭ と ＲＯＭ の両方の長所を併せ持っている。
【０００５】
Ｆｅ ＲＡＭの形成方法を説明するために、強誘電体メモリ素子の構造を図１を参照して説明する。強誘電体メモリ素子は、シリコン基板１０上に、絶縁層１２および密着層１４を介して、強誘電体膜１８を上部電極２０および下部電極１６で挟んだ積層構造としての強誘電体キャパシタ２４を具えた構造として形成される。以後、シリコン基板１０、絶縁層１２および密着層１４をまとめて下地２８ということもある。また、強誘電体膜に対して下地と反対側に位置する電極を「上部電極」、下地側に位置する電極を下部電極という。
【０００６】
図１に示す強誘電体メモリ素子は、引出電極２２を介して上部電極２０から電圧を加えることで情報を記録したり、この自発分極の電界に対する応答とその保持能力とを利用して情報を読み出したりする、メモリとして利用される。
【０００７】
絶縁層１２にはＳｉＯ２、密着層１４にはＴｉＮ、上部電極２０および下部電極１６にはＩｒやＰｔなど白金族の金属が使われる。強誘電体膜１８には、ビスマス層状化合物系のＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）や鉛含有ペロブスカイト系のＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）あるいはＰｂの一部をＬａで置換したＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）、などが使われる。
【０００８】
図１に示すＦｅ ＲＡＭの従来の製造方法を図２によって説明する。各図は各工程段階で得られる構造体の断面切り口を示してある。基板としてシリコン単結晶基板３０を用い、これにＣＶＤ法（化学気相成長法：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）により酸化シリコン（ＳｉＯ２）膜３２を形成する。酸化シリコン（ＳｉＯ２）膜３２を形成した後高周波スパッターで密着層であるＴｉＮ膜３４、を形成する。これらシリコン単結晶基板３０、酸化シリコン（ＳｉＯ２）膜３２およびＴｉＮ膜３４は、強誘電体メモリ素子を形成するための下地２８を形成する（図２の（Ａ））。
【０００９】
この下地上に強誘電体キャパシタを形成する。そのためにまず、下地２８上に、下部電極であるＩｒ層３６を高周波スパッターで形成する。引き続いてＳｒ， ＢｉとＴａの２メチルヘキサン酸塩を用い、キシレンを溶媒として保存液を作成し、塗布−乾燥−熱処理の工程を繰り返すことで、Ｉｒ層３６上に強誘電体（ＳＢＴ）膜３８を形成する。この後、高周波スパッターで、ＳＢＴ膜３８上に上部電極形成用のＩｒ層４０およびエッチングマスクとして利用するためのＴｉＮ膜４２を順次形成し、続いて、このＴｉＮ膜４２上にフォトリソグラフィーによってパターニングマスクとしてのフォトレジスト膜４４を形成する （図２の（Ｂ））。
【００１０】
ここまでの工程は、ＳＢＴ膜を用いる強誘電体メモリ素子の構成方法として、ほぼ標準化された工程である。以下、ここまでの工程を単に「第１の工程」ということもある。
【００１１】
フォトレジスト膜４４をマスクとしてＴｉＮ膜４２をドライエッチングでパターンニングして上部電極形成用のエッチングマスクを形成する。続いて、フォトレジスト膜４４をＯ２プラズマで灰化処理（アッシング処理）して取り除く。この後、パターンニングされたＴｉＮ膜４２ａをエッチングマスクとして用いてＩｒ層４０に対して高周波スパッターでエッチングして上部電極４０ａを形成する （図２の（Ｃ））。以下第１の工程終了後から上部電極４０ａを形成するまでの工程を単に「第２の工程」ということもある。
【００１２】
上部電極４０ａを形成する際にマスクとして使ったＴｉＮ膜４２ａをドライエッチングで除去して、強誘電体膜３８を上部電極４０ａおよび下部電極３６で挟んだ積層構造としての強誘電体キャパシタ４６を具えた素子を完成する（図２の（Ｄ））。以下第２の工程終了後から素子が完成するまでの工程を単に「第３の工程」ということもある。
【００１３】
【発明が解決しようとする課題】
しかしながら、上述の従来方法では、上部電極４０ａ上に柱状残渣４２’が形成され、上部電極表面が滑らかに形成されないという問題がある。この原因は上部電極４０ａを形成するためのエッチングの際、オーバーエッチングされるＳＢＴ強誘電体膜３８の一部がエッチングマスクとしてのＴｉＮ膜４２ａの上に再付着して膜（析出物堆積膜（ｄｅｐｏｓｉｔｉｏｎ ｌａｙｅｒ）：以後「デポ膜」と略称することもある。）４８を形成し、エッチングマスクＴｉＮ膜４２ａのエッチングを阻害するためと考えられている。
【００１４】
この発明の目的は、上部電極の形成の際に、柱状残渣が形成されないようにして、上部電極の上面を平滑面にした強誘電体メモリ素子の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
そこで、この出願に係る発明者が種々検討したところ、上部電極形成に用いたエッチングマスクの除去前にデポ膜を除去するか、或いは、上部電極形成用のエッチングマスクの上面にデポ膜が形成されないようにすれば、上部電極の上面に柱状残渣が形成されないようにすることができるという結論に達した。
【００１６】
従って、本願第１の発明は、このデポ膜を取り除いた後に、エッチングマスクを除去して上部電極を形成するようにした、強誘電体メモリ素子の製造方法であって、以下の特徴を有する。
【００１７】
具体的には、下地上の金属層の上面にハードマスク層を形成する。このハードマスク層を耐エッチングマスクとして用いて、この金属層の露出領域に対し、第１のドライエッチングを行なって上部電極を形成する。この第１のドライエッチングによりハードマスク層上に付着したデポ膜を第２のエッチングにより除去する。この後、前記ハードマスク層を第３のドライエッチングで除去して強誘電体メモリ素子を完成する。
【００１８】
この製造方法によれば、ハードマスク上に付着したデポ膜は、上部電極を形成する最終段階における上部電極を形成する白金族の金属層のエッチングの際に既に除去されているので、柱状残渣は形成されず、平滑な上面を有する上部電極が形成できる。
【００１９】
本願第２の発明は、製造工程のいずれにおいても、デポ膜が形成されることがない強誘電体メモリ素子の製造方法であって、以下の特徴を有する。
【００２０】
具体的には、下地上に、下部電極と、強誘電体膜と、上部電極形成用の金属層とを順次積層形成する。この金属層の上面にハードマスク層を形成する。このハードマスク層を耐エッチングマスクとして用いて、金属層の露出領域に対し第１のドライエッチングを行なって、この金属層の上面からこの金属層の深さの途中までエッチング除去してこの金属層の薄膜部分を残存形成する。この後このハードマスク層と、残存している金属層の薄膜部分とに対して、共通の第２のドライエッチングを行なって、ハードマスク層と金属層の薄膜部分とのエッチング除去を同時に終了させて、強誘電体メモリ素子を完成する。
【００２１】
この方法によれば、上部電極のエッチングの際、ハードマスク層外に露出している金属層の領域を全て除去するのではなく、金属層の厚みの一部分を、例えば２００Åから３００Åの範囲の厚みだけを薄膜部分として残存させている。このため、金属層の下側の強誘電体膜がエッチングされることはないので、ハードマスク層の上面にデポ膜が付着することがない。そして、この場合には、残存した薄膜部分である上部電極材料層をエッチングするレートと、ハードマスク層をエッチングするレートとを予め知ることにより、当該薄膜部分とハードマスク層とを共通のドライエッチングで同時にエッチングが終了するように設定できる。このようにすれば、この場合も、第１の発明の場合と同様に、柱状残渣は形成されず、平滑な上面を有する上部電極が形成できる。
【００２２】
本願第３の発明は、第２の発明と同様に、製造工程のいずれにおいても、デポ膜が形成されることがない強誘電体メモリ素子の製造方法であるが、第２の発明とは異なる特徴を有している。
【００２３】
具体的には、下地上に、下部電極と、強誘電体膜とを順次に積層形成する。この強誘電体膜上にエッチングストッパー層を形成する。このエッチングストッパー層上に上部電極形成用の金属層を形成し、この金属層の上面にハードマスク層を形成する。このハードマスク層を耐エッチングマスクとして用いて、金属層の露出領域に対し、エッチングストッパー層が露出するまで、第１のドライエッチングを行なう。最後にハードマスク層を第２のドライエッチングにより除去して、強誘電体メモリ素子を完成する。
【００２４】
この方法によれば、エッチングストッパー層を挿入したため、上部電極を形成する工程において、金属層のうちの上部電極を形成しない領域部分を所要の厚みだけ残してドライエッチングを終了するという、上述した第２の発明における工程を必要としない。よって、上述の残存薄膜部分を形成する工程を必要とすることなく、上部電極を形成できる利点がある。
【００２５】
【発明の実施の形態】
以下、図を参照して、この発明の実施の形態例につき説明する。なお、これらの図は、この発明が理解できる程度に構成要素の形状、大きさおよび配置関係を概略的に示してあるにすぎず、また、以下に説明する数値的およびその他の条件は単なる好適例であり、この発明はこの発明の実施の形態にのみ何等限定されるものではない。
【００２６】
また、以下、各実施例を製造工程図を参照して説明するが、工程中の各図は各工程段階で得られる構造体の断面切り口で示してある。また、既に説明した第１の工程に含まれるフォトレジストマスク４４を形成するまでの工程は、以下に参照する工程図中では省略してあるので、詳細は図２（Ａ）および図２（Ｂ）を参照されたい。
【００２７】
（第１の実施例）
図３（Ａ）から（Ｃ）は、この発明の第１の実施例の説明に供する製造工程図である。
【００２８】
基板としてシリコン基板３０を用い、これに例えばＣＶＤ法で酸化シリコン（ＳｉＯ２）膜３２を形成する。酸化シリコン膜３２を形成した後高周波スパッターで密着層である膜厚６００ÅのＴｉＮ膜３４、下部電極である膜厚１５００ÅのＩｒ層３６を形成する。引き続いてＳｒ， ＢｉとＴａの２メチルヘキサン酸塩を用い、キシレンを溶媒として保存液を作成し、塗布−乾燥−熱処理の工程を繰り返すことで膜厚１２００Åの強誘電体（ＳＢＴ）膜３８を形成する。
【００２９】
この後、ＳＢＴ膜３８上面に、上部電極形成用の金属層として、膜厚１５００ÅのＩｒ膜４０を形成し、耐エッチングマスク形成のための膜厚１５００ÅのＴｉＮ膜４２を形成する。ＴｉＮ膜４２上にフォトリソグラフィーを行なってフォトレジスト膜４４を形成する。ここまでが第１の工程である（図２（Ａ）及び（Ｂ）参照）。
【００３０】
フォトレジスト膜４４をマスクとして、上部電極４０ａのエッチング形成のときの耐エッチングマスクとして機能する、ハードマスク層としてＴｉＮ膜４２ａを、ドライエッチングを行なってパターンニングする。このドライエッチングはＥＣＲ（ｅｌｅｃｔｒｏｎ ｃｙｃｌｏｔｒｏｎ ｒｅｓｏｎａｎｃｅ ｅｔｃｈｉｎｇ）方式を用いて次の条件で行なうのが好適である。
（１）エッチングガスはＣｌ２及びＢＣｌ３をそれぞれ９０ ｓｃｃｍおよび１０ ｓｃｃｍの流量で混合したものを用いる。
（２）圧力は、１０ ｍＴｏｒｒとする。
（３）マイクロ波（２．４５ ＧＨｚ）パワーは、６００ Ｗとする。
（４）ＲＦ（１３．５６ ＭＨｚ）パワーは、６０ Ｗとする。
（５）エッチング時間は、３５ 秒とする。
【００３１】
フォトレジスト膜４４はＯ２プラズマで灰化処理（アッシング処理）して取り除く。この後、パターンニングされたＴｉＮ膜（ＴｉＮ膜パターンとも称する。）４２ａを耐エッチングマスクとして、第１のドライエッチング、ここでは高周波スパッターで、Ｉｒ層４０のＴｉＮ膜パターン４２ａ外に露出している領域をエッチングして上部電極４０ａを形成する（図３（Ａ））。この第１のドライエッチングでＴｉＮ膜パターン４２ａ直下に残存しているＩｒ層４０の領域部分が上部電極４０ａとなる。この第１のドライエッチングによって強誘電体膜（ＳＢＴ膜）３８も多少エッチングされるため、ＴｉＮ膜パターン４２ａの上面にはデポ膜４８が付着する。この第１のドライエッチングはＲＩ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）方式を用いて次の条件で行なうのが好適である。
（１）エッチングガスはＣｌ２及びＯ２をそれぞれ２０ ｓｃｃｍおよび４０ ｓｃｃｍの流量で混合したものを用いる。
（２）圧力は、５ ｍＴｏｒｒとする。
（３）ＲＦ（１３．５６ ＭＨｚ）パワーは８００ Ｗとする。
（４）エッチング時間は、１５０ 秒とする。
【００３２】
ここまでのプロセスは従来のプロセスの第２の工程である。後述する第２の実施例および第３の実施例においてもここまでの工程はほぼ同一なので、特に必要な場合を除き、説明を省略する。
【００３３】
第１の実施例においては、次の工程としてハードマスク層であるＴｉＮ膜パターン４２ａ上に付着したデポ膜４８を除去する工程を加える（図３（Ｂ））。この工程は第２のドライエッチングによるが、ＳＢＴ膜３８の露出している部分がエッチングされないようにマスクする必要はない。ＳＢＴ膜３８の露出している部分がエッチングされたとしても、誘電体キャパシタとしての機能に影響がないからである。しかし、もし必要ならば、ＳＢＴ膜３８のエッチングを防ぐマスクを設けても良い。この第２のドライエッチングはＲＩ方式を用いて次に示す条件で行なうのが好適である。
（１）エッチングガスはＣＦ４を３０ ｓｃｃｍの流量で供給する。
（２）圧力は、１０ ｍＴｏｒｒとする。
（３）ＲＦ（１３．５６ ＭＨｚ）パワーは５００ Ｗとする。
（４）エッチング時間は、３０ 秒とする。
【００３４】
ハードマスク層であるＴｉＮ膜 ４２ａ上に付着したデポ膜４８をドライエッチングする工程でＳＢＴ膜 ３８も一部エッチングされるが、そのエッチングされた材料物質の一部がＴｉＮ膜 ４２ａ上に付着することはない。これは、ＴｉＮ膜 ４２ａ上への再付着速度に比べて、エッチング作用が十分に大きいためである。
【００３５】
以上の工程を経た後、上部電極４０ａを形成する際にマスクとして使ったＴｉＮ膜４２ａを第３のドライエッチングで除去して、強誘電体膜３８を上部電極４０ａおよび下部電極３６で挟んだ積層構造としての強誘電体キャパシタ４６を具えた素子を完成する（図３（Ｃ））。この第３のドライエッチングはＥＣＲ方式を用いて次に示す条件で行なうのが好適である。
（１）エッチングガスはＣｌ２及びＢＣｌ３をそれぞれ７０ ｓｃｃｍおよび３０ ｓｃｃｍの流量で混合したものを用いる。
（２）圧力は、１０ ｍＴｏｒｒとする。
（３）マイクロ波（２．４５ ＧＨｚ）パワーは、６００ Ｗとする。
（４）ＲＦ（１３．５６ ＭＨｚ）パワーは６０ Ｗとする。
（５）エッチング時間は、５０ 秒とする。
【００３６】
（第２の実施例）
図４（Ａ）から（Ｃ）は、この発明の第２の実施例の説明に供する製造工程図である。図４（Ａ）は第１の工程の終了後、フォトレジスト膜４４が除去され、ハードマスク層としてのＴｉＮ膜パターン４２ａが形成された段階での構造体を示している。
【００３７】
第２の実施例においては、ハードマスク層であるＴｉＮ膜パターン ４２ａを耐エッチングマスクにして、上部電極形成用の金属層すなわちＩｒ 膜４０の露出領域に対し、第１のドライエッチングを行なう。このとき、ＳＢＴ 膜３８が露出しないようにＩｒ膜４０の、ＴｉＮ膜パターン ４２ａ外に露出した部分、すなわち上部電極となる以外の部分（図中、このＩｒ膜が残存した薄膜部分を４０ｂとして示す。）を、例えば、２００Åから３００Åの範囲内の適当な厚み分だけ残して第１のドライエッチングを終了する（図４（Ｂ））。ここまでで第２の工程が終了する。この残存した薄膜部分４０ｂの厚みは、この薄膜部分４０ｂとＴｉＮ膜パターン ４２ａとを共通のドライエッチングで実質的に同時にエッチング処理を開始したとき、薄膜部分４０ｂとＴｉＮ膜パターン４２ａのエッチング除去終了時点が実質的に同時となるように設定する。
【００３８】
この第１のドライエッチングはＲＩ方式を用いて、次に示す条件で行なうのが好適である。
（１）エッチングガスはＣｌ２及びＯ２をそれぞれ２０ ｓｃｃｍおよび４０ ｓｃｃｍの流量で混合したものを用いる。
（２）圧力は、５ ｍＴｏｒｒとする。
（３）ＲＦ（１３．５６ ＭＨｚ）パワーは８００ Ｗとする。
（４）エッチング時間は、９０秒とする。
【００３９】
最後に残っているハードマスク層であるＴｉＮ膜パターン ４２ａおよび電極となる以外の２００Åから３００Åだけ残されたＩｒ膜部分、すなわち残存薄膜部分４０ｂを第２のドライエッチングで除去すると共に、上部電極４０ａを形成して、強誘電体膜３８を上部電極４０ａおよび下部電極３６で挟んだ積層構造としての強誘電体キャパシタ４６を具えた素子を完成する（図４（Ｃ））。ここまでで第３の工程が終了する。
【００４０】
この第２のドライエッチングはＥＣＲ方式を用いて、次に示す条件で行なうのが好適である。
（１）エッチングガスはＣｌ２及びＢＣｌ３をそれぞれ７０ ｓｃｃｍおよび３０ ｓｃｃｍの流量で混合したものを用いる。
（２）圧力は、１０ ｍＴｏｒｒとする。
（３）マイクロ波（２．４５ ＧＨｚ）パワーは、６００ Ｗとする。
（４）ＲＦ（１３．５６ ＭＨｚ）パワーは６０ Ｗとする。
（５）エッチング時間は、７０ 秒とする。
【００４１】
第１の実施例の製造方法では、ハードマスク層であるＴｉＮ 膜パターン４２ａ上に付着したデポ膜４８をドライエッチングで除去する際、強誘電体膜３８も多少エッチングされ、上部電極直下以外の、強誘電体膜３８の上面部分の平坦性が失われるおそれがある。第２の実施例においては、実質的に強誘電体膜３８がエッチングされることはないので、強誘電体素子の集積化工程も単純化できる。
【００４２】
強誘電体膜３８が実質的にエッチングされないためには、既に説明したように、好ましくは、最後に残っているハードマスク層であるＴｉＮ 膜パターン４２ａおよび上述の残存薄膜部分４０ｂを第２のドライエッチングで除去する際に、残存薄膜部分４０ｂが実質的になくなった瞬間に第２のドライエッチングを終了させる必要がある。このために、事前に金属層の材料（ここではＩｒ）とハードマスク層の材料（ここではＴｉＮ）に対するエッチング速度を把握しておけば、ＴｉＮ膜４２ａと残存薄膜部分４０ｂのエッチングが実質的に同時に終了するように、それぞれの膜厚を考慮して最適なエッチング時間を算出することができる。
【００４３】
（第３の実施例）
図５は、この発明の第３の実施例の説明に供する製造工程図である。第３の実施例においては、第１の工程において、ＳＢＴ膜３８を形成した後、膜厚、例えば３００ÅのＴｉＮエッチングストッパー層５０を形成する点が、従来法と異なる点である。
【００４４】
その後、フォトレジスト膜４４を形成（第１の工程）し、ＴｉＮ膜４２を、ドライエッチングを行なってパターンニングする（図５（Ａ））までの工程は第２の実施例と同じである。
【００４５】
その後、パターンニングにより得られたＴｉＮ膜パターン４２ａを耐エッチングマスクとして用いて、金属層としてのＩｒ膜 ４０の露出領域に対して、第１のドライエッチングを行なう（図５（Ｂ））。ここまでが第２の工程である。この第１のドライエッチングはＲＩ方式を用いて、次に示す条件で行なうのが好適である。
（１）エッチングガスはＣｌ２及びＯ２をそれぞれ２０ ｓｃｃｍおよび４０ ｓｃｃｍの流量で混合したものを用いる。
（２）圧力は、５ ｍＴｏｒｒとする。
（３）ＲＦ（１３．５６ ＭＨｚ）パワーは８００ Ｗとする。
（４）エッチング時間は、１５０ 秒とする。
【００４６】
その後ハードマスク層であるＴｉＮ膜パターン ４２ａおよびエッチングストッパー層であるＴｉＮ膜５０の露出領域を第２のドライエッチングで除去する。この第２のドライエッチングはＥＣＲ方式を用いて、次の条件で行なうのが好適である。
（１）エッチングガスはＣｌ２及びＢＣｌ３をそれぞれ７０ ｓｃｃｍおよび３０ ｓｃｃｍの流量で混合したものを用いる。
（２）圧力は、１０ ｍＴｏｒｒとする。
（３）マイクロ波（２．４５ ＧＨｚ）パワーは、６００ Ｗとする。
（４）ＲＦ（１３．５６ ＭＨｚ）パワーは、６０ Ｗとする。
（５）エッチング時間は、５０ 秒とする。
以上の工程を経て、強誘電体膜３８を上部電極４０ａおよび下部電極３６で挟んだ積層構造としての強誘電体キャパシタ４６を具えた素子を完成する（第３の工程：図５（Ｃ））。
【００４７】
この第３の実施例にもとづき形成される素子では、上部電極（Ｉｒ膜）４０ａと強誘電体膜（ＳＢＴ膜）３８との間にストッパー層ＴｉＮ ５０ａが存在することになるが、素子の基本性能には影響しない。
【００４８】
第２の実施例においては、ハードマスク層であるＴｉＮ 膜パターン４２ａおよび上述の残存薄膜部分４０ｂを、残存薄膜部分４０ｂが実質的になくなった瞬間にドライエッチングを終了させる第２のドライエッチング工程を必要としているが、第３の実施例では、ＳＢＴ膜３８上に膜厚３００Åのエッチングストッパー層（ＴｉＮ 膜）５０が形成されているので、第２の実施例で必要とした第２のドライエッチング工程を行うことなく上部電極を形成できる。
【００４９】
上述した各実施例は、上部電極としてＩｒを用いた例につき説明したが、Ｉｒの代わりに他の白金族の金属、例えばＰｔも用いることができる。他の白金族の金属を使用する場合や膜厚を変更する場合には、エッチングする諸条件は、使用する金属材料や膜厚によって変えなければならないことは、当業者にとっては明白なことである。
【００５０】
また、強誘電体膜もＳＢＴ膜に何ら限定されず、任意好適な強誘電体膜を用いることができる。
【００５１】
【発明の効果】
以上に説明したように、この発明によれば、Ｆｅ ＲＡＭ の上部電極の表面が平滑面として形成できるので、引出電極の形成等を支障なく行える。
【図面の簡単な説明】
【図１】この発明が適用される Ｆｅ ＲＡＭ の構造の説明に供する、断面の切り口を示す図である。
【図２】（Ａ）から（Ｄ）は、Ｆｅ ＲＡＭ の従来の製造方法を説明するための製造工程図である。
【図３】（Ａ）から（Ｃ）は、この発明の第１の実施例による製造方法を説明するための製造工程図である。
【図４】（Ａ）から（Ｃ）は、この発明の第２の実施例による製造方法を説明するための製造工程図である。
【図５】（Ａ）から（Ｃ）は、この発明の第３の実施例による製造方法を説明するための製造工程図である。
【符号の説明】
１０：Ｓｉ基板
１２：ＳｉＯ２絶縁層
１４：ＴｉＮ密着層
１６：Ｉｒ下部電極
１８：ＳＢＴ強誘電体膜
２０：Ｉｒ上部電極
２２：引出電極
２４：強誘電体キャパシタ
２８：下地
４０ｂ：残存薄膜部分
５０：ＴｉＮエッチングストッパー層
Claims (3)
- （ａ） 下地上に、下部電極と、強誘電体膜と、上部電極形成用の金属層とを順次に積層形成する工程と、
（ｂ） 該金属層の上面にハードマスク層を形成する工程と、
（ｃ） 該ハードマスク層を耐エッチングマスクとして用いて前記金属層の露出領域に対し第１のドライエッチングを行なって上部電極を形成する工程と、
（ｄ） 該第１のドライエッチングにより前記ハードマスク層上に付着した析出物堆積膜を第２のドライエッチングにより除去する工程と、
（ｅ） 前記ハードマスク層を第３のドライエッチングにより除去する工程と
を含むことを特徴とする強誘電体メモリ素子の製造方法。 - （ａ） 下地上に、下部電極と、強誘電体膜と、上部電極形成用の金属層とを順次に積層形成する工程と、
（ｂ） 該金属層の上面にハードマスク層を形成する工程と、
（ｃ） 該ハードマスク層を耐エッチングマスクとして用いて、前記金属層の露出領域に対し第１のドライエッチングを行なって、該金属層の上面から該金属層の深さの途中までエッチング除去して該金属層の薄膜部分を残存形成する工程と、
（ｄ） 前記ハードマスク層と残存している前記薄膜部分とに対して共通の第２のドライエッチングを行なって該ハードマスク層と前記薄膜部分とのエッチング除去を同時に終了させる工程と
を含むことを特徴とする強誘電体メモリ素子の製造方法。 - （ａ） 下地上に、下部電極と、強誘電体膜とを順次に積層形成する工程と、
（ｂ） 該強誘電体膜上にエッチングストッパー層を形成する工程と、
（ｃ） 該エッチングストッパー層上に上部電極形成用の金属層を形成する工程と、
（ｄ） 該金属層の上面にハードマスク層を形成する工程と、
（ｅ） 該ハードマスク層を耐エッチングマスクとして用いて、前記金属層の露出領域に対し、前記エッチングストッパー層が露出するまで、第１のドライエッチングを行なう工程と、
（ｆ） 前記ハードマスク層を第２のドライエッチングにより除去する工程と
を含むことを特徴とする強誘電体メモリ素子の製造方法。
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Cited By (3)
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2003
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