KR100654351B1 - 반도체 소자의 제조방법 - Google Patents
반도체 소자의 제조방법 Download PDFInfo
- Publication number
- KR100654351B1 KR100654351B1 KR1020050042631A KR20050042631A KR100654351B1 KR 100654351 B1 KR100654351 B1 KR 100654351B1 KR 1020050042631 A KR1020050042631 A KR 1020050042631A KR 20050042631 A KR20050042631 A KR 20050042631A KR 100654351 B1 KR100654351 B1 KR 100654351B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- capacitor
- thickness
- layer
- manufacturing
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 56
- 238000000034 method Methods 0.000 title claims description 38
- 239000010410 layer Substances 0.000 claims abstract description 115
- 239000003990 capacitor Substances 0.000 claims abstract description 59
- 238000001039 wet etching Methods 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 claims abstract description 32
- 238000005530 etching Methods 0.000 claims abstract description 24
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 21
- 238000001312 dry etching Methods 0.000 claims abstract description 18
- 239000011229 interlayer Substances 0.000 claims abstract description 14
- 238000005468 ion implantation Methods 0.000 claims abstract description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 12
- 229910052726 zirconium Inorganic materials 0.000 claims description 12
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 9
- 239000011521 glass Substances 0.000 claims description 8
- 229910004200 TaSiN Inorganic materials 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- 229910052750 molybdenum Inorganic materials 0.000 claims description 6
- 229910052697 platinum Inorganic materials 0.000 claims description 6
- 229910052703 rhodium Inorganic materials 0.000 claims description 6
- 229910052707 ruthenium Inorganic materials 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 229910052715 tantalum Inorganic materials 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 claims description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 3
- 229910003855 HfAlO Inorganic materials 0.000 claims description 3
- 229910004129 HfSiO Inorganic materials 0.000 claims description 3
- 229910004121 SrRuO Inorganic materials 0.000 claims description 3
- 229910002367 SrTiO Inorganic materials 0.000 claims description 3
- -1 Ta 2 O 5 Inorganic materials 0.000 claims description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 3
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 3
- 229910007875 ZrAlO Inorganic materials 0.000 claims description 3
- GEIAQOFPUVMAGM-UHFFFAOYSA-N ZrO Inorganic materials [Zr]=O GEIAQOFPUVMAGM-UHFFFAOYSA-N 0.000 claims description 3
- 229910006501 ZrSiO Inorganic materials 0.000 claims description 3
- 229910052746 lanthanum Inorganic materials 0.000 claims description 3
- 229910052745 lead Inorganic materials 0.000 claims description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 claims description 2
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 2
- 239000008367 deionised water Substances 0.000 claims description 2
- 229910021641 deionized water Inorganic materials 0.000 claims description 2
- 238000001514 detection method Methods 0.000 claims description 2
- 229910052732 germanium Inorganic materials 0.000 claims description 2
- 239000005368 silicate glass Substances 0.000 claims description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 2
- 229910052738 indium Inorganic materials 0.000 claims 1
- 238000009832 plasma treatment Methods 0.000 claims 1
- 238000002360 preparation method Methods 0.000 claims 1
- 238000003672 processing method Methods 0.000 claims 1
- 238000005229 chemical vapour deposition Methods 0.000 description 16
- 238000000231 atomic layer deposition Methods 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- 238000005240 physical vapour deposition Methods 0.000 description 8
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000005280 amorphization Methods 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000010287 polarization Effects 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 235000011149 sulphuric acid Nutrition 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Inorganic Chemistry (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
전기적 특성이 향상된 반도체 소자의 제조 방법이 제공된다. 반도체 소자의 제조 방법은 반도체 기판 상에 하부 전극, 절연막을 순차적으로 형성하는 단계, 절연막 중 커패시터 형성 영역을 하부 전극이 노출되지 않도록 건식 식각하는 단계, 건식 식각된 절연막을 하부 전극을 노출시키도록 습식 식각하여, 층간 절연막을 완성하는 단계, 커패시터 형성 영역 상에 유전막 및 상부 전극을 순차적으로 형성하여 커패시터를 완성하는 단계를 포함한다.
커패시터, 건식 에칭, 습식 에칭, 플라즈마, 이온 주입
Description
도 1a 내지 도 1d는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2d는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3c는 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 제4 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 5a 내지 도 5c는 본 발명의 제5 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100: 반도체 기판 110 : 하부 전극
120a : 절연막 120 : 층간 절연막
122 : 미식각 영역 124 : 커패시터 형성 영역
125 : 제1 절연막 126 : 제2 절연막
140 : 유전막 150 : 상부 전극
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 전기적 특성이 향상된 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 사이즈가 축소(shrinkage)됨에 따라, 동작에 필요한 전기적 특성을 가진 커패시터를 구현하기 어렵다. 특히, 커패시터를 형성하기 위해서는 층간 절연막 또는 도전막의 소정 영역을 건식 식각하여야 한다. 이러한 경우, 식각되는 막의 하부막(underlying layer)에 불필요한 손상을 입혀, 커패시터의 전기적 특성을 열화시킬 수 있다.
예를 들어 설명하면, 컨케이브형(concave type) 커패시터는 반도체 기판 상에 하부 전극, 절연막을 순차적으로 형성하고, 절연막의 소정 영역을 건식 식각하여 커패시터 형성 영역을 형성한다. 그 후, 커패시터 형성 영역 상에 유전막 및 상부 전극을 순차적으로 형성하여 커패시터를 완성한다. 그런데, 커패시터 형성 영역 형성시, 절연막 하부에 위치하는 하부 전극은 과도 식각(over etching)되거나, 애싱(ashing)단계에서 O2 플라즈마에 의해 손상될 수 있다.
또한, 평판형(planar type) 커패시터는 반도체 기판 상에 하부 전극, 유전막, 도전막을 순차적으로 형성한다. 이어서, 도전막을 건식 식각하여 상부 전극을 형성하여 커패시터를 완성한다. 여기서, 상부 전극 하부의 유전막을 전부 식각하 면, 하부 전극 물질이 리스퍼터링(re-sputtering)되어 유전막의 측벽에 부착되어 누설 전류(leakage current)를 유발할 수 있다. 또한, 유전막의 일부만을 식각하면, 미식각 정도에 따라 항복 전압(breakdown voltage) 특성이 다르게 된다. 이러한 문제점을 방지하기 위해 유전막을 최대한 남기려면 도전막과 유전막간의 식각 선택비가 높아야 하나, 이 경우 식각율(etch rate)가 떨어지게 된다.
본 발명이 이루고자 하는 기술적 과제는, 전기적 특성이 향상된 반도체 소자의 제조 방법을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 하부 전극, 절연막을 순차적으로 형성하는 단계, 절연막 중 커패시터 형성 영역을 하부 전극이 노출되지 않도록 건식 식각하는 단계, 건식 식각된 절연막을 하부 전극을 노출시키도록 습식 식각하여, 층간 절연막을 완성하는 단계, 커패시터 형성 영역 상에 유전막 및 상부 전극을 순차적으로 형성하여 커패시터를 완성하는 단계를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 하부 전극, 유전막 및 도전막을 순차적으로 형 성하는 단계, 도전막 중 커패시터 형성 영역 이외의 영역을 유전막이 노출되지 않도록 건식 식각하는 단계, 건식 식각된 도전막을 습식 식각하여, 유전막을 노출시키는 상부 전극을 형성하여 커패시터를 완성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1a 내지 도 1d는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 본 발명의 제1 실시예에 따른 반도체 소자는 컨케이브형(concave type) 커패시터를 예로 든다.
도 1a를 참조하면, 우선 반도체 기판(100) 상에 하부 전극(110), 절연막(120a)을 순차적으로 형성한다.
반도체 기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등을 예로 들 수 있다.
하부 전극(110)은 반도체 기판(100) 상에 형성되고, 절연막(120a)보다 습식 식각율이 낮은 물질을 사용할 수 있다. 예를 들어, 하부 전극(110)은 Ru, Rh, Os, Pd, Pt, W, Mo, Ti, Ta, Al, Cu, Hf, Zr, WN, MoN, TiN, TaN, AlN, HfN, ZrN, TaSiN 및 이들의 조합일 수 있다.
하부 전극(110)은 CVD(Chemical Vapor Deposition) 또는 PVD(Physical Vapor Deposition) 등을 사용하여, 약 300 내지 1500Å 두께로 형성할 수 있다. 여기서, CVD 방식은 ALD(Atomic Layer Deposition), PEALD(Plasma Enhanced Atomic Layer Deposition), MOCVD(Metal Organic Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition) 등을 포함한다.
절연막(120a)은 하부 전극(110) 상에 형성되고, 하부 전극(110)보다 습식 식각율이 높은 물질을 사용할 수 있다. 예를 들어, 절연막(120a)은 FOX(Flowable OXide), TOSZ(Tonen SilaZene), USG (Undoped Silica Glass), BSG (Borosilica Glass), PSG (PhosphoSilica Glass), BPSG (BoroPhosphoSilica Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(high density plasma) 등을 포함한다.
절연막(120a)은 LPCVD 또는 PECVD 등을 이용하여 약 1000 내지 5000Å 두께로 형성할 수 있다. 여기서, 절연막(120a)은 후술할 습식 식각에 의해 일부 식각되므로, 이를 고려하여 절연막(120a)의 두께를 조절할 수 있다. 자세히 설명하면, 절연막(120a)은 완성된 커패시터의 층간 절연막의 두께와 습식 식각될 절연막의 두께의 합과 실질적으로 같거나, 층간 절연막의 두께 및 과도 식각(over etching)까지 고려한 두께의 합과 같을 수 있다.
도 1b를 참조하면, 절연막(120a) 상에 마스크 패턴(130)을 형성하여, 절연막(120a)을 하부 전극이 노출되지 않도록 건식 식각한다. 자세히 설명하면, 절연막(120a) 중 커패시터 형성 영역을 하부 전극이 노출되지 않도록 건식 식각한다.
마스크 패턴(130)은 절연막(120a)을 패터닝하기 위한 식각 마스크로, SiO2, SiON, 포토 레지스트막(photo resist) 등을 이용하여 500 내지 2000Å 두께로 형성할 수 있다.
여기서, 절연막(120a) 중 미식각 영역(122)의 두께(h1)는 1000Å 이내일 수 있으나, 이에 제한되지 않는다. 즉, 미식각 영역(122)의 두께는 커패시터 형성 영역의 형태, 절연막 물질, 건식 식각시 사용하는 식각 가스 등에 따라 달라질 수 있다. 예를 들어, 절연막(120a)을 2000Å 두께로 형성하고, 건식 식각한 후 미식각 영역(122)의 두께는 약 400Å일 수 있다.
이어서, 절연막(120a) 상에 마스크 패턴(130)을 제거한다. 특히, 애싱(ashing)을 이용하여 마스크 패턴(130)을 제거하더라도, 하부 전극(110) 상에는 소정 두께(h1)의 절연막(120a)이 위치하므로 하부 전극(110)은 O2 플라즈마에 손상되지 않는다.
도 1c를 참조하면, 절연막(도 1b의 120a 참조) 중 미식각 영역(도 1b의 122 참조)을 습식 식각하여, 하부 전극(110)을 노출시키는 층간 절연막(120)을 완성한다.
여기서, 습식 식각은 HF 또는 LAL 등을 식각액으로 이용한다. LAL 용액은 HF, H2O2, 탈이온수 등이 조합된 식각액을 의미한다. 특히, 본 발명의 제1 실시예에서, 절연막(120a)은 이와 같은 식각액에 대하여 하부 전극(110)에 비해 습식 식각율이 높기 때문에 절연막(120a)을 선택적으로 습식 식각할 수 있어, 하부 전극(110)이 과도 식각(over etching)되는 등의 손상을 줄일 수 있다.
특히, 본 발명의 제1 실시예에서 습식 식각은 식각 시간을 조절하여 식각 정도를 조절할 수 있는데(time etching), 반도체 기판(100) 상에 식각되는 다른 영역들이 균일하게 식각되도록 하는 과도 식각 시간(over etching time)을 최소화하면 하부 전극(110)의 손상을 더 줄일 수 있다.
다만, 절연막(120a)의 미식각 영역(122)을 습식 식각하면서, 커패시터 형성 영역(124)외의 영역에 위치한 절연막(120a)은 소정 두께만큼 습식 식각될 수 있다. 전술하였듯이, 절연막(120a)은 완성된 커패시터의 층간 절연막(120)의 두께와 습식 식각될 절연막의 두께의 합과 실질적으로 같거나, 층간 절연막(120)의 두께 및 과도 식각(over etching)까지 고려한 두께의 합과 같기 때문에, 습식 식각 과정에서 소정 두께 식각되어도 완성된 커패시터의 층간 절연막(120)의 두께는 일정하게 유지할 수 있다.
도 1d를 참조하면, 커패시터 형성 영역(124) 상에 유전막(140) 및 상부 전극(150)을 순차적으로 형성하여 커패시터를 완성한다.
유전막(140)은 커패시터의 사이즈가 축소되더라도 원하는 커패시턴스 (capacitance)를 구현하기 위하여, 고유전 상수(high-k)를 갖는 고유전막일 수 있다. 이러한 고유전막이 갖는 고유전 특성은 강한 이온 분극(the strong ionic polarization)의 결과이다. 따라서, 유전막(140)은 HfO2, HfSiO, HfAlO, ZrO2, ZrSiO, ZrAlO, Ta2O5, TiO2, Al2O3, Nb2O5, CeO2, Y2O3, InO3, IrO2, SrTiO3, PbTiO3, SrRuO3, CaRuO3, (Ba,Sr)TiO3, Pb(Zr,Ti)O3, (Pb,La)(Zr,Ti)O3, (Sr,Ca)RuO3 및 이들의 적층막(예를 들어, 라미네이트 구조(laminate structure))일 수 있다.
유전막(140)은 10 내지 100Å의 두께로 CVD 방식을 이용하여 형성할 수 있다. 여기서, CVD 방식은 ALD, MOCVD 방식을 포함한다.
상부 전극(150)은 300 내지 1500Å 두께로, CVD(Chemical Vapor Deposition) 또는 PVD(Physical Vapor Deposition) 등을 사용하여 형성할 수 있다. 여기서, 상부 전극(150)은 Ru, Rh, Os, Pd, Pt, W, Mo, Ti, Ta, Al, Cu, Hf, Zr, WN, MoN, TiN, TaN, AlN, HfN, ZrN, TaSiN 및 이들의 조합일 수 있다.
도 2a 내지 도 2d는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 1a 내지 도 1d과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 2a를 참조하면, 우선 반도체 기판(100) 상에 하부 전극(110), 절연막(120a)을 순차적으로 형성하되, 절연막(120a)은 제1 절연막(125) 및 제2 절연막(126)의 적층막으로 구성한다. 여기서, 제2 절연막(126)은 제1 절연막(125)에 비해 건식 식각율이 높은 물질을 사용한다. 예를 들어, 제1 절연막(125)은 HDP(high density plasma)이고, 제2 절연막은 PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)일 수 있다. 또한, 제2 절연막(126)의 두께는 제1 절연막(125)의 두께에 비해 두꺼울 수 있으나, 이에 제한되는 것은 아니다. 또한, 제1 절연막(125)의 두께는 1000Å 이내일 수 있으나, 이에 제한되는 것은 아니다.
도 2b를 참조하면, 제2 절연막(126) 상에 마스크 패턴(130)을 형성하여, 제2 절연막(126)을 건식 식각한다. 여기서, 제2 절연막(126)은 제1 절연막(125)에 비해 건식 식각율이 높으므로, 제2 절연막(126)이 선택적으로 식각될 수 있다. 따라서, 절연막(120a) 중 미식각 영역(122)의 두께(h1)는 제1 절연막(125)의 두께와 실질적으로 같을 수 있다.
이와 같이, 제1 및 제2 절연막(125, 126)을 사용하면, 절연막(120a) 중 미식각 영역(122)의 두께(h1)를 정확하게 남길 수 있는 장점이 있다.
도 2c를 참조하면, 절연막(120a)의 미식각 영역(122), 즉 제1 절연막(125)의 일부를 습식 식각하여, 하부 전극(110)을 노출시키는 층간 절연막(120)을 완성한다. 다만, 제1 절연막(125)의 일부를 습식 식각하면서, 커패시터 형성 영역(124)외의 영역에 위치한 제2 절연막(126)은 소정 두께만큼 습식 식각될 수 있다.
도 2d를 참조하면, 커패시터 형성 영역(124) 상에 유전막(140) 및 상부 전극(150)을 순차적으로 형성하여 커패시터를 완성한다.
도 3a 내지 도 3c는 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 본 발명의 제3 실시예에 따른 반도체 소자는 평판 형(planar type) 커패시터를 예로 든다.
도 3a를 참조하면, 우선 반도체 기판(200) 상에 하부 전극(210), 유전막(240), 도전막(250a)을 순차적으로 형성한다.
반도체 기판(200)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등을 예로 들 수 있다.
하부 전극(210)은 반도체 기판(200) 상에 형성되고, 예를 들어, Ru, Rh, Os, Pd, Pt, W, Mo, Ti, Ta, Al, Cu, Hf, Zr, WN, MoN, TiN, TaN, AlN, HfN, ZrN, TaSiN 및 이들의 조합일 수 있다.
하부 전극(210)은 CVD(Chemical Vapor Deposition) 또는 PVD(Physical Vapor Deposition) 등을 사용하여, 약 300 내지 1500Å 두께로 형성할 수 있다. 여기서, CVD 방식은 ALD(Atomic Layer Deposition), PEALD(Plasma Enhanced Atomic Layer Deposition), MOCVD(Metal Organic Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition) 등을 포함한다.
유전막(240)은 하부 전극(210) 상에 형성되고, 도전막(250a)보다 습식 식각율이 낮은 물질을 사용할 수 있다. 또한, 유전막(240)은 커패시터의 사이즈가 축소되더라도 원하는 커패시턴스(capacitance)를 구현하기 위하여, 고유전 상수(high-k)를 갖는 고유전막일 수 있다. 이러한 고유전막이 갖는 고유전 특성은 강한 이온 분극(the strong ionic polarization)의 결과이다. 이와 같은 유전막(240)은 HfO2, HfSiO, HfAlO, ZrO2, ZrSiO, ZrAlO, Ta2O5, TiO2, Al2O3, Nb2O5, CeO2, Y2O3, InO3, IrO2, SrTiO3, PbTiO3, SrRuO3, CaRuO3, (Ba,Sr)TiO3, Pb(Zr,Ti)O3, (Pb,La)(Zr,Ti)O3, (Sr,Ca)RuO3 및 이들의 적층막(예를 들어, 라미네이트 구조(laminate structure))일 수 있다.
유전막(240)은 10 내지 100Å의 두께로 CVD 방식을 이용하여 형성할 수 있다. 여기서, CVD 방식은 ALD, MOCVD 방식을 포함한다.
도전막(250a)은 유전막(240) 상에 형성되고, 유전막(240)보다 습식 식각율이 높은 물질을 사용할 수 있다. 도전막(250a)은 300 내지 1500Å 두께로, CVD(Chemical Vapor Deposition) 또는 PVD(Physical Vapor Deposition) 등을 사용하여 형성할 수 있다. 여기서, 도전막(250a)은 Ru, Rh, Os, Pd, Pt, W, Mo, Ti, Ta, Al, Cu, Hf, Zr, WN, MoN, TiN, TaN, AlN, HfN, ZrN, TaSiN 및 이들의 조합일 수 있다.
여기서, 도전막(250a)은 후술할 습식 식각에 의해 일부 식각되므로, 이를 고려하여 도전막(250a)의 두께를 조절할 수 있다. 자세히 설명하면, 도전막(250a)은 완성된 커패시터의 상부 전극의 두께와 습식 식각될 도전막(250a)의 두께의 합과 실질적으로 같거나, 상부 전극의 두께 및 과도 식각(over etching)까지 고려한 두께의 합과 같을 수 있다.
도 3b를 참조하면, 도전막(250a) 상에 마스크 패턴(미도시)를 형성하여, 도전막(250a)을 유전막(240)이 노출되지 않도록 건식 식각한다. 자세히 설명하면, 도 전막(250a) 중 커패시터 형성 영역 이외의 영역을 유전막(240)이 노출되지 않도록 건식 식각한다. 여기서, 도전막(250a) 중 미식각 영역(252)의 두께(h2)는 1000Å 이내일 수 있으나, 이에 제한되지 않는다. 즉, 미식각 영역(252)의 두께는 상부 전극의 형태, 도전막 물질, 건식 식각시 사용하는 식각 가스 등에 따라 달라질 수 있다.
도 3c를 참조하면, 도전막(도 3b의 250a 참조) 중 미식각 영역(도 3b의 252 참조)을 습식 식각하여, 유전막(240)을 노출시키는 상부 전극(250)을 형성하여 커패시터를 완성한다.
여기서, 습식 식각은 HF, H2SO4, SC1(Standard Clean 1)을 식각액으로 사용할 수 있다. 여기서, SC1은 NH4OH, H2O2, H2O를 약 1:1:5 비율로 조합된 식각액을 의미한다.
본 발명의 제3 실시예에서, 도전막(250a)은 이와 같은 식각액에 대하여 유전막(240)에 비해 습식 식각율이 높기 때문에, 유전막(240)이 거의 식각되지 않는다. 도전막(250a)을 TiN을 사용하고, 유전막(240)을 HfO/AlO의 라미네이트 구조를 사용한 경우를 예로 들면, TiN은 200:1로 희석된 HF에 대해 350Å/min 이상의 습식 식각율을 갖고, 약 145℃의 H2SO4에는 200Å/min 이상의 습식 식각율을 갖는다. 반면, HfO/AlO는 200:1로 희석된 HF에 대해 12Å/min 이상의 습식 식각율을 갖고, 약 145℃의 H2SO4에는 15 내지 20Å/min 이상의 습식 식각율을 갖는다.
한편, 유전막(240)을 Ta2O5를 사용하는 경우에는, HF, H2SO4, SC1 등의 식각 액에 대해 거의 식각되지 않는다.
따라서, 본 발명의 제3 실시예에 따른 커패시터는 유전막(240)이 거의 식각되지 않으므로, 유전막(240) 하부의 하부 전극(210)이 손상되지 않는다. 또한, 유전막(240)의 두께가 일정하므로 항복 전압(breakdown voltage) 특성이 일정하다.
또한, 본 발명의 제3 실시예에서 습식 식각은 식각 시간을 조절하여 식각 정도를 조절하는데(time etching), 반도체 기판(200) 상에 식각되는 다른 영역들이 균일하게 식각되도록 하는 과도 식각 시간(over etching time)을 최소화하면 유전막(240)의 손상을 더 줄일 수 있다.
다만, 건식 식각된 도전막(250a)을 습식 식각하므로, 상부 전극(250)의 두께는 얇아질 수 있다. 전술하였듯이, 도전막(250a)은 완성된 커패시터의 상부 전극(250)의 두께와 습식 식각될 도전막(250a)의 두께의 합과 실질적으로 같거나, 상부 전극(250)의 두께 및 과도 식각(over etching)까지 고려한 두께의 합과 같기 때문에, 습식 식각 과정에서 소정 두께 식각되어도 완성된 커패시터의 상부 전극(250)의 두께는 일정하게 유지할 수 있다.
도 4는 본 발명의 제4 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다. 도 3a 내지 도 3c와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다. 본 발명의 제4 실시예는 제3 실시예와 다른 점은 도 3b의 제조 공정 후에 도 4의 제조 공정이 부가된다는 점이므로, 이에 대해서만 설명한다.
도 4를 참조하면, 건식 식각을 한 후, 도전막(250a)의 비정질화 처리 (amorphization treatment; 260)를 수행한다. 여기서, 비정질화 처리(260)는 도전막(250a)의 상(phase)을 비정질로 만드는 공정을 말한다. 비정질화 처리(260)로는 예를 들어, O2가 포함된 플라즈마, 예를 들어 O2, N2O, O3 플라즈마를 이용하거나, He, Ne, Ar, Si, Ge, F, Cl, Br 또는 In의 이온 주입을 이용하여 도전막(250a)을 비정질로 만드는 방법 등이 있다.
비정질화 처리(260)에 의해 도전막(250a)은 원자간의 결합력이 상대적으로 낮은 비정질(amorphous) 구조를 가지기 때문에, 습식 식각에 의해서 도전막(250a)이 용이하게 제거될 수 있다. 따라서, 유전막(240) 및 하부 전극(210)에 식각 손상을 주지 않고 도전막(250a)의 미식각 영역(252)을 제거할 수 있다.
도 5a 내지 도 5c는 본 발명의 제5 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 3a 내지 도 3c과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 5a를 참조하면, 우선 반도체 기판(200) 상에 하부 전극(210), 유전막(240), 도전막(250a)을 순차적으로 형성하되, 도전막(250a)은 제1 도전막(255) 및 제2 도전막(256)의 적층막으로 구성한다. 예를 들어, 제1 도전막(255)은 TiN이고, 제2 절연막은 TaN일 수 있다. 또한, 제2 도전막(256)의 두께는 제1 도전막(255)의 두께에 비해 두꺼울 수 있으나, 이에 제한되는 것은 아니다. 또한, 제1 도전막(255)의 두께는 1000Å 이내일 수 있으나, 이에 제한되는 것은 아니다.
도 5b를 참조하면, 도전막(250a) 상에 마스크 패턴(미도시)을 형성하여, 제2 도전막(256)을 건식 식각한다. 여기서, 제2 도전막(256)을 건식 식각하는 단계는 종점 검출 방법(End Point Detecting; EPD)를 사용하여, 제2 도전막(256)을 선택적으로 식각할 수 있다. 따라서, 도전막(250a) 중 미식각 영역(252)의 두께(h2)는 제1 도전막(255)의 두께와 실질적으로 같을 수 있다.
이와 같이, 제1 및 제2 도전막(255, 256)을 사용하면, 도전막(250a) 중 미식각 영역(252)의 두께(h2)를 정확하게 남길 수 있는 장점이 있다.
도 5c를 참조하면, 도전막(도 5b의 250a 참조)의 미식각 영역(도 5b의 252 참조), 즉 제1 도전막(255)의 일부를 습식 식각하여, 유전막(240)을 노출시키는 상부 전극(250)을 형성하여 커패시터를 완성한다. 다만, 건식 식각된 도전막(250a)을 습식 식각하므로, 상부 전극(250)의 두께는 얇아질 수 있다.
한편, 본 발명의 제 5실시예에서는 제1 및 제2 도전막(256)은 습식 식각율이 유사한 물질을 사용하나, 이에 제한되지 않는다. 즉, 제1 도전막(255)이 제2 도전막(256)보다 높은 습식 식각율을 가질 경우에는, 언더컷 구조(undercut structure)가 형성될 수 있다. 이러한 구조가 형성되더라도 언더컷 구조가 형성되더라도 이후 공정에서 층간 절연막으로 채워져 유전막이 되므로 오히려 누설 전류를 줄이는 역할을 한다. 이와 반대로, 제1 도전막(255)이 제2 도전막(256)보다 낮은 습식 식각율을 가질 경우에는, 계단형 구조가 형성될 수 있다. 이러한 경우에는 별다른 문제가 발생하지 않음은 본 발명이 속하는 분야의 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 소자의 제조 방법에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 커패시터를 형성하는 과정에서 건식 식각 및 습식 식각을 연속적으로 사용하여, 패터닝되는 막의 하부막에 불필요한 손상을 입히지 않는다.
둘째, 커패시터의 전기적 특성, 예를 들어 누설 전류 특성, 항복 전압 특성 등을 향상시킬 수 있다.
셋째, 습식 식각하기 전에 도전막을 비정질화 처리함으로써, 습식 식각을 이용하여 도전막을 용이하게 제거할 수 있다.
Claims (24)
- 반도체 기판 상에 하부 전극, 절연막을 순차적으로 형성하는 단계;상기 절연막 중 커패시터 형성 영역을 상기 하부 전극이 노출되지 않도록 건식 식각하는 단계;상기 건식 식각된 절연막을 상기 하부 전극을 노출시키도록 습식 식각하여, 층간 절연막을 완성하는 단계; 및상기 커패시터 형성 영역 상에 유전막 및 상부 전극을 순차적으로 형성하여 커패시터를 완성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 절연막은 상기 하부 전극보다 습식 식각율이 높은 반도체 소자의 제조 방법.
- 제 2항에 있어서,상기 절연막은 FOX(Flowable OXide), TOSZ(Tonen SilaZene), USG (Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG (BoroPhosphoSilica Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(high density plasma) 및 이들의 조합인 반도체 소자의 제조 방법.
- 제 2항에 있어서,상기 하부 전극은 Ru, Rh, Os, Pd, Pt, W, Mo, Ti, Ta, Al, Cu, Hf, Zr, WN, MoN, TiN, TaN, AlN, HfN, ZrN, TaSiN 및 이들의 조합인 반도체 소자의 제조 방법.
- 제 2항에 있어서,상기 습식 식각은 HF, H2O2, 탈이온수가 조합된 용액 또는 HF를 식각액으로 이용하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 건식 식각된 절연막 중 커패시터 형성 영역의 두께는 1000Å 이내인 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 반도체 기판 상에 하부 전극, 절연막을 순차적으로 형성하는 단계에서, 상기 절연막의 두께는 완성된 상기 커패시터의 층간 절연막의 두께와 습식 식각될 절연막의 두께의 합과 실질적으로 같거나 큰 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 절연막은 제1 절연막 및 제2 절연막의 적층막으로 이루어지고, 상기 절연막의 커패시터 형성 영역을 상기 하부 전극이 노출되지 않도록 건식 식각하는 단계는 상기 제2 절연막의 커패시터 형성 영역을 건식 식각하는 단계이고, 상기 건식 식각된 절연막을 습식 식각하는 단계는 상기 제1 절연막의 커패시터 형성 영역을 습식 식각하는 단계인 반도체 소자의 제조 방법.
- 제 8항에 있어서,상기 제2 절연막은 제1 절연막에 비해 건식 식각율이 높은 반도체 소자의 제조 방법.
- 제 9항에 있어서,상기 제1 절연막은 HDP이고, 제2 절연막은 PE-TEOS인 반도체 소자의 제조 방법.
- 제 8항에 있어서,상기 제1 절연막의 두께는 1000Å 이내인 반도체 소자의 제조 방법.
- 반도체 기판 상에 하부 전극, 유전막 및 도전막을 순차적으로 형성하는 단계;상기 도전막 중 커패시터 형성 영역 이외의 영역을 상기 유전막이 노출되지 않도록 건식 식각하는 단계; 및상기 건식 식각된 도전막을 습식 식각하여, 상기 유전막을 노출시키는 상부 전극을 형성하여 커패시터를 완성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 12항에 있어서,상기 건식 식각된 도전막을 습식 식각 하기 전에, 상기 건식 식각된 도전막에 플라즈마 처리 또는 이온 주입하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 13항에 있어서,상기 플라즈마 처리는 O2가 포함된 플라즈마를 이용하는 반도체 소자의 제조 방법.
- 제 13항에 있어서,상기 이온주입은 He, Ne, Ar, Si, Ge, F, Cl, Br, In 또는 이들의 조합을 이온 주입하는 반도체 소자의 제조 방법.
- 제 12항 또는 제 13항에 있어서,상기 도전막은 상기 유전막보다 습식 식각율이 높은 반도체 소자의 제조 방 법.
- 제 16항에 있어서,상기 도전막은 Ru, Rh, Os, Pd, Pt, W, Mo, Ti, Ta, Al, Cu, Hf, Zr, WN, MoN, TiN, TaN, AlN, HfN, ZrN, TaSiN 및 이들의 조합인 반도체 소자의 제조 방법.
- 제 16항에 있어서,상기 유전막은 HfO2, HfSiO, HfAlO, ZrO2, ZrSiO, ZrAlO, Ta2O5, TiO2, Al2O3, Nb2O5, CeO2, Y2O3, InO3, IrO2, SrTiO3, PbTiO3, SrRuO3, CaRuO3, (Ba,Sr)TiO3, Pb(Zr,Ti)O3, (Pb,La)(Zr,Ti)O3, (Sr,Ca)RuO3 및 이들의 적층막인 반도체 소자의 제조 방법.
- 제 16항에 있어서,상기 습식 식각은 HF, H2SO4, 또는 SC1을 식각액으로 이용하는 반도체 소자의 제조 방법.
- 제 12항에 있어서,상기 건식 식각된 도전막 중 커패시터 형성 영역 이외의 영역의 두께는 1000Å 이내인 반도체 소자의 제조 방법.
- 제 12항에 있어서,상기 반도체 기판 상에 하부 전극, 유전막 및 도전막을 순차적으로 형성하는 단계에서, 상기 도전막의 두께는 완성될 상기 커패시터의 상부 전극의 두께와 습식 식각될 도전막의 두께의 합과 실질적으로 같거나 큰 반도체 소자의 제조 방법.
- 제 12항에 있어서,상기 도전막은 제1 도전막 및 제2 도전막의 적층막으로 이루어지고, 상기 도전막의 커패시터 형성 영역 이외의 영역을 상기 유전막이 노출되지 않도록 건식 식각하는 단계는 상기 제2 도전막의 커패시터 형성 영역 외의 영역을 건식 식각하는 단계이고, 상기 건식 식각된 도전막을 습식 식각하는 단계는 상기 제1 도전막의 커패시터 형성 영역 이외의 영역을 습식 식각하는 단계인 반도체 소자의 제조 방법.
- 제 22항에 있어서,상기 제2 도전막의 커패시터 형성 영역 이외의 영역을 건식 식각하는 단계는 종점 검출 방법을 이용하여 제1 도전막이 노출될 때까지 건식 식각하는 반도체 소자의 제조 방법.
- 제 22항에 있어서,상기 제1 도전막의 두께는 1000Å 이내인 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/273,504 US7316961B2 (en) | 2004-11-16 | 2005-11-14 | Method of manufacturing semiconductor device |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20040093611 | 2004-11-16 | ||
| KR1020040093611 | 2004-11-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060055300A KR20060055300A (ko) | 2006-05-23 |
| KR100654351B1 true KR100654351B1 (ko) | 2006-12-08 |
Family
ID=37151489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050042631A KR100654351B1 (ko) | 2004-11-16 | 2005-05-20 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100654351B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100844956B1 (ko) * | 2007-03-31 | 2008-07-09 | 주식회사 하이닉스반도체 | 지르코늄산화막과 니오븀산화막을 포함하는 유전막을구비한 반도체소자 및 그의 제조 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990078780A (ko) * | 1999-08-06 | 1999-11-05 | 김학수 | 골프 퍼팅 연습기 |
| KR20040010871A (ko) * | 2002-07-25 | 2004-02-05 | 삼성전자주식회사 | 2단계 식각 공정을 사용하는 반도체 메모리 소자의스토리지 노드 제조방법 |
| KR20040074459A (ko) * | 2003-02-19 | 2004-08-25 | 주식회사 하이닉스반도체 | 반도체 캐패시터의 저장 전극 형성방법 |
| JP2004241692A (ja) | 2003-02-07 | 2004-08-26 | Oki Electric Ind Co Ltd | 強誘電体メモリ素子の製造方法 |
-
2005
- 2005-05-20 KR KR1020050042631A patent/KR100654351B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990078780A (ko) * | 1999-08-06 | 1999-11-05 | 김학수 | 골프 퍼팅 연습기 |
| KR20040010871A (ko) * | 2002-07-25 | 2004-02-05 | 삼성전자주식회사 | 2단계 식각 공정을 사용하는 반도체 메모리 소자의스토리지 노드 제조방법 |
| JP2004241692A (ja) | 2003-02-07 | 2004-08-26 | Oki Electric Ind Co Ltd | 強誘電体メモリ素子の製造方法 |
| KR20040074459A (ko) * | 2003-02-19 | 2004-08-25 | 주식회사 하이닉스반도체 | 반도체 캐패시터의 저장 전극 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060055300A (ko) | 2006-05-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7741222B2 (en) | Etch stop structure and method of manufacture, and semiconductor device and method of manufacture | |
| TWI575662B (zh) | 半導體裝置結構與其形成方法 | |
| US6171970B1 (en) | Method for forming high-density integrated circuit capacitors | |
| JP3495955B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| US7316961B2 (en) | Method of manufacturing semiconductor device | |
| US9006808B2 (en) | Eliminating shorting between ferroelectric capacitors and metal contacts during ferroelectric random access memory fabrication | |
| US10304731B2 (en) | Damascene oxygen barrier and hydrogen barrier for ferroelectric random-access memory | |
| US7323419B2 (en) | Method of fabricating semiconductor device | |
| JPH11243184A (ja) | 高誘電率キャパシタおよび製造方法 | |
| US7547638B2 (en) | Method for manufacturing semiconductor device | |
| JP2006114896A (ja) | 半導体装置の製造方法、湿式エッチングに対する耐性を有するエッチング阻止層の形成方法、及び半導体装置 | |
| US20070298521A1 (en) | Method for cleaning post-etch noble metal residues | |
| KR100640563B1 (ko) | 콘케이브 구조의 캐패시터를 가지는 반도체 소자 및 그제조방법 | |
| TWI593120B (zh) | 電容器結構及其製造方法 | |
| KR100654351B1 (ko) | 반도체 소자의 제조방법 | |
| JP2001036024A (ja) | 容量及びその製造方法 | |
| KR100680504B1 (ko) | 반도체 소자의 캐패시터의 제조방법 | |
| JP2001308288A (ja) | 半導体装置の製造方法および半導体装置 | |
| KR20170069347A (ko) | 반도체 장치의 제조 방법 | |
| KR20190106598A (ko) | 산화물층의 형성 방법 및 반도체 소자의 제조 방법 | |
| JP2006186260A (ja) | 半導体記憶装置及びその製造方法 | |
| US6756260B2 (en) | Method for manufacturing semiconductor device using seed conductive layers | |
| JP2006093451A (ja) | 半導体装置 | |
| KR100660830B1 (ko) | 반도체 소자의 스토리지 전극 형성방법 | |
| KR100275116B1 (ko) | 반도체소자의커패시터형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121031 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20131031 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20141031 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20151030 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20181031 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20191031 Year of fee payment: 14 |