JP2004221570A - 半導体装置およびその作製方法 - Google Patents

半導体装置およびその作製方法 Download PDF

Info

Publication number
JP2004221570A
JP2004221570A JP2003431911A JP2003431911A JP2004221570A JP 2004221570 A JP2004221570 A JP 2004221570A JP 2003431911 A JP2003431911 A JP 2003431911A JP 2003431911 A JP2003431911 A JP 2003431911A JP 2004221570 A JP2004221570 A JP 2004221570A
Authority
JP
Japan
Prior art keywords
substrate
layer
film
peeled
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003431911A
Other languages
English (en)
Other versions
JP4671600B2 (ja
JP2004221570A5 (ja
Inventor
Shunpei Yamazaki
舜平 山崎
Toru Takayama
徹 高山
Junya Maruyama
純矢 丸山
Yumiko Ono
由美子 大野
Yuugo Gotou
裕吾 後藤
Hideaki Kuwabara
秀明 桑原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2003431911A priority Critical patent/JP4671600B2/ja
Publication of JP2004221570A publication Critical patent/JP2004221570A/ja
Publication of JP2004221570A5 publication Critical patent/JP2004221570A5/ja
Application granted granted Critical
Publication of JP4671600B2 publication Critical patent/JP4671600B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor

Landscapes

  • Ceramic Capacitors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

【課題】 半導体基板を用いることなく、様々な素子を集積する半導体装置およびその作製方法を提供することを課題とする。
【解決手段】本発明は、半導体基板を用いることなく、基板上にインダクタ、コンデンサ、抵抗素子、ＴＦＴ素子、埋め込み配線などを含む被剥離層を形成し、この被剥離層を基板から剥離し、回路基板１００に転写してワイヤ１１２やハンダ１０７で回路基板１００に設けられた配線パターン１１４と導通させ、高周波モジュールなどを作製する。
【選択図】 図９

Description

本発明は、ＴＦＴ、抵抗素子、所定の周波数帯域を減衰させるＬＣ素子、およびこれらの素子を組み合わせた集積回路を搭載した半導体装置およびその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
トランジスタなどの能動素子と、容量や抵抗、インダクタなどの受動素子が、同一の半導体基板上に形成された高周波集積回路（ＭＭＩＣとも呼ばれる）が知られている。ＭＭＩＣでは半導体基板上にＭＥＳＦＥＴ、ＨＥＭＴ、ＨＢＴなどの能動素子とキャパシタ、インダクタ、抵抗などの集中定数素子、マイクロストリップ線路、コプレーナ線路などの分布定数素子が一体に形成される。なお、接地はバイアホールを用いている。能動素子と受動素子が個別に実装されているものと比較して、小型、軽量であり、高周波特性も良好である。ただし、半導体プロセスは一般にコストが高いため、受動素子に大きな面積が必要となる場合は、コスト的に不利になる。
一般に高周波集積回路（ＭＭＩＣ）は、単結晶シリコンウェハーを用いてトランジスタや化合物半導体を利用したトランジスタと、チップ型のインダクタやコンデンサ、さらにＳＡＷ素子のようなフィルター素子とを集積化して構成されている。
ＭＭＩＣの開発により、アナログおよびデジタル携帯電話、ＰＨＳ端末等で代表される移動体通信機器の集積化、多機能化が図られている。
また、能動素子、受動素子をそれぞれ個別に作製し、それらを同一の半絶縁性基板上に実装した回路はＨＭＩＣ、もしくはＨＩＣと呼ばれ、また、単にＭＩＣと呼ぶこともある。ＨＭＩＣでは回路基板にアルミナおよびチタン酸バリウム系基板、能動素子にＧａＡｓＰＨＥＭＴ、集中定数素子に板極形チップキャパシタ、ボンディングワイヤを用いたインダクタ、ＴａＮ薄膜抵抗、分布定数素子にマイクロストリップ線路が用いられている。なお、接地はスルーホールを用いている。
また、特許文献１には、複合集積回路部品において、薄膜集積回路に薄膜プロセスで１０層以内の薄膜積層体を形成することが記載されている。また、特許文献２には、ＴＦＴで形成される回路と高周波フィルターとを複合化し、高周波モジュールを形成することが記載されている。
特開平７−４５７８７号公報
特開平１０−２０９４６４号公報
更なる小型軽量化、薄型化、低コスト化が要求されており、本発明は、さまざまな複合回路を集積化できる新規な構成を提供する。
本発明は、従来、チップ部品（Ｌ、Ｃ、Ｒ）として搭載していた回路（または素子）を半導体基板を用いずに絶縁性基板上に形成して剥離技術により絶縁性基板から剥離し、回路基板やフィルムに貼りつけることを特徴とする。
具体的に本発明は、基板上に内部電極層用のペーストと、誘電体層用のペーストとをシート法や印刷法により積層し、積層型コンデンサや積層型インダクタ（積層コイル）や抵抗回路などを形成し焼成した後、基板から剥離して回路基板やフィルムに転写することを特徴とする。
また、本発明は、基板上にコンデンサ、インダクタ、および共振器（分布定数）を組み合わせた受動回路素子（ＬＰＦ、ＢＰＦ（代表的にはＳＡＷフィルタ）、ダイプレクサ、カプラ、バランなど）を形成した後、基板から剥離して回路基板やフィルムに転写することを特徴とする。
また、本発明は、高誘電体薄膜を容量絶縁膜として用いた容量素子をＴＦＴからなるＣＭＯＳ回路と同一基板上に形成した後、基板から剥離して回路基板やフィルムに転写することを特徴とする。
また、本発明は、高周波領域においてマイクロストリップ線路やコプレナ線路のような分布定数線路からなるインピーダンス整合回路を基板上に形成した後、基板から剥離して回路基板やフィルムに転写することを特徴とする。
また、本発明は、基板上に絶縁層を形成し、該絶縁層に埋め込み配線（Ｃｕ、Ａｕ、Ａｇ、Ｎｉ、クロム、パラジウム、ロジウム、錫、鉛またはこれらの合金などを形成した後、基板から剥離して回路基板やフィルムに転写することによって各種配線として使用する。この場合、低抵抗な埋め込み配線のみを転写するのではなく、その周りの絶縁膜もシート状に転写する。また、金属保護膜（Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮなど）で囲まれた埋め込み配線を形成した後、基板から剥離して回路基板やフィルムに転写を行ってもよい。
また、本発明は、上記様々な回路、素子、配線のうち複数を同一基板上に形成した後、基板から剥離して回路基板やフィルムに転写することを特徴としている。様々な回路、素子、配線を同一基板上に作りこむことが可能な本発明によって、ノイズが低減できる。本発明によりＲＦ回路、ＣＰＵ、メモリ（ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリ）などを同一基板上に作り込み、それらを転写することができる。本発明によりさらなる軽量化、集積化、または低コスト化を実現する。
本明細書で開示する発明の構成は、図２（Ｃ）にその一例を示したように、
絶縁表面上にインダクタが形成された基板と、該インダクタに接続された薄膜トランジスタを有する層とが積層された複合集積回路を有する半導体装置である。
また、他の発明の構成は、図２（Ｄ）にその一例を示したように、
絶縁表面上にコンデンサが形成された基板と、該コンデンサに接続された薄膜トランジスタを有する層とが積層された複合集積回路を有する半導体装置である。
また、他の発明の構成は、図１または図３にその一例を示したように、
絶縁表面上にインダクタとコンデンサが形成された基板と、前記インダクタまたは前記コンデンサに接続された薄膜トランジスタが積層された複合集積回路を有する半導体装置である。
また、他の発明の構成は、
絶縁表面上にインダクタとコンデンサと抵抗素子が形成された基板と、前記インダクタ、前記コンデンサ、または前記抵抗素子に接続された薄膜トランジスタが積層された複合集積回路を有する半導体装置である。
また、上記各構成においては、前記インダクタは積層型インダクタ、或いはスパイラル形状の伝送線路からなることを特徴としている。また、上記各構成においては、コンデンサは積層型コンデンサ、或いはＭＩＭ型コンデンサであることを特徴としている。
また、他の発明の構成は、図５にその一例を示したように、
絶縁表面上にＳＡＷ素子が形成された基板と、該ＳＡＷ素子に接続された薄膜トランジスタとが積層された複合集積回路を有する半導体装置である。
また、上記構成においては、ダイヤモンド薄膜を用いてＳＡＷ素子を構成していることを特徴としている。
また、上記各構成においては、前記基板は、セラミック基板、石英基板、ガラス基板、またはプラスチック基板であることを特徴としており、実装する基板に合わせて適宜選択することができ、信頼性を向上させることができる。
また、上記各構成において、絶縁表面を有する基板上には、ＣＰＵ、メモリ素子、薄膜ダイオード、光電変換素子、または抵抗素子が設けられていることを特徴としている。
また、上記各構成において、前記半導体装置は、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、カーナビゲーションで代表されるナビゲーション装置、ＤＶＤプレーヤー、電子遊技機器、カード（ＩＤカードや機能回路または素子を有するカードやカードキーなど）、コンピュータ、データを記録できるメモリ、または携帯情報端末であることを特徴としている。
また、剥離および転写方法としては、まず、基板上に金属膜（タングステン膜、窒化タングステン、タングステン合金など）を形成した後、スパッタ法で酸化シリコン膜を形成する。この段階でアモルファス状態の酸化タングステン膜が境界付近に形成される。そして酸化シリコン膜上に下地膜を形成した後、各種回路、素子、配線を形成する。これらの各種回路、素子、配線を形成する際に、水素を含む膜（アモルファスシリコン膜、窒化珪素膜、ＤＬＣ膜など）を形成し、４００℃以上の熱処理を有するプロセスを行うことによって、後の剥離工程において、結晶化した酸化タングステン膜の層内或いは界面で剥離を生じさせることができる。ＴＦＴを形成する場合には、水素を含むアモルファスシリコン膜を用いて活性層を形成すればよい。
また、配線などの場合、配線を覆って水素を含む窒化珪素膜を形成した後、４００℃以上の熱処理を行うことによって剥離を生じさせることができる。或いは、配線を覆って水素を含むアモルファスシリコン膜を形成し、４００℃以上の熱処理を行った後、シリコン膜をエッチングして除去してもよい。
なお、上記剥離方法は、基板が透光性を有している必要はなく、少なくとも４００℃以上の熱処理に耐えうる基板であれば特に限定されない。
また、上記構造を実現するための発明の構成は、
第１の基板上にインダクタ、コンデンサ、抵抗素子、ＳＡＷ素子、またはＴＦＴを含む被剥離層を形成する第１工程と、
前記被剥離層上に溶媒に溶ける有機樹脂膜を塗布する第２工程と、
前記有機樹脂膜に第２の基板を第１の両面テープで接着させ、前記被剥離層および有機樹脂膜を前記第１の基板と前記第２の基板とで挟む第３工程と、
前記第１の基板と、前記被剥離層とを物理的手段で分離する第４工程と、
前記被剥離層に第３の基板を接着材で接着させ、前記被剥離層を前記第２の基板と前記第３の基板とで挟む第５工程と、
前記被剥離層および第１の両面テープと前記第２の基板とを分離する第６工程と、
前記被剥離層と前記第１の両面テープとを分離する第７工程と、
前記有機樹脂膜を溶媒で除去する第８工程と、
前記第３の基板に設けられている電極と、前記被剥離層に設けられている電極とを接続する第１０工程と、を有することを特徴とする半導体装置の作製方法である。
また、上記構成において、前記第３の基板に設けられている電極と前記被剥離層に設けられている電極とを接続する方法は、はんだ付け法、導電性微粒子を含む接着材による方法、熱圧着法、ワイヤボンディング法、フリップチップ法であることを特徴としている。
また、作製方法に関する他の発明の構成は、
第１の基板上に埋め込み配線を含む被剥離層を形成する第１工程と、
第２の基板上にインダクタ、コンデンサ、抵抗素子、ＳＡＷ素子、またはＴＦＴと、これらの素子に接続する引出電極とを形成する第２工程と、
前記被剥離層に前記第２の基板を接着材で接着させ、前記被剥離層を前記第１の基板と前記第２の基板とで挟む第３工程と、
前記第１の基板と、前記被剥離層とを物理的手段で分離する第４工程と、を有することを特徴とする半導体装置の作製方法。
上記構成において、前記埋め込み配線は、
絶縁表面上に導電性を有するエッチングストッパー層を形成する第１の工程と、
前記エッチングストッパー層を覆う第１の絶縁膜を形成する第２の工程と、
前記第１の絶縁膜にエッチングを行い、前記エッチングストッパー層に達する開口を形成する第３の工程と、
シードを形成してメッキを行い、前記開口を覆う埋め込み配線を形成する第４の工程と、
平坦化処理を行う第５の工程と、により形成されることを特徴としている。
なお、前記埋め込み配線の形成工程において平坦化処理（ＣＭＰなど）を行っても剥離は生じないが、平坦化処理後に４００℃以上の熱処理を行うことで被剥離層を剥離しやすくしてもよい。
また、上記構成において、前記埋め込み配線は、銅、銀、金、またはこれらの合金であることを特徴としている。
本発明によれば、携帯端末に様々な機能を付与することができる。例えば、本発明により基板上にＣＰＵ回路とＧＰＳ機能を有する回路とを含む被剥離層を形成し、基板から被剥離層を剥離し、回路基板に転写および実装することができる。或いは、基板上にＧＰＳ機能を有する回路を含む被剥離層を形成し、基板から被剥離層を剥離し、ＣＰＵ回路が設けられた基板に転写して積層し、集積化することができる。なお、ＧＰＳ（Global Positioning System）は、ＧＰＳ用の衛星から送られる信号をとらえてその時間差を求め、これをもとに測位するシステムである。
また、本発明は、高周波回路に使用される多層積層部品、例えばカプラ、ミキサ、分配器、ＶＣＯ（電圧制御発振器）、チップアンテナ等に応用可能である。
本発明により、更なる軽量化、薄型化、低コスト化、実装面積削減が実現でき、さまざまな複合回路を集積化できる。
本発明の実施形態について、以下に説明する。
（実施の形態１）
ここでは半導体基板を用いることなく、積層型コンデンサや積層型インダクタを形成し、回路基板（プリント基板）に転写、および実装する例を示す。
まず、耐熱性ガラス基板（例えば石英基板）またはセラミックス基板を用意する。
基板（第１の基板３００）上に積層型コンデンサを形成する例を図２（Ａ）〜図２（Ｃ）を用いて説明する。本実施例では高温の焼成を行うためセラミック基板を用いる。このセラミック基板上にスパッタ法で金属膜３０１ａ、ここではタングステン膜（膜厚１０ｎｍ〜２００ｎｍ、好ましくは５０ｎｍ〜７５ｎｍ）を形成し、さらに大気にふれることなく、酸化物膜３０２、ここでは酸化シリコン膜（膜厚１５０ｎｍ〜２００ｎｍ）を積層形成する。酸化物膜３０２の膜厚は、金属膜の膜厚の２倍以上とすることが望ましい。なお、積層形成の際、金属膜３０１ａと酸化シリコン膜３０２との間にアモルファス状態の酸化金属膜（酸化タングステン膜）が２ｎｍ〜５ｎｍ程度形成される。後の工程で剥離する際、酸化タングステン膜中、または酸化タングステン膜と酸化シリコン膜との界面、または酸化タングステン膜とタングステン膜との界面で分離が生じる。
なお、スパッタ法では基板端面に成膜されるため、基板端面に成膜されたタングステン膜と酸化タングステン膜と酸化シリコン膜とをＯ2アッシングなどで選択的に除去することが好ましい。
次いで、ＰＣＶＤ法で下地絶縁膜となる酸化窒化シリコン膜（膜厚１００ｎｍ）（図示しない）を形成し、さらに大気にふれることなく、水素含有膜３０３として水素を含む窒化珪素膜（膜厚１００ｎｍ）を積層形成する。
次いで、内部電極層用のペーストと誘電体層用のペーストとをシート法や印刷法などにより積層した後、焼成する。ここでは、印刷法を用い、基板上に内部電極層用のペーストと誘電体層用のペーストとを積層印刷し、所定形状に切断した後、基板から剥離してグリーンチップとする例を示す。
誘電体層３０５の材料としては高周波特性の良好なアルミナ系のセラミック、ＢａＴｉＯ3系のセラミックなどをペースト状にしたものを用いる。内部電極３０４の材料としては銅、銀、ニッケル、錫、亜鉛、Ｐｄ、アルミニウムなどを用い、端面がコンデンサチップ体の対向する２表面に交互に露出するように積層される。（図２（Ａ））なお、焼成温度としては８５０℃〜１４００℃とする。また、焼成した際に結晶構造を有する酸化金属膜３０１ｂが得られる。
次いで、回路基板またはフィルム３０８に接着材３０６で接着する。なお、回路基板またはフィルムには端子３０７や配線（図示しない）が形成されており、さまざまな回路やチップを実装できるようになっている。
次いで、第１の基板３００を引き剥がす。酸化タングステン膜中、または酸化タングステン膜と酸化シリコン膜との界面、または酸化タングステン膜とタングステン膜との界面で分離が生じる。（図２（Ｂ））
次いで、表面に残っている酸化タングステンを除去した後、外部電極３０９を形成する。外部電極３０９は、導電ペーストの焼き付きおよびメッキにより形成する。なお、表面に残っている酸化タングステンは除去しなくてもよく、特に限定されない。外部電極用のペーストをコンデンサチップ体の対向する２表面に形成し、コンデンサ回路を構成する。（図２（Ｃ））ここでは外部電極３０９の形成と同時に端子の接続を行っているが、外部電極３０９を形成した後、接続用の電極や半田によって端子との接続を行ってもよい。
なお、コンデンサは、各回路ブロックにおける電源電圧安定化やＥＭＣ対策のために電源ラインとグラウンド間に使用される、いわゆるデカップリング用途の需要が大きい素子である。
また、インダクタも同様にして形成することができる。
上記コンデンサの形成方法に従って、セラミック基板上にスパッタ法でタングステン膜、酸化シリコン膜を積層形成し、該酸化シリコン膜形成の際、酸化タングステン膜を形成する。ＰＣＶＤ法で下地絶縁膜となる酸化窒化シリコン膜（膜厚１００ｎｍ）（図示しない）を形成し、さらに大気にふれることなく、水素含有膜として水素を含む窒化珪素膜（膜厚１００ｎｍ）を積層形成する。
そして、次いで、内部電極層用のペーストと磁性体層用のペーストとをシート法や印刷法などにより積層した後、焼成する。
磁性体層３１５の材料としては、Ｎｉ−Ｃｕ−Ｚｎ系フェライト、Ｍｎ−Ｍｇ−Ｚｎ系フェライトなどをメチルセルロース、ブチラール樹脂などのバインダーで混練してペースト状にしたものを用いる。内部電極３１４ａの材料としては銅、銀、ニッケル、錫、亜鉛、Ｐｄ、アルミニウムなどを用い、コイル状に積層させる。なお、コイル状とした内部電極の引出電極部３１４ｂが端面に露出するように積層させる。
次いで、回路基板またはフィルムに接着材で接着する。
次いで、第１の基板を引き剥がす。酸化タングステン膜中、または酸化タングステン膜と酸化シリコン膜との界面、または酸化タングステン膜とタングステン膜との界面で分離が生じる。
次いで、表面に残っている酸化タングステンを除去した後、端子電極３１９を形成する。端子電極３１９は、導電ペーストの焼き付きおよびメッキにより形成する。端子電極用のペーストをインダクタチップ体の対向する２表面に形成し、インダクタ回路を構成する。（図２（Ｄ））
また、上記コンデンサと上記インダクタとを積層させて一体形成したＬＣフィルタを形成することもできる。上記作製方法に従って、コンデンサ部分を形成するための積層を行った後、インダクタ部分を形成するための積層を行えば複合積層体を形成することができる。
本発明により、ＬＣフィルタとして代表的なＬＰＦ（Low Pass Filter）を形成することも可能である。ＬＰＦは携帯電話などのモジュールに含まれる高周波回路で、パワーアンプやアンテナスイッチやＶＣＯの高長波取りの用途に使用される。ＬＰＦはＬ（インダクタ）２個、Ｃ（コンデンサ）５個により構成され、２個のＬＣ並列共振回路で減衰帯域に適当なゼロ点を設け、通過周波数の２倍波、３倍波をバランスよく除去させるとともに、入出力に配されているＣ（コンデンサ）にてインピーダンスを５０Ωに合わせることで、ＬＰＦとして通過帯域の挿入損失が最少になるよう最適化されている。
またＬＰＦの他にも、コンデンサやインダクタを組み合わせることで各種ＬＣフィルタ、例えばＢＰＦ、ダイプレクサ、カプラ（方向性結合器）、バランなども作製することができる。
（実施の形態２）
ここでは、容量素子とＴＦＴとを形成し、回路基板（プリント基板）に転写、および実装する例を示す。
なお、途中の工程までは実施の形態１と同一であるため、同じ箇所には同じ符号を用いる。
第１の基板３００上にスパッタ法でタングステン膜３０１ａ、酸化シリコン膜３０２を積層形成し、該酸化シリコン膜形成の際、アモルファス状態の酸化タングステン膜を形成する。ＰＣＶＤ法で下地絶縁膜となる酸化窒化シリコン膜（膜厚１００ｎｍ）（図示しない）を形成し、さらに大気にふれることなく、水素含有膜として水素を含むアモルファスシリコン膜（膜厚５５ｎｍ）を積層形成する。なお、ここでは第１の基板３００として石英基板を用いる。
また、ＦＴ−ＩＲを用いて上記水素を含むアモルファスシリコン膜の水素濃度を測定したところ、Ｓｉ−Ｈは、１．０６×１０22（atoms／cm3）、Ｓｉ−Ｈ2は８．３４×１０19（atoms／cm3）であり、組成比における水素濃度を算出すると２１．５％であった。また、ＰＣＶＤ法の成膜条件を変えて同様に水素濃度を算出したところ、組成比における水素濃度は１６．４％、１７．１％、１９．０％が得られた。
次いで、上記アモルファスシリコン膜を公知の技術（固相成長法、レーザー結晶化方法、触媒金属を用いた結晶化方法など）により結晶化させて、ポリシリコン膜を活性層とするＴＦＴを用いる素子を形成する。ここでは、触媒金属を用いた結晶化方法を用いてポリシリコン膜を得る。重量換算で１０ppmのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布する。なお、塗布に代えてスパッタ法でニッケル元素を全面に散布する方法を用いてもよい。次いで、加熱処理を行い結晶化させて結晶構造を有する半導体膜（ここではポリシリコン層）を形成する。ここでは熱処理（５００℃、１時間）の後、結晶化のための熱処理（５５０℃、４時間）を行って結晶構造を有するシリコン膜を得る。
アモルファスシリコン膜は水素を含んでおり、加熱してポリシリコン膜を形成する場合、結晶化させるため４１０℃以上の熱処理を行えば、ポリシリコン膜を形成すると同時に水素の拡散を行うことができる。また、４００℃以上の熱処理を行うことで、アモルファス状態の酸化金属膜が結晶化し、結晶構造を有する酸化金属膜３０１ｂが得られる。図１１に断面ＴＥＭ写真を示す。従って、４１０℃以上の加熱処理を行うことによって結晶構造を有する酸化金属膜が形成され、水素の拡散が行われる。この４１０℃以上の熱処理が終了した段階で、比較的小さな力（例えば、人間の手、ノズルから吹付けられるガスの風圧、超音波等）を加えることによって、酸化タングステン膜中、または酸化タングステン膜と酸化シリコン膜との界面、または酸化タングステン膜とタングステン膜との界面で分離を生じさせることができる。なお、結晶構造を有する酸化金属膜が得られる温度の熱処理を行うと酸化金属膜の膜厚は若干薄くなる。
また、得られたポリシリコン膜を用いて、ＴＦＴを代表とする様々な素子（薄膜ダイオード、シリコンのＰＩＮ接合からなる光電変換素子やシリコン抵抗素子やセンサ素子（代表的にはポリシリコンを用いた感圧式指紋センサー）をも形成することができる。
次いで、結晶構造を有するシリコン膜表面の酸化膜を希フッ酸等で除去した後、結晶化率を高め、結晶粒内に残される欠陥を補修するためのレーザー光（ＸｅＣｌ：波長３０８ｎｍ）の照射を大気中、または酸素雰囲気中で行う。レーザー光には波長４００nm以下のエキシマレーザ光や、ＹＡＧレーザの第２高調波、第３高調波を用いる。ここでは、繰り返し周波数１０〜１０００Hz程度のパルスレーザー光を用い、当該レーザー光を光学系にて１００〜５００mJ/cm2に集光し、９０〜９５％のオーバーラップ率をもって照射し、シリコン膜表面を走査させればよい。ここでは、繰り返し周波数３０Ｈｚ、エネルギー密度４７０mJ/cm2でレーザー光の照射を大気中で行なった。なお、大気中、または酸素雰囲気中で行うため、レーザー光の照射により表面に酸化膜が形成される。なお、ここではパルスレーザーを用いた例を示したが、連続発振のレーザーを用いてもよく、非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ:ＹＶＯ4レーザー（基本波１０６４nm）の第２高調波（５３２nm）や第３高調波（３５５ｎｍ）を適用すればよい。連続発振のレーザーを用いる場合には、出力１０Ｗの連続発振のＹＶＯ4レーザから射出されたレーザ光を非線形光学素子により高調波に変換する。また、共振器の中にＹＶＯ4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．１〜１０ＭＷ／ｃｍ2）が必要である。そして、１０〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射すればよい。
次いで、上記レーザー光の照射により形成された酸化膜に加え、オゾン水で表面を１２０秒処理して合計１〜５ｎｍの酸化膜からなるバリア層を形成する。このバリア層は、結晶化させるために添加したニッケルを膜中から除去するために形成する。ここではオゾン水を用いてバリア層を形成したが、酸素雰囲気下の紫外線の照射で結晶構造を有する半導体膜の表面を酸化する方法や酸素プラズマ処理により結晶構造を有する半導体膜の表面を酸化する方法やプラズマＣＶＤ法やスパッタ法や蒸着法などで１〜１０ｎｍ程度の酸化膜を堆積してバリア層を形成してもよい。また、バリア層を形成する前にレーザー光の照射により形成された酸化膜を除去してもよい。
次いで、バリア層上にスパッタ法にてゲッタリングサイトとなるアルゴン元素を含む非晶質シリコン膜を１０ｎｍ〜４００ｎｍ、ここでは膜厚１００ｎｍで成膜する。本実施例では、アルゴン元素を含む非晶質シリコン膜は、シリコンターゲットを用いてアルゴンを含む雰囲気下で形成する。プラズマCVD法を用いてアルゴン元素を含む非晶質シリコン膜を形成する場合、成膜条件は、モノシランとアルゴンの流量比（ＳｉＨ4：Ａｒ）を１：９９とし、成膜圧力を６．６６５Ｐａ（０．０５Ｔｏｒｒ）とし、ＲＦパワー密度を０．０８７Ｗ／ｃｍ2とし、成膜温度を３５０℃とする。
その後、６５０℃に加熱された炉に入れて３分の熱処理を行いゲッタリングして、結晶構造を有する半導体膜中のニッケル濃度を低減する。炉に代えてランプアニール装置を用いてもよい。
次いで、バリア層をエッチングストッパーとして、ゲッタリングサイトであるアルゴン元素を含む非晶質シリコン膜を選択的に除去した後、バリア層を希フッ酸で選択的に除去する。なお、ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、酸化膜からなるバリア層をゲッタリング後に除去することが望ましい。
なお、触媒元素を用いて結晶化を行わない場合には、上述したバリア層の形成、ゲッタリングサイトの形成、ゲッタリングのための熱処理、ゲッタリングサイトの除去、バリア層の除去などの工程は不要である。
次いで、得られた結晶構造を有するシリコン膜（ポリシリコン膜とも呼ばれる）の表面にオゾン水で薄い酸化膜を形成した後、レジストからなるマスクを形成し、所望の形状にエッチング処理して島状に分離された半導体層を形成する。半導体層を形成した後、レジストからなるマスクを除去する。
次いで、フッ酸を含むエッチャントで酸化膜を除去すると同時にシリコン膜の表面を洗浄した後、ゲート絶縁膜となる珪素を主成分とする絶縁膜を形成する。本実施例では、プラズマＣＶＤ法により１１５ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成する。
次いで、ゲート絶縁膜上にゲート電極を形成し、活性層へのドーピングによるソース領域またはドレイン領域の形成、層間絶縁膜（無機絶縁膜）の形成、ソース電極またはドレイン電極の形成、活性化処理、水素化処理などを適宜行ってポリシリコン膜を活性層とするトップゲート型ＴＦＴ４０３を作製する。なお、ドーピングする不純物元素としてｎ型を付与するリンを添加した場合にはｎチャネル型ＴＦＴを形成することができ、ｐ型を付与するボロンを添加した場合にはｐチャネル型ＴＦＴを形成することができ、これらを組み合わせればＣＭＯＳ回路を作製することができる。
なお、ここではＴＦＴの構造としてトップゲート型の例を示したが、特にＴＦＴの構造は限定されず、例えばボトムゲート型や順スタガ型であってもよい。
次いでＴＦＴを覆う層間絶縁膜を形成し、該層間絶縁膜上に下部電極４０４ａと、高誘電体薄膜４０４ｂと、上部電極４０４ｃとからなるコンデンサ４０４を形成する。高誘電体薄膜（高誘電率を有する誘電体薄膜）４０４ｂとしては、ＢＳＴ（ＢａＳｒＴｉＯ3）、ＳＴＯ（ＳｒＴｉＯ3）、或いはＰＺＴ（ＰｂＺｒＴｉＯ3）を用いればよい。これらの高誘電体薄膜を得るためには６００〜７００℃の熱処理を行う。なお、下部電極４０４ａや上部電極４０４ｃは、高誘電体薄膜の材料に対して安定な金属材料を用いる。
次いで、コンデンサを覆う層間絶縁膜を形成し、該層間絶縁膜にコンタクトホールを形成し、引出電極を形成する。ここでは、ＴＦＴに接続する引出電極、コンデンサの下部電極と接続する引出電極、上部電極と接続する引出電極などをそれぞれ形成する。（図３（Ａ））
次いで、水またはアルコール類に可溶な接着材を全面に塗布、焼成する。この接着材の組成としては、例えば、エポキシ系、アクリレート系、シリコーン系等いかなるものでもよい。ここではスピンコートで水溶性樹脂（東亜合成製：ＶＬ−ＷＳＨＬ１０）からなる樹脂層（膜厚３０μｍ）４１０を塗布し、仮硬化させるために２分間の露光を行ったあと、ＵＶ光を裏面から２．５分、表面から１０分、合計１２．５分の露光を行って本硬化させる。この水溶性樹脂膜は平坦化膜として機能し、後の基板貼り合わせの際、平坦化膜表面と基板面がほぼ平行になるように接着させることができる。この水溶性樹脂膜を用いない場合、圧着した時に電極やＴＦＴによる凸凹が生じる恐れがある。
次いで、接着層（両面テープ）４１１を用い、樹脂層４１０に第２の基板４１２を貼り付ける。（図３（Ｂ））なお、両面テープではなく、例えば紫外線照射によって剥離する接着材を用いてもよい。
次いで、金属膜３０１ａが設けられている第１の基板３００を物理的手段により引き剥がす。比較的小さな力（例えば、人間の手、ノズルから吹付けられるガスの風圧、超音波等）で引き剥がすことができる。こうして、酸化シリコン層３０２上に形成された被剥離層を第１の基板３００から分離することができる。剥離後の状態を図３（Ｃ）に示す。なお、剥離後の第１の基板３００の断面ＴＥＭ写真を図１２に示す。なお、図１２は、図１１とは異なる箇所のＴＥＭ写真であり対応していない。図１２に示すように部分的に酸化タングステン膜が薄い部分や、完全にない部分がある。被剥離層に酸化タングステン膜が部分的に残るが透明であるため、除去しなくてもよいし、除去してもよい。
次いで、回路基板またはフィルム４１３に接着材４１４で接着する。（図３（Ｄ））なお、回路基板またはフィルムには端子４１５や配線（図示しない）が形成されており、さまざまな回路やチップを実装できるようになっている。
次いで、両面テープ４１１から第２の基板４１２を分離させ、両面テープ４１１を剥がす。そして、水を用いて水溶性樹脂からなる樹脂層４１０を溶かして除去する。
次いで、引出電極と端子４１５とを接続するボンディングワイヤ４１６を形成する。また、引出電極と端子４１５とを半田付けや導電性接着材で接続してもよい。
本発明により容量素子とＴＦＴとを含む被剥離層を回路基板に実装することができる。本発明を応用することによって半導体基板を用いることなく、不揮発性ＲＡＭや高集積ＤＲＡＭを作製することができる。
また、ｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴを適宜組み合わせた演算増幅器（オペアンプ）も作製できる。
また、本実施の形態は実施の形態１と組み合わせることが可能であり、例えば、実施の形態１に示したインダクタを積層することも可能であり、様々な高周波回路を実現できる。
（実施の形態３）
ここでは実施の形態２に示した実装方法とは異なる例を図４に示す。
ここではｐチャネル型ＴＦＴ３０３ａとｎチャネル型ＴＦＴ３０３ｂとを相補的に組み合わせたＣＭＯＳ回路を形成している。
まず、実施の形態２に従って、第１基板上にｐチャネル型ＴＦＴ３０３ａとｎチャネル型ＴＦＴ３０３ｂとを形成する。（図４（Ａ））なお、ＣＭＯＳ回路を形成するプロセス温度は、６００℃以下に抑えることが可能であるため、第１の基板３００として本実施の形態ではガラス基板を用いることができる。
図４（Ａ）の状態が得られたら、導電性微粒子５０８ａを含む接着材５０８ｂで端子５０９が設けられた回路基板５１０と第１の基板３００とを貼り合わせる。（図４（Ｂ））貼り付けることによって端子５０９とＴＦＴに接続している引出電極とが導電性微粒子を介して電気的に接続される。
次いで、第１の基板３００を引き剥がす。酸化タングステン膜中、または酸化タングステン膜と酸化シリコン膜との界面、または酸化タングステン膜とタングステン膜との界面で分離が生じる。（図４（Ｃ））
次いで、表面に残っている酸化タングステンを除去した後、接着材５１１で放熱板５１２を貼り付ける。（図４（Ｄ））特に、ＣＭＯＳ回路を用いてＣＰＵ回路などの高集積回路を形成した場合、発熱しやすいため、素子の発熱を放熱させる放熱板を貼り付けることが有用である。なお、発熱が問題にならない集積回路の場合には特に放熱板を貼り付ける必要はない。
また、本実施の形態は実施の形態１や実施の形態２と自由に組み合わせることが可能であり、半導体基板を用いることなく、様々な複合集積回路を実現できる。
（実施の形態４）
ここでは半導体基板を用いることなく、表面弾性波（ＳＡＷ）素子を形成し、回路基板（プリント基板）に転写、および実装する例を図５に示す。ＳＡＷ素子は表面波伝搬膜と圧電膜とが積層された構成となっており、圧電膜に櫛型電極により電界を印加して振動することにより、表面波伝搬膜に表面波を励振するものである。
なお、途中の工程までは実施の形態１と同一であるため、同じ箇所には同じ符号を用いる。
第１の基板３００上にスパッタ法でタングステン膜３０１ａ、酸化シリコン膜３０２を積層形成し、該酸化シリコン膜形成の際、アモルファス状態の酸化タングステン膜を形成する。ＰＣＶＤ法で下地絶縁膜となる酸化窒化シリコン膜（膜厚１００ｎｍ）（図示しない）を形成し、さらに大気にふれることなく、表面波伝搬膜６０３を積層形成する。なお、ここでは第１の基板３００として石英基板を用い、表面波伝搬膜６０３として水素を含むＤＬＣ膜（膜厚１０〜５０μｍ）を用いる。ＤＬＣ膜の成膜方法は特に限定されず、ＣＶＤ法、マイクロ波ＣＶＤ法、ＰＶＤ法、スパッタ法、イオンプレーティング法などを用いればよい。
次いで、櫛型電極６０２を形成する。櫛型電極６０２としては導電性材料である限り特に限定されない。また、櫛型電極６０２の厚さは１０〜５００ｎｍ程度であることが好ましい。また、櫛型電極６０２の平面形状は、図５（Ｆ）に示すシングル電極であってもよいし、ダブル電極であってもよい。また、ここでは櫛型電極６０２を表面波伝搬膜６０３上に形成した例を示したが、表面波伝搬膜６０３に凹部を形成し、埋め込んでもよい。
次いで、圧電体膜６０４を形成する。（図５（Ａ））圧電体膜６０４としては、ＺｎＯ、ＡｌＮ、水晶、ＬｉＮｂＯ3、ＬｉＴａＯ3などを用いればよい。この圧電体膜６０４の厚さは材料の種類または目的とする表面弾性波素子の特性（中心周波数、比帯域幅、温度特性など）に応じて適宜選択することができる。圧電体膜６０４の成膜方法は特に限定されず、ＣＶＤ法、マイクロ波ＣＶＤ法、ＰＶＤ法、スパッタ法、イオンプレーティング法などを用いればよい。
次いで、水またはアルコール類に可溶な接着材を全面に塗布、焼成する。この接着材の組成としては、例えば、エポキシ系、アクリレート系、シリコーン系等いかなるものでもよい。ここではスピンコートで水溶性樹脂（東亜合成製：ＶＬ−ＷＳＨＬ１０）からなる樹脂層（膜厚３０μｍ）６１０を塗布し、硬化させる。この水溶性樹脂膜は平坦化膜として機能し、後の基板貼り合わせの際、平坦化膜表面と基板面がほぼ平行になるように接着させることができる。この水溶性樹脂膜を用いない場合、圧着した時に電極やＴＦＴによる凸凹が生じる恐れがある。
次いで、接着層（両面テープ）６１１を用い、樹脂層６１０に第２の基板６１２を貼り付ける。（図５（Ｂ））なお、両面テープではなく、例えば紫外線照射によって剥離する接着材を用いてもよい。
次いで、金属膜３０１ａが設けられている第１の基板３００を物理的手段により引き剥がす。なお、ＤＬＣ膜の成膜中または成膜後の処理で４００℃以上に加熱することによって、比較的小さな力（例えば、人間の手、ノズルから吹付けられるガスの風圧、超音波等）で引き剥がすことができる。こうして、酸化シリコン層３０２上に形成された被剥離層を第１の基板３００から分離することができる。剥離後の状態を図５（Ｃ）に示す。被剥離層に酸化タングステン膜が部分的に残るが透明であるため、除去しなくてもよいし、除去してもよい。
次いで、回路基板またはフィルム６１４を接着材６１３で接着する。（図５（Ｄ））なお、回路基板またはフィルムには端子や配線（図示しない）が形成されており、さまざまな回路やチップを実装できるようになっている。
本実施の形態により、プラスチックフィルムを支持体とするＳＡＷ素子を作製でき、配線を有するプラスチックフィルムに貼り合わせると熱膨張係数を合わせることができ、装置全体の反りを防ぐことができる。
次いで、両面テープ６１１から第２の基板６１２を分離させ、両面テープ６１１を剥がす。そして、水を用いて水溶性樹脂からなる樹脂層６１０を溶かして除去する。（図５（Ｅ））また、上面図を図５（Ｆ）に示す。
本発明により表面弾性波素子（ＳＡＷ素子）を含む被剥離層を回路基板に実装することができる。この表面弾性波素子は、フィルタ、遅延線、発振器、共振器、コンボルバーおよび相関器などに応用でき、代表的には、携帯電話の高周波回路において、送受信の段間に挿入され、不要な周波数成分を除去するＢＰＦ（バンドパスフィルタ）を構成することができる。また、ＳＡＷ素子は、送信周波数を通過帯域にもつＢＰＦと受信周波数を通過帯域にもつＢＰＦを組み合わせ、アンテナ端子を共通化するデュプレクサを作製することができる。
また、上記表面弾性波素子において、必要に応じて短絡用電極を形成してもよい。短絡用電極は、電界を等電位とすることにより該素子のＳＡＷ特性を変化させる機能を有する電極である。また、上記表面弾性波素子において、必要に応じて保護膜を形成してもよい。
また、本実施の形態は実施の形態１乃至３と自由に組み合わせることが可能である。
（実施の形態５）
ここでは半導体基板を用いることなく、半導体抵抗素子を形成し、回路基板（プリント基板）に転写、および実装する例を示す。
なお、途中の工程までは実施の形態１と同一であるため、同じ箇所には同じ符号を用いる。
第１の基板３００上にスパッタ法でタングステン膜３０１ａ、酸化シリコン膜３０２を積層形成し、該酸化シリコン膜形成の際、アモルファス状態の酸化タングステン膜を形成する。ＰＣＶＤ法で下地絶縁膜となる酸化窒化シリコン膜（膜厚１００ｎｍ）（図示しない）を形成し、さらに大気にふれることなく、半導体膜７０２として水素を含むアモルファスシリコン膜（膜厚５０〜１００ｎｍ）を積層形成する。なお、ここでは第１の基板３００として石英基板を用いる。
次いで、４００℃以上の熱処理を行い、アモルファス状態の酸化金属膜を結晶化させ、結晶構造を有する酸化金属膜３０１ｂを得る。また、６００℃以上に加熱してポリシリコン膜を形成してもよい。次いで、所望の抵抗値とするために、ｎ型の不純物元素（リン等）またはｐ型の不純物元素（ボロン等）を半導体膜７０２にドーピングする。
次いで、半導体膜を所望の形状とした後、配線、層間絶縁膜、および引出電極を形成する。（図６（Ａ））また、図６（Ｅ）に上面図、図６（Ｆ）に等価回路図を示す。なお、抵抗体となる半導体部分の幅Ｗ、長さＬ、シート抵抗値によって半導体抵抗素子の抵抗値が決定される。
図６（Ａ）の状態が得られたら、導電性微粒子７０８ａを含む接着材７０８ｂで端子７０９ａ、７０９ｂが設けられた回路基板７１０と第１の基板３００とを貼り合わせる。（図６（Ｂ））貼り付けることによって端子７０９ａ、７０９ｂと半導体膜７０２に接続している引出電極とが導電性微粒子を介して電気的に接続される。
次いで、第１の基板３００を引き剥がす。酸化タングステン膜中、または酸化タングステン膜と酸化シリコン膜との界面、または酸化タングステン膜とタングステン膜との界面で分離が生じる。（図６（Ｃ））
次いで、表面に残っている酸化タングステンを除去した後、接着材７１１で放熱板７１２を貼り付ける。特に、半導体抵抗素子は発熱させることによって抵抗が決定されるため、素子の発熱を放熱させる放熱板を貼り付けることが有用である。
また、上記半導体抵抗素子以外にもＴａＮXやＮｉＣｒなどの材料を用いて薄膜抵抗素子を形成することも可能である。
また、本実施の形態は実施の形態１乃至４と自由に組み合わせることが可能である。例えば、実施の形態２と組み合わせた場合、大容量のコンデンサとＴＦＴと半導体抵抗素子とを同時に作製することもできる。
（実施の形態６）
ここではスパイラルインダクタを形成し、回路基板（プリント基板）に転写、および実装する例を図７に示す。スパイラルインダクタは巻線コイルをイメージして、高インピーダンスの伝送線路をスパイラル状に巻いたものである。
なお、途中の工程までは実施の形態１と同一であるため、同じ箇所には同じ符号を用いる。
第１の基板３００上にスパッタ法でタングステン膜３０１ａ、酸化シリコン膜３０２を積層形成し、該酸化シリコン膜形成の際、アモルファス状態の酸化タングステン膜を形成する。次いで、ＰＣＶＤ法で下地絶縁膜となる酸化窒化シリコン膜（膜厚１００ｎｍ）（図示しない）を積層形成する。
次いで、伝送線路８０１を形成する。伝送線路８０１としては導電性材料である限り特に限定されない。ここでは、伝送線路を等間隔に約３回スパイラル状に巻いている。
次いで、層間絶縁膜、水素含有膜８０３、および引出電極８０２を形成する。（図７（Ａ））なお、上面図を図７（Ｆ）に示す。水素含有膜８０３としては水素を含む窒化珪素膜を用いる。
次いで、水またはアルコール類に可溶な接着材を全面に塗布、焼成する。この接着材の組成としては、例えば、エポキシ系、アクリレート系、シリコーン系等いかなるものでもよい。ここではスピンコートで水溶性樹脂（東亜合成製：ＶＬ−ＷＳＨＬ１０）からなる樹脂層（膜厚３０μｍ）８１０を塗布し、硬化させる。この水溶性樹脂膜は平坦化膜として機能し、後の基板貼り合わせの際、平坦化膜表面と基板面がほぼ平行になるように接着させることができる。この水溶性樹脂膜を用いない場合、圧着した時に電極やＴＦＴによる凸凹が生じる恐れがある。
次いで、接着層（両面テープ）８１１を用い、樹脂層８１０に第２の基板８１２を貼り付ける。（図７（Ｂ））なお、両面テープではなく、例えば紫外線照射によって剥離する接着材を用いてもよい。
次いで、金属膜３０１ａが設けられている第１の基板３００を物理的手段により引き剥がす。なお、水素含有膜８０３の成膜中または成膜後の処理で４００℃以上に加熱することによって、比較的小さな力（例えば、人間の手、ノズルから吹付けられるガスの風圧、超音波等）で引き剥がすことができる。こうして、酸化シリコン層３０２上に形成された被剥離層を第１の基板３００から分離することができる。剥離後の状態を図７（Ｃ）に示す。被剥離層に酸化タングステン膜が部分的に残るが透明であるため、除去しなくてもよいし、除去してもよい。
次いで、回路基板またはフィルム８１４を接着材８１３で接着する。（図７（Ｄ））なお、回路基板またはフィルムには端子や配線（図示しない）が形成されており、さまざまな回路やチップを実装できるようになっている。
次いで、両面テープ８１１から第２の基板８１２を分離させ、両面テープ８１１を剥がす。そして、水を用いて水溶性樹脂からなる樹脂層８１０を溶かして除去する。（図７（Ｅ））以上の工程でスパイラルインダクタを回路基板またはフィルム８１４に実装することができる。
本実施の形態により、プラスチックフィルムを支持体とするスパイラルインダクタを作製でき、配線を有するプラスチックフィルムに貼り合わせると熱膨張係数を合わせることができ、装置全体の反りを防ぐことができる。
また、複数のスパイラルインダクタを結合してもよい。
また、本実施の形態は実施の形態１乃至５と自由に組み合わせることが可能である。
（実施の形態７）
ここでは埋め込み配線を形成し、上記実施の形態２で得られた回路基板（プリント基板）に転写、および実装する例を図８に示す。絶縁層を形成し、該絶縁層に埋め込み配線（Cu、Au、Ag、Ni、クロム、パラジウム、ロジウム、錫、鉛またはこれらの合金など）を形成し、さらに該絶縁層の表面を平坦化した後、露出する部分に金属保護膜（Ti、TiN、Ta、TaNなど）を形成する。
まず、絶縁表面を有する基板９００上にスパッタ法で金属膜９０１ａ、ここではタングステン膜（膜厚１０ｎｍ〜２００ｎｍ、好ましくは５０ｎｍ〜７５ｎｍ）を形成し、さらに大気にふれることなく、酸化物膜９０２、ここでは酸化シリコン膜（膜厚１５０ｎｍ〜２００ｎｍ）を積層形成する。なお、積層形成の際、金属膜９０１ａと酸化シリコン膜９０２との間に非晶質（アモルファス状態とも呼ぶ）の酸化金属膜（酸化タングステン膜）９０１ｂが２ｎｍ〜５ｎｍ程度形成される。なお、後の工程で埋め込み配線を形成するため、絶縁表面を有する基板９００として表面が平坦な基板を用いることが好ましい。
次いで、ＰＣＶＤ法で下地絶縁膜となる酸化窒化シリコン膜（膜厚１００ｎｍ）（図示しない）を形成し、さらに大気にふれることなく、水素含有膜９０３として水素を含むアモルファスシリコン膜（膜厚５０ｎｍ）を積層形成する。
次いで、エッチングストッパー層９０５ａを形成する。エッチングストッパー層９０５ａとしては、Ｎｉ、Ｔｉ、Ｗ、ＷＳｉX、Ａｌ、Ｍｏ、Ｔａ、Ｃｒ、またはＭｏから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料を主成分とする膜またはそれらの積層膜を用いればよい。このエッチングストッパー層９０５ａは、後に行う電解メッキ処理のシード層（メッキ法での陰極）にもなる。また、エッチングストッパー層９０５ａ上にシード層を別途形成してもよい。次いで、エッチングストッパー層９０５ａを覆う珪素を主成分とする絶縁膜を形成する。
次いで、パターニングを行い、絶縁膜を選択的にエッチングして、エッチングストッパー層９０５ａに達する開口（溝）を形成する。次いで、第１のバリア層を形成した後、電解メッキ処理を行って開口（溝）に十分な厚みの低抵抗金属膜を形成する。電解メッキ処理は、メッキ法により形成しようとする金属イオンを含む水溶液中に直流電流を流し、陰極面に金属膜を形成する方法である。メッキされる金属としては、電気抵抗が低い材料、例えば銅、銀、金、クロム、鉄、ニッケル、白金、またはこれらの合金などを用いることができる。電解メッキ処理において形成される金属膜の膜厚は電流密度と時間とを制御することにより実施者が適宜設定することができる。銅の電気抵抗は非常に低いため、ここでは低抵抗金属膜として電解メッキが可能な銅（Ｃｕ）を用いる例を示す。また、第１のバリア層は、酸化珪素を主成分とする絶縁膜９０４中での拡散が速い銅の拡散防止層、即ちバリアメタルであり、比抵抗値が３００〜５００μΩｃｍ程度以下である金属材料（ＷＮX、ＴａＮX、ＴｉＳｉXＮY、ＷＳｉXＮY、ＴａＳｉXＮYなど）を用いることが好ましい。また、銅は、酸化珪素を主成分とする絶縁膜９０４との密着性が悪いため、密着性の良好な第１のバリア層を形成することは有用である。
次いで、化学機械研磨法（以下、ＣＭＰ法と呼ぶ）などで代表される平坦化処理を行うことによって、開口（溝）だけに銅と第１のバリア層を残し、不要な部分を除去して埋め込み型の配線（以下、埋め込み配線と呼ぶ）９０５ｂを形成する。なお、非晶質であるためＣＭＰなどを行っても酸化金属膜９０１ｂの界面における密着性が高く、剥離は生じない。
次いで、露出した銅の耐酸化性を高めるため、第２のバリア層を形成する。（図８（Ａ））また、第２のバリア層は、酸化珪素を主成分とする絶縁膜９０４中での拡散が速い銅の拡散防止層としても有用であり、窒化珪素膜、または金属材料（ＴｉＮ、ＮｂＮ、ＷＮX、ＴａＮX、ＴｉＳｉXＮY、ＷＳｉXＮY、ＴａＳｉXＮYなど）を用いることが好ましい。また、銅は、酸化珪素を主成分とする絶縁膜との密着性が悪いため、密着性の良好な第２のバリア層を形成することは有用である。
次いで、加熱処理を行い、後の剥離工程で被剥離層を第１の基板から剥離しやすくする。（図８（Ｂ））ここでの加熱処理は、金属酸化膜９０１ｂを結晶化させて結晶構造を有する金属酸化膜９０１ｃを形成するとともに水素含有膜９０３の膜中に含まれる水素を拡散するものである。なお、金属膜９０１ａとしてタングステン膜を用いた場合には４００℃、１時間以上の加熱処理を行えばよい。
また、金属膜９０１ａとして合金、例えばＷ−Ｍｏ合金を用い、その組成比を調節することによって剥がれやすさを変化させることもできる。また、イオン注入法やイオンドーピング法を用い、酸化金属膜に窒素を注入して剥がれにくくしたり、酸素を注入して剥がれやすくする処理などを行ってもよい。
次いで、埋め込み配線９０５ｂが設けられた第１の基板９００と、実施の形態２で得られる容量素子（コンデンサ４０４）とＴＦＴ４０３とが設けられた回路基板４１３とを接着層４１４で貼り合わせる。（図８（Ｃ））なお、実施の形態２と同一の部分には同じ符号を用いる。導電性微粒子９０６ａを含む接着材９０６ｂで貼り合わせることによって、埋め込み配線とコンデンサ４０４に接続している電極との導通と、埋め込み配線とＴＦＴ４０３に接続している電極との導通とを行う。
また、高誘電体薄膜４０４ｂを形成する場合、比較的高温の熱処理を行うため、配線としては高耐熱性の材料を用いることとなり、配線の抵抗値を下げることが困難である。引き回し配線部分として本実施の形態での埋め込み配線を貼り合わせることによって低抵抗な配線を備えた複合回路を提供することができる。
次いで、金属膜９０１ａが設けられている第１の基板９００を物理的手段により引き剥がす。比較的小さな力（例えば、人間の手、ノズルから吹付けられるガスの風圧、超音波等）で引き剥がすことができる。こうして、酸化シリコン層９０２上に形成された被剥離層を第１の基板９００から分離することができる。剥離後の状態を図８（Ｄ）に示す。なお、被剥離層に酸化タングステン膜が部分的に残るが透明であるため、除去しなくてもよいし、除去してもよい。
次いで、実施の形態２と同様に、引出電極と端子４１５とを接続するボンディングワイヤ４１６を形成する。また、引出電極と端子４１５とを半田付けや導電性接着材で接続してもよい。
以上の工程により、低抵抗な埋め込み配線を備え、且つ、容量素子とＴＦＴとを含む被剥離層を回路基板に重ねて実装することができる。また、埋め込み配線パターンを形成し、それに合わせて被剥離層を接続するように重ねることで回路基板への接続ポイントが減らせる。また、低抵抗な埋め込み配線を貼り付けることによって、複雑な引き回し配線を有する回路を単純化することができる。
ここでは引き回し配線として本発明の埋め込み配線を用いた例を図示したが特に限定されず、様々な配線、例えばソース配線、引き出し配線、電源供給線、容量配線などに用いて配線の低抵抗化を図ることができる。
また、本発明の埋め込み配線を用い、スパイラルインダクタやアンテナパターンやグラウンドパターンなどを作製することができる。
また、本実施の形態は実施の形態１乃至６と自由に組み合わせることが可能である。
（実施の形態８）
本発明は、半導体基板を用いることなく、上記実施の形態１乃至７のいずれか一を用いて様々な機能回路を形成し、回路基板１００に実装することができる。回路基板１００としてはセラミック基板（アルミナなど）や樹脂系基板（ＦＲ−４など）を用いればよい。
ここでは、携帯電話等の情報端末に搭載される高周波回路（フロントエンド部）とＣＰＵとを有するモジュールの斜視図を図９（Ａ）に示す。
アンテナスイッチ２個、ＬＰＦ２個、ダイプレクサ１個を集積することによってフロントエンド部を構成する。アンテナスイッチとしては２個のダイオードと２個のインダクタと５個のコンデンサとで構成する。また、ダイプレクサは、アンテナからの入り口に位置し、デュアルバンドの２つの周波数域を分離する３ポートのフィルタ素子である。ダイプレクサは、高周波側を通過させるＨＰＦと低周波側を通過させるＬＰＦから構成される。ダイプレクサのＬＰＦはＬ（インダクタ）２個、Ｃ（コンデンサ）３個により構成され、ダイプレクサのＨＰＦはＬ（インダクタ）１個、Ｃ（コンデンサ）３個により構成される。
例えば、実施の形態１で得られるコンデンサを第１の機能回路を有する層１０１として複数個実装し、実施の形態２で得られるＣＭＯＳ回路と、実施の形態３で形成されるメモリとを用いたＣＰＵを第２の機能回路を有する層１０２として実装し、実施の形態１および実施の形態２で得られるダイオードとインダクタとコンデンサとからなるアンテナスイッチを第３の機能回路を有する層１０３として実装し、アンテナパターンを第４の機能回路を有する層１０４として実装し、実施の形態１で得られるインダクタを第５の機能回路を有する層１０５として複数個実装し、実施の形態５で得られる抵抗を第６の機能回路を有する層１０６として複数個実装し、それぞれ適宜配線パターン１１４で接続を行い、素子同士を組み合わせることによってフロントエンド部とＣＰＵとを回路基板１００に形成する。ＣＰＵは装置全体をコントロールするものである。
このように様々な回路を集積化することでノイズを低減することができる。
また、半導体基板を用いることなく、各種フィルタ回路、音声や画像の処理回路、各種のインターフェース回路なども同様にして形成、実装することができる。
例えば、半導体基板１００に発振器としてのＴＦＴ、電圧可変とするためのバリキャップダイオード、およびそれらの周辺にコンデンサ、インダクタ、抵抗を適宜配置して発振条件を決定するＶＣＯ（電圧制御発振器）を形成することもできる。
また、ここでは高周波回路を例としたが、さらに集積化を行い、高周波回路に加え、フラッシュメモリ、太陽電池、センサ素子、発光素子なども同一回路基板に搭載可能である。
また、回路基板の上表面をモールド樹脂で覆ってもよいし、保護用のケースで覆ってもよい。さらに側面からリード（ピン）を設けてもよい。
ここでは回路基板に実装する例を示したが、特に限定されず、表示部や配線や回路が設けられたガラス基板やプラスチックフィルムなどにも実装することができる。
また、図９（Ｂ）は、図９（Ａ）中の点線Ａ−Ａ’で切断した断面図である。図９（Ｂ）において、第１の機能回路を有する層１０１は半田１０７で配線パターン１１４と電気的に接続、実装されている。また、第２の機能回路を有する層１０２は導電性微粒子を含む接着材１０８で固定され、第２の機能回路を有する層１０２に設けられた電極１０９は導電性微粒子で配線パターン１１４と接続されている。また、第３の機能回路を有する層１０３は、接着材１１１ａで固定され、ワイヤボンディング法によってワイヤ１１２で配線パターン１１４と接続されている。また、第４の機能回路を有する層１０４は、接着材１１１ｂで第３の機能回路を有する層１０３と固定され、ワイヤボンディング法によって形成されたワイヤ１１２で配線パターン１１４と接続されている。また、第５の機能回路を有する層１０５は転写バンプ法によって形成されたバンプ１１３で配線パターン１１４と接続されている。なお、配線パターン１１４は回路基板１００に設けられたスールホールを通じ、外部端子となるハンダボール１１５と接続している。ハンダボール１１５の形成方法としては、超音波ハンダバンプ形成方法、無電解メッキによるハンダバンプ形成方法、または転写法によるハンダバンプ形成方法などがある。
また、図９では様々な実装方法で実装した例を示したが、１つの実装方法に統一してもよいし、適宜選択すればよい。
（実施の形態９）
ここではスパイラルインダクタと、ＴＦＴとを積層する例を図１に示す。
まず、第１の基板１０上に下地絶縁膜１１を形成し、伝送線路１２を形成する。伝送線路１２としては導電性材料である限り特に限定されない。ここでは、伝送線路を等間隔に約３回スパイラル状に巻いている。第１の基板１０はガラス基板であってもよいし、プラスチック基板であってもよいし、セラミックス基板や石英基板であってもよい。
次いで、層間絶縁膜１３、および引出電極１４を形成する。（図１（Ａ））なお、上面図を図１（Ｂ）に示す。
次いで、ｎチャネル型ＴＦＴ１５ａ、ｐチャネル型ＴＦＴ１５ｂが設けられた第２の基板３０と導電性微粒子１６ａを含む接着材１６ｂで貼りあわせる。（図１（Ｃ））導電性微粒子１６ａにより引出電極１４と、ｎチャネル型ＴＦＴ１５ａ、またはｐチャネル型ＴＦＴ１５ｂとが接続される。なお、第１の基板３０上にスパッタ法でタングステン膜３１ａ、酸化シリコン膜３２を積層形成し、該酸化シリコン膜形成の際、アモルファス状態の酸化タングステン膜を形成し、４００℃以上の熱処理がＴＦＴ１５ａ、１５ｂの作製工程中に行われ、アモルファス状態の酸化金属膜を結晶化させ、結晶構造を有する酸化金属膜３１ｂが得られている。
次いで、金属膜３１ａが設けられている第１の基板３０を物理的手段により引き剥がす。比較的小さな力（例えば、人間の手、ノズルから吹付けられるガスの風圧、超音波等）で引き剥がすことができる。こうして、酸化シリコン層３２上に形成された被剥離層を第１の基板３０から分離することができる。剥離後の状態を図１（Ｄ）に示す。
次いで、表面に残っている酸化タングステンを除去した後、接着材１７で放熱板１８を貼り付ける。特に、ＣＭＯＳ回路を用いてＣＰＵ回路などの高集積回路を形成した場合、発熱しやすいため、素子の発熱を放熱させる放熱板を貼り付けることが有用である。なお、発熱が問題にならない集積回路の場合には特に放熱板を貼り付ける必要はない。
以上の工程でスパイラルインダクタとＣＭＯＳ回路とを積層し、且つ、接続することができる。ここではスパイラルインダクタとＣＭＯＳ回路とを積層した例を示したが、実施の形態１乃至７で得られる様々な素子や配線を含む被剥離層を２層、またはそれ以上の積層を行うことができ、さらには互いに電極の引出や、配線の引き回しを行うことができる。
また、本実施の形態は実施の形態１乃至８と自由に組み合わせることが可能である。
以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
本実施例では、ＧＰＳ機能を備えた携帯電話を一例として図１０に説明する。
図１０（Ａ）には、アンテナ、受信回路、送信回路、ＧＰＳなどの機能回路が設けられ、さらに着信履歴などを記憶するフラッシュメモリ、カメラコントローラ、表示パネルに接続されたコントローラ、ＲＡＭなどが設けられている。また、マイクからの信号を増幅するアンプ、スピーカーに音声出力する信号を増幅するアンプなどが設けられている。また、これらに接続するＣＰＵが設けられている。
本発明は、半導体基板を用いることなく、図１０（Ａ）中の点線で囲まれた部分の回路を作製し、回路基板に実装することができる。実施の形態１乃至７のいずれかに従って得られるコンデンサ、インダクタ、抵抗素子、ＳＡＷ素子などを適宜組み合わせてそれぞれの機能回路を作製すればよい。
また、ここでは図示しないが信号処理部（ＤＳＰ）が設けられている。
また、図１０（Ｂ）にはＧＰＳを構成する機能ブロックを示している。ＧＰＳ機能は、Ｓystem Ｃontrol、Ｍｅｍｏｒｙ ＩＦ（メモリーインターフェース）、ＰＭＵ（経路メモリユニット）、ＵＡＲＴ（受信部）、ＦＣＣ、ＤＳＰ ＩＦ Ｂuffer（ＤＳＰ（信号処理部）インターフェース バッファ）、ＲＦＣ ＩＦ（Radio Frequency Choke coil interface）、ＡＤＣ ＩＦ(Ａ−Ｄコンバータ インターフェース)、ＳＴＩ Logic（Set Interrupt Logic）などから構成されている。
なお、機能回路ブロックを並列に協調して動作させるグルーロジック（Ｇｌｕｅ Ｌｏｇｉｃ）でそれぞれ異なる上記機能ブロックを相互接続させてもよい。
また、これら点線で囲まれた部分の回路のうちいくつか、或いは全てを表示パネルの基板に実装することもできる。
また、ここでは携帯電話の例を示したが、本発明は、他の携帯情報端末、カード（テレフォンカードやＩＤカードや回路を有するカードや半導体素子を有するカード）、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、カーナビゲーションで代表されるナビゲーション装置、ＤＶＤプレーヤー、または電子遊技機器に実施可能であり、更なる軽量化、薄型化、低コスト化、実装面積削減が実現できる。
また、本実施例は実施の形態１乃至９と自由に組み合わせることが可能である。
図１３（Ａ）中、１００１は中央処理部（ＣＰＵとも呼ばれる）、１００２は制御部、１００３は演算部、１００４は記憶部（メモリーとも呼ばれる）、１００５は入力部、１００６は出力部（表示部など）である。
演算部１００３と制御部１００２とを合わせたものが、中央処理部１００１であり、演算部１００３は、加算、減算の算術演算やＡＮＤ、ＯＲ、ＮＯＴなどの論理演算を行う算術論理演算部（arithmetic logic unit，ＡＬＵ）、演算のデータや結果を一時格納する種々のレジスタ、入力される１の個数を数え上げるカウンタなどから成り立っている。演算部１００３を構成する回路、例えば、ＡＮＤ回路、ＯＲ回路、ＮＯＴ回路、バッファ回路、またはレジスタ回路などはＴＦＴで構成することができ、高い電界効果移動度を得るため、連続発振型のレーザー光を用いて結晶化を行った半導体膜をＴＦＴの活性層として作製すればよい。
まず、基板上にスパッタ法でタングステン膜と酸化シリコン膜を形成し、その上に下地絶縁膜（酸化珪素膜、窒化珪素膜、または酸化窒化珪素膜）を形成し、その上にアモルファスシリコン膜を形成する。なお、タングステン膜と酸化シリコン膜の界面に形成された酸化タングステン層を用いて後の工程で剥離を行う。
結晶化方法としては、アモルファスシリコン膜に触媒となる金属元素を添加した後、加熱してポリシリコン膜を得た後にパルス発振型のレーザー光を照射したポリシリコン膜を得る方法を用いてもよいし、アモルファスシリコン膜に連続発振型のレーザー光を照射してポリシリコン膜を得る方法を用いてもよいし、アモルファスシリコン膜を加熱してポリシリコン膜を得た後に連続発振型のレーザー光を照射してポリシリコン膜を得る方法を用いてもよいし、アモルファスシリコン膜に触媒となる金属元素を添加した後、加熱してポリシリコン膜を得た後に連続発振型のレーザー光を照射してポリシリコン膜を得る方法を用いてもよい。なお、連続発振型のレーザー光を用いる場合、演算部１００３、制御部１００２、または記憶部１００４を構成するＴＦＴのチャネル長方向とレーザービームの走査方向とを揃えることが好ましい。
また、制御部１００２は記憶部１００４に格納された命令を実行して、全体の動作を制御する役割を担っている。制御部１００２はプログラムカウンタ、命令レジスタ、制御信号生成部からなる。また、制御部１００２もＴＦＴで構成することができ、結晶化を行った半導体膜をＴＦＴの活性層として作製すればよい。
また、記憶部１００４は、計算を行うためのデータと命令を格納する場所であり、ＣＰＵで頻繁に実行されるデータやプログラムが格納されている。記憶部１００４は、主メモリ、アドレスレジスタ、データレジスタからなる。さらに主メモリに加えてキャッシュメモリを用いてもよい。これらのメモリは、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリなどで形成すればよい。また、記憶部１００４もＴＦＴで構成する場合には、結晶化を行った半導体膜をＴＦＴの活性層として作製することができる。
また、入力部１００５は外部からデータやプログラムを取り込む装置である。また、出力部１００６は結果を表示するための装置、代表的には表示装置である。
こうして得られたＣＰＵ（端子電極、引き出し配線を含む）を含む被剥離層を基板から剥離し、プラスチック基板に転写する。
また、ＣＰＵだけでなく、電流回路、表示部、および駆動回路部を含む様々な機能回路も一緒に作製することができ、例えば非接触型の薄膜集積回路を有するカード、身体装着型コンピュータなどを作製することができる。
図１３（Ｂ）は、非接触型の薄膜集積回路を有するカードの図である。
図１３（Ｂ）には、非接触型の薄膜集積回路の具体的な構成の上面図を示している。表示部と、アンテナ１０３１と、電流回路１０３２と、ＣＰＵ１０３３やメモリ１０３４等を含む集積回路部１０３５を有し、アンテナは電流回路を介してＩＣに接続されている。電流回路１０３２は、例えばダイオードと、容量とを有する構成であればよく、アンテナが受信する交流周波を直流に変換する機能を有する。また、アンテナ１０３１は、集積回路と同一工程で形成することもできる。
なお、非接触型のＩＣの特徴は、コイル状に巻かれたアンテナの電磁誘導作用（電磁誘導方式）、相互誘導作用（電磁結合方式）又は静電気による誘導作用（静電結合方式）により電力が供給される点である。このアンテナの巻き数を制御することにより、受信する周波数の高さを選ぶことができる。
周波数は、遠隔型ではマイクロ波、近傍型及び近接型では１３．５６ＭＨｚ、密着型では４．９１ＭＨｚが一般的に使用されているが、周波数を高め波長を短くすることによりアンテナの巻き数を小さくできる。
また非接触型薄膜集積回路は接触型薄膜集積回路と比較すると、リーダ／ライタに接触せず、非接触で電源供給及び情報通信を行うため、破損せず、高い耐久性を有し、静電気等によるエラーの心配がない。更にはリーダ／ライタ自体の構成は複雑にならならず、薄膜集積回路をリーダ／ライタにかざせばよいので、取り扱いが容易である。
非接触型の集積回路は、ＣＰＵと、メモリと、Ｉ／Ｏポートと、コプロセッサを有し、パスを介してデータ交換を行っている。更にＩＣはＲＦ（無線）インタフェースと、非接触インタフェースとを有している。そして、読み取り手段であるリーダ／ライタは、非接触インタフェースと、インタフェース回路とを有し、ＩＣをリーダ／ライタへかざし、各非接触インタフェース間で通信や電波により情報伝達・交換が行われる。そしてリーダ／ライタの、インタフェース回路によりホストコンピュータと情報伝達・交換をしている。もちろんホストコンピュータがリーダ／ライタ手段を有していても構わない。
図１３（Ｃ）は、図１３（Ｂ）に対応するプラスチックカードとした場合の外観図である。図１３（Ｃ）において、１０１０はプラスチックカード本体、１０１１は表示部、１０１２は記憶部、１０１３はＣＰＵである。認証カードとした場合には、軽量であり、フレキシブルなカードとすることができる。そして、認証カードが不用になった場合には簡単に切断、細分化することが可能であり、記憶部にある情報を完全に読み取り不能、または偽造複製防止することができる。
また、必要であれば表示部などを駆動させるバッテリー（シート状電池や太陽電池）も設けてもよい。シート状電池や太陽電池なども剥離、転写を用いて作りこむことができる。シート状電池は、シート上に正極活物質、固体電解質、負極活物質を層状に重ねた発電要素からなる固体発電セルを複数配置したものである。正極活物質、固体電解質、及び負極活物質としては、リチウムコバルト酸化物、リチウムニッケル酸化物、リチウムマンガン酸化物、リチウムバナジウム酸化物、リチウムチタン酸化物、金属リチウム、リチウム合金、二酸化マンガン、黒鉛やコークスなどの炭素系材料、五酸化ニオブ、リチウム遷移金属複合窒化物、ＰＥＯ（ポリエチレンオキシド）、リン酸リチウムなどを用いることができる。また、これらの材料にカーボン、アセチレンブラックなどの電子伝導材や高分子バインダーなどの添加材を混合して用いてもよい。
また、図１３（Ｄ）に示す装置は、液晶表示部を複数有する情報携帯端末の例である。
図１３（Ｄ）に示す装置は、折り曲げ可動部１０２３により折りたたむことができ、名刺サイズとすることができる。折りたたむことによって小型化するとともに複数の表示部を保護することができる。プラスチック１０２０が本体となっているため、軽量であり、左側表示部１０２１と右側表示部１０２２を有している。表示部とは裏側に撮像手段（ＣＣＤカメラなどの固体撮像素子）１０２４を設けてもよい。撮像手段１０２４で撮像したデータをカメラインターフェース部などを介して左側表示部１０２１または右側表示部１０２２に直接表示することができる。左側表示部１０２１と右側表示部１０２２は、タッチパネルとして使用者が様々な操作入力を行えるようにすることが好ましい。
また、プラスチック１０２０の本体には、表示部および本体の各部を統括的に制御するようになされたＣＰＵなどからなる主制御部や、記憶部、表示部駆動回路、電源回路部、操作入力制御部、変復調回路部、送受信回路部、アンテナなどを設ける。これらのうち、一部または全部を本発明によりプラスチック上に形成することもできる。
例えば、データ送信する場合には、操作キー（図示しない）、もしくはタッチパネル操作により入力されたテキストデータを操作入力制御部を介して主制御部に送出する。主制御部はテキストデータを変復調回路部でスペクトラム拡散処理し、送受信回路部でデジタルアナログ変換処理および周波数変換処理を施した後にアンテナを介して基地局へ送信する。また、データ受信する場合には、基地局からアンテナを介して受信した受信信号を変復調回路部でスペクトラム逆拡散処理して、元のテキストデータを復元した後、表示部駆動回路を介して表示部にデータとして表示する。
なお、図１３（Ｄ）に示す装置は、超小型コンピュータとして機能させてもよい。なお、図示しないが、プラスチック１０２０の本体にはバッテリー（シート状電池や太陽電池）も設ける。シート状電池や太陽電池なども剥離、転写を用いて作りこむことができる。また、プラスチック１０２０の本体にブルートゥース通信部を設けてもよい。
本発明により、様々な機能回路や素子が設けられたプラスチックシートを接続した集合体で電子機器の一部もしくは全部を作製することができ、情報端末機器のさらなる軽量化を実現する。
実施の形態９を示す図である。 実施の形態１を示す図である。 実施の形態２を示す図である。 実施の形態３を示す図である。 実施の形態４を示す図である。 実施の形態５を示す図である。 実施の形態６を示す図である。 実施の形態７を示す図である。 実施の形態８を示す図である。 実施例１を示す図である。 剥離前の断面ＴＥＭ写真を示す図。（実施の形態２） 剥離後の断面ＴＥＭ写真を示す図。（実施の形態２） 実施例２を示す図である。

Claims (16)

  1. 絶縁表面上にインダクタが形成された基板と、該インダクタに接続された薄膜トランジスタを有する層とが積層された複合集積回路を有する半導体装置。
  2. 絶縁表面上にコンデンサが形成された基板と、該コンデンサに接続された薄膜トランジスタを有する層とが積層された複合集積回路を有する半導体装置。
  3. 絶縁表面上にインダクタとコンデンサが形成された基板と、前記インダクタまたは前記コンデンサに接続された薄膜トランジスタが積層された複合集積回路を有する半導体装置。
  4. 絶縁表面上にインダクタとコンデンサと抵抗素子が形成された基板と、前記インダクタ、前記コンデンサ、または前記抵抗素子に接続された薄膜トランジスタが積層された複合集積回路を有する半導体装置。
  5. 請求項１乃至４のいずれか一において、前記インダクタは積層型インダクタであることを特徴とする半導体装置。
  6. 請求項１乃至４のいずれか一において、前記インダクタはスパイラル形状の伝送線路からなることを特徴とする半導体装置。
  7. 請求項１乃至４のいずれか一において、前記コンデンサは積層型コンデンサであることを特徴とする半導体装置。
  8. 絶縁表面上にＳＡＷ素子が形成された基板と、該ＳＡＷ素子に接続された薄膜トランジスタとが積層された複合集積回路を有する半導体装置。
  9. 請求項１乃至８のいずれか一において、前記基板は、セラミック基板、石英基板、ガラス基板、またはプラスチック基板であることを特徴とする半導体装置。
  10. 請求項１乃至９のいずれか一において、絶縁表面を有する基板上には、ＣＰＵ、メモリ素子、薄膜ダイオード、光電変換素子、または抵抗素子が設けられていることを特徴とする半導体装置。
  11. 請求項１乃至１０のいずれか一において、前記半導体装置は、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、カーナビゲーション、ＤＶＤプレーヤー、電子遊技機器、カード、または携帯情報端末であることを特徴とする半導体装置。
  12. 第１の基板上にインダクタ、コンデンサ、抵抗素子、ＳＡＷ素子、またはＴＦＴを含む被剥離層を形成する第１工程と、
    前記被剥離層上に溶媒に溶ける有機樹脂膜を塗布する第２工程と、
    前記有機樹脂膜に第２の基板を第１の両面テープで接着させ、前記被剥離層および有機樹脂膜を前記第１の基板と前記第２の基板とで挟む第３工程と、
    前記第１の基板と、前記被剥離層とを物理的手段で分離する第４工程と、
    前記被剥離層に第３の基板を接着材で接着させ、前記被剥離層を前記第２の基板と前記第３の基板とで挟む第５工程と、
    前記被剥離層および第１の両面テープと前記第２の基板とを分離する第６工程と、
    前記被剥離層と前記第１の両面テープとを分離する第７工程と、
    前記有機樹脂膜を溶媒で除去する第８工程と、
    前記第３の基板に設けられている電極と、前記被剥離層に設けられている電極とを接続する第１０工程と、を有することを特徴とする半導体装置の作製方法。
  13. 請求項１２において、前記第３の基板に設けられている電極と前記被剥離層に設けられている電極とを接続する方法は、はんだ付け法、導電性微粒子を含む接着材による方法、熱圧着法、ワイヤボンディング法、フリップチップ法であることを特徴とする半導体装置の作製方法。
  14. 第１の基板上に埋め込み配線を含む被剥離層を形成する第１工程と、
    第２の基板上にインダクタ、コンデンサ、抵抗素子、ＳＡＷ素子、またはＴＦＴと、これらの素子に接続する引出電極とを形成する第２工程と、
    前記被剥離層に前記第２の基板を接着材で接着させ、前記被剥離層を前記第１の基板と前記第２の基板とで挟む第３工程と、
    前記第１の基板と、前記被剥離層とを物理的手段で分離する第４工程と、を有することを特徴とする半導体装置の作製方法。
  15. 請求項１４において、前記埋め込み配線は、
    絶縁表面上に導電性を有するエッチングストッパー層を形成する第１の工程と、
    前記エッチングストッパー層を覆う第１の絶縁膜を形成する第２の工程と、
    前記第１の絶縁膜にエッチングを行い、前記エッチングストッパー層に達する開口を形成する第３の工程と、
    シードを形成してメッキを行い、前記開口を覆う埋め込み配線を形成する第４の工程と、
    平坦化処理を行う第５の工程と、により形成されることを特徴とする半導体装置の作製方法。
  16. 請求項１４または請求項１５において、前記埋め込み配線は、銅、銀、金、またはこれらの合金であることを特徴とする半導体装置の作製方法。
JP2003431911A 2002-12-27 2003-12-26 半導体装置の作製方法 Expired - Fee Related JP4671600B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003431911A JP4671600B2 (ja) 2002-12-27 2003-12-26 半導体装置の作製方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002380726 2002-12-27
JP2003431911A JP4671600B2 (ja) 2002-12-27 2003-12-26 半導体装置の作製方法

Publications (3)

Publication Number Publication Date
JP2004221570A true JP2004221570A (ja) 2004-08-05
JP2004221570A5 JP2004221570A5 (ja) 2007-02-15
JP4671600B2 JP4671600B2 (ja) 2011-04-20

Family

ID=32911287

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003431911A Expired - Fee Related JP4671600B2 (ja) 2002-12-27 2003-12-26 半導体装置の作製方法

Country Status (1)

Country Link
JP (1) JP4671600B2 (ja)

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006025594A1 (en) * 2004-09-03 2006-03-09 Semiconductor Energy Laboratory Co., Ltd. Health data collecting system and semiconductor device
JP2006093677A (ja) * 2004-08-23 2006-04-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2006121062A (ja) * 2004-09-24 2006-05-11 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法、半導体装置及び電子機器
JP2006121059A (ja) * 2004-09-24 2006-05-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2006165535A (ja) * 2004-11-11 2006-06-22 Semiconductor Energy Lab Co Ltd 半導体装置
JP2007059094A (ja) * 2005-08-22 2007-03-08 Kyocera Corp 有機ｅｌディスプレイ及び有機ｅｌディスプレイの製造方法
JP2007059880A (ja) * 2005-07-08 2007-03-08 Kovio Inc Ｒｆｉｄタグを製造する方法およびｒｆｉｄタグを用いて形成される機構
JP2008135639A (ja) * 2006-11-29 2008-06-12 Kyocera Corp 積層セラミック電子部品の製造方法及び製造装置
JP2009537980A (ja) * 2006-05-18 2009-10-29 エヌエックスピー ビー ヴィ 半導体装置におけるインダクタの品質係数を向上する方法
JP2010226127A (ja) * 2007-03-13 2010-10-07 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2011077535A (ja) * 2004-10-22 2011-04-14 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012182331A (ja) * 2011-03-01 2012-09-20 Taiyo Yuden Co Ltd 薄膜素子の転写方法及び回路基板
US8288773B2 (en) 2004-08-23 2012-10-16 Semiconductor Energy Laboratory Co., Ltd. Wireless chip and manufacturing method thereof
JP2012199561A (ja) * 2005-09-12 2012-10-18 Qualcomm Inc コンデンサ構造
US8304313B2 (en) 2004-08-23 2012-11-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its manufacturing method
JP2012235144A (ja) * 2004-11-11 2012-11-29 Semiconductor Energy Lab Co Ltd 半導体装置
JP2016042594A (ja) * 2005-03-28 2016-03-31 株式会社半導体エネルギー研究所 半導体装置
US9443888B2 (en) 2008-12-24 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device including transistor and resistor incorporating hydrogen in oxide semiconductor
US9536755B2 (en) 2004-06-02 2017-01-03 Semiconductor Energy Laboratory Co., Ltd. Laminating system

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0745786A (ja) * 1993-08-02 1995-02-14 Tdk Corp 複合集積回路部品
JPH1126733A (ja) * 1997-07-03 1999-01-29 Seiko Epson Corp 薄膜デバイスの転写方法、薄膜デバイス、薄膜集積回路装置，アクティブマトリクス基板、液晶表示装置および電子機器

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0745786A (ja) * 1993-08-02 1995-02-14 Tdk Corp 複合集積回路部品
JPH1126733A (ja) * 1997-07-03 1999-01-29 Seiko Epson Corp 薄膜デバイスの転写方法、薄膜デバイス、薄膜集積回路装置，アクティブマトリクス基板、液晶表示装置および電子機器

Cited By (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9536755B2 (en) 2004-06-02 2017-01-03 Semiconductor Energy Laboratory Co., Ltd. Laminating system
JP2006093677A (ja) * 2004-08-23 2006-04-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US8790994B2 (en) 2004-08-23 2014-07-29 Semiconductor Energy Laboratory Co., Ltd. Wireless chip and manufacturing method thereof
US8304313B2 (en) 2004-08-23 2012-11-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its manufacturing method
US8288773B2 (en) 2004-08-23 2012-10-16 Semiconductor Energy Laboratory Co., Ltd. Wireless chip and manufacturing method thereof
US9450290B2 (en) 2004-09-03 2016-09-20 Semiconductor Energy Laboratory Co., Ltd. Health data collecting system and semiconductor device
WO2006025594A1 (en) * 2004-09-03 2006-03-09 Semiconductor Energy Laboratory Co., Ltd. Health data collecting system and semiconductor device
US8547221B2 (en) 2004-09-03 2013-10-01 Semiconductor Energy Laboratory Co., Ltd. Health data collecting system and semiconductor device
US7768391B2 (en) 2004-09-03 2010-08-03 Semiconductor Energy Laboratory Co., Ltd. Health data collecting system and semiconductor device
JP2006121062A (ja) * 2004-09-24 2006-05-11 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法、半導体装置及び電子機器
JP2006121059A (ja) * 2004-09-24 2006-05-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011077535A (ja) * 2004-10-22 2011-04-14 Semiconductor Energy Lab Co Ltd 半導体装置
US8994086B2 (en) 2004-11-11 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Memory device made from stacked substrates bonded with a resin containing conductive particles
US9997568B2 (en) 2004-11-11 2018-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2006165535A (ja) * 2004-11-11 2006-06-22 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012235144A (ja) * 2004-11-11 2012-11-29 Semiconductor Energy Lab Co Ltd 半導体装置
US9362339B2 (en) 2004-11-11 2016-06-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor elements stacked and bonded with an anisotropic conductive adhesive
JP2016042594A (ja) * 2005-03-28 2016-03-31 株式会社半導体エネルギー研究所 半導体装置
US9786669B2 (en) 2005-03-28 2017-10-10 Semiconductor Energy Laboratory Co., Ltd. Memory device and manufacturing method the same
JP2007059880A (ja) * 2005-07-08 2007-03-08 Kovio Inc Ｒｆｉｄタグを製造する方法およびｒｆｉｄタグを用いて形成される機構
US9165238B2 (en) 2005-07-08 2015-10-20 Thin Film Electronics Asa Methods for manufacturing RFID tags and structures formed therefrom
JP2007059094A (ja) * 2005-08-22 2007-03-08 Kyocera Corp 有機ｅｌディスプレイ及び有機ｅｌディスプレイの製造方法
JP4619900B2 (ja) * 2005-08-22 2011-01-26 京セラ株式会社 有機ｅｌディスプレイ及び有機ｅｌディスプレイの製造方法
JP2012199561A (ja) * 2005-09-12 2012-10-18 Qualcomm Inc コンデンサ構造
JP2009537980A (ja) * 2006-05-18 2009-10-29 エヌエックスピー ビー ヴィ 半導体装置におけるインダクタの品質係数を向上する方法
JP2008135639A (ja) * 2006-11-29 2008-06-12 Kyocera Corp 積層セラミック電子部品の製造方法及び製造装置
US8552418B2 (en) 2007-03-13 2013-10-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2010226127A (ja) * 2007-03-13 2010-10-07 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US9443888B2 (en) 2008-12-24 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device including transistor and resistor incorporating hydrogen in oxide semiconductor
US9941310B2 (en) 2008-12-24 2018-04-10 Semiconductor Energy Laboratory Co., Ltd. Driver circuit with oxide semiconductor layers having varying hydrogen concentrations
JP2012182331A (ja) * 2011-03-01 2012-09-20 Taiyo Yuden Co Ltd 薄膜素子の転写方法及び回路基板

Also Published As

Publication number Publication date
JP4671600B2 (ja) 2011-04-20

Similar Documents

Publication Publication Date Title
US8441102B2 (en) Semiconductor device having a capacitor
JP4671600B2 (ja) 半導体装置の作製方法
US6710410B2 (en) Hybrid circuit and electronic device using same
US7714408B2 (en) Semiconductor device and manufacturing method thereof
JP4974541B2 (ja) 無線チップの作製方法
KR101158831B1 (ko) 반도체 칩 및 그 제조방법
US7948040B2 (en) Semiconductor device
KR101443176B1 (ko) 반도체 장치 및 그것의 제작 방법
JP2005277579A (ja) 高周波モジュールおよびそれを用いた通信機器
TW201110454A (en) Semiconductor device and method of forming directional RF coupler with IPD for additional RF signal processing
JP5296360B2 (ja) 半導体装置およびその作製方法
JP3868567B2 (ja) 複合化回路の作製方法
WO1996027905A1 (fr) Circuit amplificateur haute frequence
JP4884807B2 (ja) 無線チップの作製方法
JP4368840B2 (ja) 半導体装置、半導体装置を内蔵した電子装置及び半導体装置の作製方法
JP5089652B2 (ja) 複合化回路及び複合化回路を有する電子装置
JP2005277940A (ja) 高周波モジュールおよびそれを用いた通信機器
JP2006013614A (ja) 薄膜圧電共振装置
JPH10209466A (ja) 複合化回路及び複合化回路を内蔵した電子装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061225

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101116

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101118

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101214

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110111

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110118

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4671600

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140128

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees