JP4368840B2 - 半導体装置、半導体装置を内蔵した電子装置及び半導体装置の作製方法 - Google Patents
半導体装置、半導体装置を内蔵した電子装置及び半導体装置の作製方法 Download PDFInfo
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Description
絶縁表面上に薄膜トランジスタが形成された基板と、
前記薄膜トランジスタに接続され、前記基板を貫通して形成された端子と、
前記端子に接続された積層素子と、
を有することを特徴とする。
絶縁表面上に薄膜トランジスタが形成された第1の基板と、
積層素子が形成された第2の基板と、
が張り合わされた構造を有し、
前記第1の基板を貫通して形成された端子により前記薄膜トランジスタと前記積層素子とが接続されていることを特徴とする。
絶縁表面上に薄膜トランジスタが形成された第1の基板と、
受動素子が形成された第2の基板と、
が張り合わされた構造を有し、
前記第1の基板を貫通して形成された端子により前記薄膜トランジスタと前記受動素子とが接続されていることを特徴とする。
(1)基板の形状の選択性が高い。
(2)大面積化することができる。
(3)アクティブマトリクス型のディスプレイ等を同一基板上に集積化することができる。
(4)集積度を高めた場合における応力の発生の問題を緩和することができる。
図1(A)に示す状態が得られるまでの薄膜トランジスタの作製工程を以下に示す。
(1)基板の全てをセラミックス基板とする。
(2)TFT基板あるいはSAW素子が形成された基板をセラミックス基板とする。
という選択肢がある。
(1)チップコンデンサー
(2)圧電材料を利用した素子。(例えば電圧制御発振器(VCO))
(3)フェライトを利用した素子。
等の素子を配置することができる。
102 ソース領域
103 活性層
104 ドレイン領域
105 ドレイン領域
106 活性層
107 ソース領域
108 ゲイト絶縁膜
109 多孔質状の陽極酸化膜(酸化アルミニウム膜)
110 アルミニウムでなるゲイト電極
111 緻密な膜質を有する陽極酸化膜(酸化アルミニウム膜)
112 多孔質状の陽極酸化膜(酸化アルミニウム膜)
113 緻密な膜質を有する陽極酸化膜(酸化アルミニウム膜)
114 アルミニウムでなるゲイト電極
115 低濃度不純物領域
116 オフセットゲイト領域
117 チャンネル形成領域
118 オフセットゲイト領域
119 低濃度不純物領域
122 低濃度不純物領域
123 オフセットゲイト領域
124 チャネル形成領域
125 オフセットゲイト領域
126 低濃度不純物領域
128 窒化珪素膜
129 ポリイミド樹脂膜
130 ソース電極(ソース配線)
131 ドレイン電極(ドレイン配線)
132 ソース電極(ソース配線)
201 コンタクト用の開口
205 窒化アルミニウム膜
206 コンタクト用の電極
301 石英基板
302 誘電物
303 SAWフィルターを構成する電極
304 SAWフィルターを構成する電極
305 コンタクト用の電極
306 接着層
402 非晶質珪素膜
403 酸化珪素膜でなるマスク
404 開口
400 表面に接して保持されたニッケル元素
405 結晶成長方向
406 結晶性珪素膜
409 ゲイト絶縁膜
410 ゲイト電極の基となるアルミニウムパターン
411 ゲイト電極の基となるアルミニウムパターン
500 基板
501 誘電体
502 インダクタを構成する導電パターン
503 インダクタの他方の配線
504 インダクタの一方の配線
Claims (10)
- 絶縁性基板と、
前記絶縁性基板上に形成された薄膜トランジスタと、
前記薄膜トランジスタ上に形成された層間絶縁膜と、
コンタクト用の電極が形成された積層素子とを有し、
前記層間絶縁膜上に、前記薄膜トランジスタと接続する配線が設けられ、
前記絶縁性基板の裏面から前記絶縁性基板と前記層間絶縁膜とを貫通し、なおかつ前記配線と接続する端子が設けられ、
前記絶縁性基板の裏面側にて前記端子と前記コンタクト用の電極が電気的に接続されていることを特徴とする半導体装置。 - 請求項1において、
前記積層素子は、磁性材料または誘電体材料を利用した構成を有していることを特徴とする半導体装置。 - 請求項1において、
前記積層素子は、セラミックス材料を積層した磁性材料または誘電体材料でもって構成されていることを特徴とする半導体装置。 - 絶縁性基板と、
前記絶縁性基板上に形成された薄膜トランジスタと、
前記薄膜トランジスタ上に形成された層間絶縁膜と、
コンタクト用の電極が形成された受動素子とを有し、
前記層間絶縁膜上に、前記薄膜トランジスタと接続する配線が設けられ、
前記絶縁性基板の裏面から前記絶縁性基板と前記層間絶縁膜とを貫通し、なおかつ前記配線と接続する端子が設けられ、
前記絶縁性基板の裏面側にて前記端子と前記コンタクト用の電極が電気的に接続されていることを特徴とする半導体装置。 - 請求項1乃至請求項4のいずれか一項において、
前記絶縁性基板上には薄膜トランジスタからの熱を放熱させるための放熱膜が形成されていることを特徴とする半導体装置。 - 請求項1乃至請求項5のいずれか一項に記載の半導体装置を内蔵した電子装置。
- 絶縁性基板上に薄膜トランジスタを形成し、
前記薄膜トランジスタ上に層間絶縁膜を形成し、
前記層間絶縁膜に第1のコンタクトホールを形成し、
前記第1のコンタクトホールにおいて前記薄膜トランジスタと接続する配線を前記層間絶縁膜上に形成し、
前記絶縁性基板の裏面から前記絶縁性基板と前記層間絶縁膜とを貫通し、前記配線が露呈する第2のコンタクトホールを形成し、
前記第2のコンタクトホールにおいて前記配線と接続する端子を形成し、
コンタクト用の電極を有する積層素子を形成し、
前記絶縁性基板と前記積層素子とを前記絶縁性基板の裏面から接着することにより前記端子と前記コンタクト用の電極を電気的に接続することを特徴とする半導体装置の作製方法。 - 第1の絶縁性基板上に薄膜トランジスタを形成し、
前記薄膜トランジスタ上に層間絶縁膜を形成し、
前記層間絶縁膜に第1のコンタクトホールを形成し、
前記第1のコンタクトホールにおいて前記薄膜トランジスタと接続する配線を前記層間絶縁膜上に形成し、
前記第1の絶縁性基板の裏面から前記第1の絶縁性基板と前記層間絶縁膜とを貫通し、前記配線が露呈する第2のコンタクトホールを形成し、
前記第2のコンタクトホールにおいて前記配線と接続する端子を形成し、
第2の絶縁性基板上にコンタクト用の電極を有する積層素子を形成し、
前記第1の絶縁性基板と前記積層素子とを前記第1の絶縁性基板の裏面から接着することにより前記端子と前記コンタクト用の電極を電気的に接続することを特徴とする半導体装置の作製方法。 - 絶縁性基板上に薄膜トランジスタを形成し、
前記薄膜トランジスタ上に層間絶縁膜を形成し、
前記層間絶縁膜に第1のコンタクトホールを形成し、
前記第1のコンタクトホールにおいて前記薄膜トランジスタと接続する配線を前記層間絶縁膜上に形成し、
前記絶縁性基板の裏面から前記絶縁性基板と前記層間絶縁膜とを貫通し、前記配線が露呈する第2のコンタクトホールを形成し、
前記第2のコンタクトホールにおいて前記配線と接続する端子を形成し、
コンタクト用の電極を有する受動素子を形成し、
前記絶縁性基板と前記受動素子とを前記絶縁性基板の裏面から接着することにより前記端子と前記コンタクト用の電極を電気的に接続することを特徴とする半導体装置の作製方法。 - 第1の絶縁性基板上に薄膜トランジスタを形成し、
前記薄膜トランジスタ上に層間絶縁膜を形成し、
前記層間絶縁膜に第1のコンタクトホールを形成し、
前記第1のコンタクトホールにおいて前記薄膜トランジスタと接続する配線を前記層間絶縁膜上に形成し、
前記第1の絶縁性基板の裏面から前記第1の絶縁性基板と前記層間絶縁膜とを貫通し、前記配線が露呈する第2のコンタクトホールを形成し、
前記第2のコンタクトホールにおいて前記配線と接続する端子を形成し、
第2の絶縁性基板上にコンタクト用の電極を有する受動素子を形成し、
前記第1の絶縁性基板と前記受動素子とを前記第1の絶縁性基板の裏面から接着することにより前記端子と前記コンタクト用の電極を電気的に接続することを特徴とする半導体装置の作製方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005298617A JP4368840B2 (ja) | 2005-10-13 | 2005-10-13 | 半導体装置、半導体装置を内蔵した電子装置及び半導体装置の作製方法 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1980297A Division JP3868567B2 (ja) | 1997-01-18 | 1997-01-18 | 複合化回路の作製方法 |
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JP2006328999A Division JP2007073996A (ja) | 2006-12-06 | 2006-12-06 | 複合化回路及びその作製方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006128669A JP2006128669A (ja) | 2006-05-18 |
JP4368840B2 true JP4368840B2 (ja) | 2009-11-18 |
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JP (1) | JP4368840B2 (ja) |
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---|---|---|---|---|
US9058455B2 (en) | 2012-01-20 | 2015-06-16 | International Business Machines Corporation | Backside integration of RF filters for RF front end modules and design structure |
JP6128787B2 (ja) | 2012-09-28 | 2017-05-17 | キヤノン株式会社 | 半導体装置 |
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2005
- 2005-10-13 JP JP2005298617A patent/JP4368840B2/ja not_active Expired - Lifetime
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JP2006128669A (ja) | 2006-05-18 |
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