JP2004214638A5 - - Google Patents

Claims (21)

1. 半導体膜上に第１の導電膜と第２の導電膜とが積層したゲート電極を有し、前記半導体膜は前記ゲート電極と重なる低濃度不純物領域と、チャネル形成領域と、一対の不純物領域とを有するＴＥＧと、ＴＦＴとが同一基板上に設けられ、
   前記ＴＥＧは前記第１の導電膜の端と前記第２の導電膜の端との間に前記半導体膜の側端部が設けられるように形成される第１のＴＥＧを有する半導体装置に対し、
   前記第１のＴＥＧの低濃度不純物の抵抗を測定するステップを有し、
   前記抵抗から前記ＴＦＴにおける低濃度不純物領域の不純物濃度を算出することを特徴とする半導体装置の評価方法。
2. 請求項１において、前記第１のＴＥＧにおいて測定された各抵抗と、前記第１の導電膜又は前記第２の導電膜と、前記半導体膜との重ね合わせ位置との相関を求めることを特徴とする半導体装置の評価方法。
3. 半導体膜上に第１の導電膜と第２の導電膜とが積層したゲート電極を有し、前記半導体膜は前記ゲート電極と重なる低濃度不純物領域と、チャネル形成領域と、一対の不純物領域とを有するＴＥＧと、ＴＦＴとが同一基板上に設けられ、
   前記ＴＥＧは前記第１の導電膜の端と前記第２の導電膜の端との間に前記半導体膜の側端部が設けられるように形成される第１のＴＥＧと、
   前記第２の導電膜の端が前記半導体膜の側端部を越えて延在するように形成される第２のＴＥＧとを有する半導体装置に対し、
   前記第１のＴＥＧの低濃度不純物の抵抗を測定するステップと、
   前記第２のＴＥＧのチャネル形成領域の抵抗を測定するステップと、を有し、
   前記抵抗から前記ＴＦＴにおける低濃度不純物領域、前記チャネル形成領域の不純物濃度を算出することを特徴とする半導体装置の評価方法。
4. 請求項３において、前記第１のＴＥＧ及び前記第２のＴＥＧにおいて測定された各抵抗と、前記第１の導電膜又は前記第２の導電膜と、前記半導体膜との重ね合わせ位置との相関を求めることを特徴とする半導体装置の評価方法。
5. 半導体膜上に第１の導電膜と第２の導電膜とが積層したゲート電極を有し、前記半導体膜は前記ゲート電極と重なる低濃度不純物領域と、チャネル形成領域と、一対の不純物領域とを有するＴＥＧと、ＴＦＴとが同一基板上に設けられ、
   前記ＴＥＧは前記第１の導電膜の端と前記第２の導電膜の端との間に前記半導体膜の側端部が設けられるように形成される第１のＴＥＧと、
   前記第２の導電膜の端が前記半導体膜の側端部を越えて延在するように形成される第２のＴＥＧと、
   前記第１の導電膜の端が前記半導体膜の側端部を越えないように形成される第３のＴＥＧとを有する半導体装置に対し、
   前記第１のＴＥＧの低濃度不純物の抵抗を測定するステップと、
   前記第２のＴＥＧのチャネル形成領域の抵抗を測定するステップと、
   前記第３のＴＥＧの不純物領域の抵抗を測定するステップと、を有し、
   前記抵抗から前記ＴＦＴにおける低濃度不純物領域、前記チャネル形成領域及び前記不純物領域の不純物濃度を算出することを特徴とする半導体装置の評価方法。
6. 請求項５において、前記第１のＴＥＧ乃至第３のＴＥＧにおいて測定された各抵抗と、前記第１の導電膜又は前記第２の導電膜と、前記半導体膜との重ね合わせ位置との相関を求めることを特徴とする半導体装置の評価方法。
7. 請求項１乃至６のいずれか一において、前記第１の導電膜及び前記第２の導電膜の端はテーパーを有することを特徴とする半導体装置の評価方法。
8. 半導体膜上に第１の導電膜と第２の導電膜とが積層したゲート電極を有し、前記半導体膜は前記ゲート電極と重なる低濃度不純物領域と、チャネル形成領域と、一対の不純物領域とを有するＴＥＧと、ＴＦＴとが同一基板上に設けられ、
   前記ＴＥＧは前記第１の導電膜の端と前記第２の導電膜の端との間に前記半導体膜の側端部が設けられるように形成される第１のＴＥＧを有することを特徴とする素子基板。
9. 半導体膜上に第１の導電膜と第２の導電膜とが積層したゲート電極を有し、前記半導体膜は前記ゲート電極と重なる低濃度不純物領域と、チャネル形成領域と、一対の不純物領域とを有するＴＥＧと、ＴＦＴとが同一基板上に設けられ、
   前記ＴＥＧは前記第１の導電膜の端と前記第２の導電膜の端との間に前記半導体膜の側端部が設けられるように形成される第１のＴＥＧと、
   前記第２の導電膜の端が前記半導体膜の側端部を越えて延在するように形成される第２のＴＥＧとを有することを特徴とする素子基板。
10. 半導体膜上に第１の導電膜と第２の導電膜とが積層したゲート電極を有し、前記半導体膜は前記ゲート電極と重なる低濃度不純物領域と、チャネル形成領域と、一対の不純物領域とを有するＴＥＧと、ＴＦＴとが同一基板上に設けられ、
    前記ＴＥＧは前記第１の導電膜の端と前記第２の導電膜の端との間に前記半導体膜の側端部が設けられるように形成される第１のＴＥＧと、
    前記第２の導電膜の端が前記半導体膜の側端部を越えて延在するように形成される第２のＴＥＧと、
    前記第１の導電膜の端が前記半導体膜の側端部を越えないように形成される第３のＴＥＧとを有することを特徴とする素子基板。
11. 請求項８乃至１０のいずれか一において、前記第１の導電膜及び前記第２の導電膜の端はテーパーを有し、前記低濃度不純物領域は前記テーパーと重なることを特徴とする素子基板。
12. 請求項８乃至１１のいずれか一において、前記第１の導電膜はＴａＮ膜であり、前記第２の導電膜はＷ膜であることを特徴とする素子基板。
13. 請求項８乃至１２のいずれか一において、前記第１乃至第３のＴＥＧは、それぞれ複数設けられていることを特徴とする素子基板。
14. 絶縁基板上に形成された不純物領域を有する半導体膜と、前記半導体膜上にマスクを用いて形成されたゲート電極と、を有するＴＥＧと、ＴＦＴとが同一基板上に設けられ、
    前記ＴＥＧは前記第１の導電膜の端と前記第２の導電膜の端との間に前記半導体膜の側端部が設けられるように形成される第１のＴＥＧとを有する半導体装置の作製方法において、
    前記ＴＦＴの活性化工程前後において、前記第１のＴＥＧ乃至前記第３のＴＥＧのマスクのアライメントずれを求め、
    前記求められたマスクのアライメントずれから前記基板の収縮又は膨張を求めることを特徴とする半導体装置の作製方法。
15. 絶縁基板上に形成された不純物領域を有する半導体膜と、前記半導体膜上にマスクを用いて形成されたゲート電極と、を有するＴＥＧと、ＴＦＴとが同一基板上に設けられ、
    前記ＴＥＧは前記第１の導電膜の端と前記第２の導電膜の端との間に前記半導体膜の側端部が設けられるように形成される第１のＴＥＧと、
    前記第２の導電膜の端が前記半導体膜の側端部を越えて延在するように形成される第２のＴＥＧとを有する半導体装置の作製方法において、
    前記ＴＦＴの活性化工程前後において、前記第１のＴＥＧ乃至前記第３のＴＥＧのマスクのアライメントずれを求め、
    前記求められたマスクのアライメントずれから前記基板の収縮又は膨張を求めることを特徴とする半導体装置の作製方法。
16. 絶縁基板上に形成された不純物領域を有する半導体膜と、前記半導体膜上にマスクを用いて形成されたゲート電極と、を有するＴＥＧと、ＴＦＴとが同一基板上に設けられ、
    前記ＴＥＧは前記第１の導電膜の端と前記第２の導電膜の端との間に前記半導体膜の側端部が設けられるように形成される第１のＴＥＧと、
    前記第２の導電膜の端が前記半導体膜の側端部を越えて延在するように形成される第２のＴＥＧと、
    前記第１の導電膜の端が前記半導体膜の側端部を越えないように形成される第３のＴＥＧとを有する半導体装置の作製方法において、
    前記ＴＦＴの活性化工程前後において、前記第１のＴＥＧ乃至前記第３のＴＥＧのマスクのアライメントずれを求め、
    前記求められたマスクのアライメントずれから前記基板の収縮又は膨張を求めることを特徴とする半導体装置の作製方法。
17. 請求項１４乃至１６のいずれか一において、前記半導体膜は低濃度不純物領域を有することを特徴とする半導体装置の作製方法。
18. ＴＥＧと同一基板上に設けられたＴＦＴの不純物添加量を制御するコンピュータを、
    前記ＴＥＧの抵抗分布を求める演算手段、
    ＴＦＴの作製条件又はデバイスの設計条件を記憶させる手段、
    前記記憶させる手段に基づいて不純物の添加量を判断させる手段、
    前記判断させる手段から得られた添加量をドーピング装置へ設定する手段、として機能させるためのドーズ量制御プログラム。
19. ＴＥＧと同一基板に設けられ、マスクを用いて形成されるゲート電極を有するＴＦＴの不純物添加量を制御するコンピュータを、
    前記マスクのアライメントずれを演算させ、ＴＥＧの抵抗分布を求める演算手段、
    ＴＦＴの作製条件又はデバイスの設計条件を記憶させる手段、
    前記記憶させる手段に基づいて不純物の添加量を判断させる手段、
    前記判断させる手段から得られた添加量をドーピング装置へ設定する手段、として機能させるためのドーズ量制御プログラム。
20. ＴＥＧと同一基板上に設けられたＴＦＴの不純物添加量を制御するコンピュータを、
    前記ＴＥＧの抵抗分布を求める演算手段、
    ＴＦＴの作製条件又はデバイスの設計条件を記憶させる手段、
    前記記憶させる手段に基づいて不純物の添加量を判断させる手段、
    前記判断させる手段から得られた添加量をドーピング装置へ設定する手段、として機能させるためのドーズ量制御プログラムを記録したコンピュータ読み取り可能な記録媒体。
21. ＴＥＧと同一基板に設けられ、マスクを用いて形成されるゲート電極を有するＴＦＴの不純物添加量を制御するコンピュータを、
    前記マスクのアライメントずれを演算させ、ＴＥＧの抵抗分布を求める演算手段、
    ＴＦＴの作製条件又はデバイスの設計条件を記憶させる手段、
    前記記憶させる手段に基づいて不純物の添加量を判断させる手段、
    前記判断させる手段から得られた添加量をドーピング装置へ設定する手段、として機能させるためのドーズ量制御プログラムを記録したコンピュータ読み取り可能な記録媒体。