JP2004126731A - Ｃｐｕの異常動作監視回路 - Google Patents
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Abstract
【課題】ＣＰＵが、誤動作により複数回の応答信号を出力する場合であっても、正常／異常を切り分けた動作判定を可能とする監視回路の提供を目的とする。
【解決手段】インターバルタイマ１は、一定間隔でタイマ要求信号を出力し、カウンタ３及び４は、該要求信号をトリガとして計数を開始し、ＣＰＵ内のソフトウェア２は正常動作であれば要求信号に基づきＳＴＯＰ信号を出力する。カウンタ４は、計数開始後、ＳＴＯＰ信号を受信するまで計数を継続しｍ回以上の値のときにＣＰＵ異常として判定回路５に出力する。一方、カウンタ３は、計数開始後におけるＳＴＯＰ信号を計数し２回以上のときにＣＰＵ異常として出力する。判定回路では、双方のカウンタの出力が正常のときにＣＰＵ正常とし判定し、いずれかが異常出力のときはＣＰＵ異常と判定する。
【選択図】 図３
【解決手段】インターバルタイマ１は、一定間隔でタイマ要求信号を出力し、カウンタ３及び４は、該要求信号をトリガとして計数を開始し、ＣＰＵ内のソフトウェア２は正常動作であれば要求信号に基づきＳＴＯＰ信号を出力する。カウンタ４は、計数開始後、ＳＴＯＰ信号を受信するまで計数を継続しｍ回以上の値のときにＣＰＵ異常として判定回路５に出力する。一方、カウンタ３は、計数開始後におけるＳＴＯＰ信号を計数し２回以上のときにＣＰＵ異常として出力する。判定回路では、双方のカウンタの出力が正常のときにＣＰＵ正常とし判定し、いずれかが異常出力のときはＣＰＵ異常と判定する。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、ＣＰＵの動作異常を検出するためのＣＰＵ異常検出回路に関する。
【０００２】
【従来の技術】
従来のＣＰＵ異常検出回路として特開平１１−２４２６１７号公報の技術が知られている。
【０００３】
このＣＰＵ異常検出回路は、一定間隔で割り込み信号を発生するインターバルタイマと、前記インターバルタイマから出力された割り込み信号により割り込みを発生させ、該割り込みに対する応答サイクルを外部に通知するＣＰＵと、前記ＣＰＵの割り込み応答サイクルを検出して検出信号を出力する割り込み応答サイクル検出器と、前記インターバルタイマから出力された割り込み信号を入力するとカウントを開始し、前記検出信号を入力すると該カウントを停止し、カウント値が予め定められた規定値を超えた場合に前記ＣＰＵが正常に動作していないことを示すための異常検出信号出力するカウンタとから構成されている。
【０００４】
次に、このＣＰＵ異常検出回路の動作について、図２を参照して説明する。インターバルタイマは、一定間隔で割込信号を出力する事によりＣＰＵへ割込をかけている。また、割込信号が出力されたことによりカウンタではカウントが開始される。
【０００５】
そして、ＣＰＵが正常に動作している場合には、ＣＰＵは割込信号によって発生した割込に対する割込応答サイクルを出力するため、割込応答サイクル検出器は、この割込応答サイクルを検出してカウンタに検出信号を出力する。そのため、カウンタではカウントを停止するので異常検出信号は出力されない。
【０００６】
そして、ＣＰＵに何らかの異常が発生しインターバルタイマ割込への応答ができない場合には割込応答サイクル検出器は検出信号を出力しないため、カウンタのカウント値は一定の値を超えてしまい、ＣＰＵの異常を通知するための異常検出信号が出力される。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来では、図１に示すように、ＣＰＵまたは割り込み応答サイクル検出器が誤動作することで予め定められた規定値（時間）内に複数回のカウンタ停止制御が発生した場合、カウンタは予め定められた規定値を超ることが無くなり、ＣＰＵの異常が検出できなくなる問題を有する。
【０００８】
図４には時間的な要因を含めた従来技術の問題点のフローを示す。ここではカウンタが予め定められた規定値（時間）をカウントする前に複数回のＳＴＯＰ制御が行われた場合、正常なＳＴＯＰ制御と誤認識してしまう事を示している。
【０００９】
そこで、発明の目的は、Ｓ／Ｗの誤動作によりカウンタが予め定められた規定値（時間）をカウントする前に複数回のＳＴＯＰ制御が行われた場合であっても、ＣＰＵの異常を正確に監視することができるＣＰＵ異常検出回路の提供にある。
【００１０】
【課題を解決するための手段】
請求項１記載の発明によれば、一定間隔でタイマカウンタ要求信号を発生するインターバルタイマと、前記インターバルタイマから出力されたタイマカウンタ要求信号によりタイマカウンタＳＴＯＰ信号を出力するＣＰＵと、前記インターバルタイマから出力された要求信号を入力するとカウントを開始し、前記ＣＰＵからのタイマカウンタＳＴＯＰ信号により該カウントを停止し、カウント値が予め定められた規定値を超えた場合にＣＰＵの異常動作を示す異常検出信号を出力する第１のカウンタと、前記インターバルタイマから出力された要求信号を入力するとカウントを開始し、前記ＣＰＵからのタイマカウンタＳＴＯＰ信号の数をカウントし、カウント値が２以上の場合にＣＰＵの異常動作を示す異常検出信号を出力する第２のカウンタと、前記２個のカウンタからの出力がともに正常である場合にＣＰＵ正常と判定し、また前記２個のカウンタからの出力の何れか一方が異常検出信号を出力した場合にＣＰＵ異常と判定する異常判定回路と、を備えることを特徴とするＣＰＵ異常検出回路を得ることができる。
【００１１】
前記判定回路は、前記２個のカウンタ出力を入力とする論理和回路で構成してもよい。
【００１２】
【発明の実施の形態】
以下、図面を参照して、この発明の好適な実施の形態を例示的に説明する。ただし、この実施の形態に記載されている構成部品の寸法、材質、その相対配置などは、特に特定的な記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではない。
【００１３】
図３に、本発明の一実施の形態に係るＣＰＵ異常検出回路のブロック図を示し、動作フローを兼ねる。このＣＰＵ異常検出回路は、インターバルタイマ１と、ＣＰＵの内部ソフトウェアを示すＳ／Ｗ２と、２つのカウンタ３および４と、異常判定回路５とから構成される。
【００１４】
インターバルタイマ１は、Ｓ／Ｗ２に対し周期ｎ（ｎ：任意の整数値、但しｎ＞ｍ）ごとにタイマカウンタＳＴＯＰ要求信号１ａを発生し、ストップ制御の要求を行う。またインターバルタイマ１は、タイマカウンタ４とＳＴＯＰカウンタ３にタイマカウンストップ要求信号１ａを発生し各カウンタのＳＴＡＲＴ制御を行う。
【００１５】
Ｓ／Ｗ２は、インターバルタイマ１からのタイマカウンタストップ要求信号１ａを受け、正常に動作している場合は、タイマカウンタ４とＳＴＯＰカウンタ３に対しＳＴＯＰ制御を行う。
【００１６】
タイマカウンタ４は、インターバルタイマ１からのタイマカウンタＳＴＯＰ要求信号１ａを受け、内部カウンタをスタートさせる。内部カウンタのカウント値がｍ以上となった場合に「Ｓ／Ｗ異常」を通知する。Ｓ／Ｗ２からＳＴＯＰ制御を受けた場合は、内部カウンタが停止しカウンタ値がｍより小さい場合は「Ｓ／Ｗ正常」を通知する。
【００１７】
ＳＴＯＰカウンタ３は、タイマカウンタＳＴＯＰ要求信号１ａの回数をカウントし、カウント値が２以上となった場合に「Ｓ／Ｗ異常」を通知する。Ｓ／Ｗ２からＳＴＯＰ制御を受けた場合は、内部カウンタをクリアし、「Ｓ／Ｗ正常」を通知する。
【００１８】
上記２個のカウンタから通知された判定結果がもとに、共に「Ｓ／Ｗ正常」の場合にはＣＰＵに対して「Ｓ／Ｗ正常」を、どちらか一方でも異常の場合は「Ｓ／Ｗ異常」を通知する。
【００１９】
次に、本発明について具体的な実施例を用いて説明する。図６にその回路構成を示す。
【００２０】
インターバルタイマ１は、ＣＰＵＣＬＫ１０−３で動作するカウンタ１−１とカウント値ｎで「Ｌ」を出力するＤＥＣ回路１−２で構成される。このカウンタは自走で動作しているためｎ周期ごとにタイマカウンタＳＴＯＰ要求信号１ａを出力する。
【００２１】
タイマカウンタ４は、ＣＰＵＣＬＫ１０−３で動作するカウンタ４−１とカウント値ｍで「Ｌ」を出力するＤＥＣ回路４−２で構成される。このカウンタ４−１は、インターバルタイマ１から出力されたタイマカウンタＳＴＯＰ要求信号１ａでカウント動作を開始する。カウント値がｍになるとＤＥＣ回路４−２から「Ｌ」パルスを出力しカウンタ４−１を停止させる。このとき「Ｌ」パルスを出力することにより「Ｓ／Ｗ異常」を外部に通知する。また、タイマカウンタＳＴＯＰ信号２ａがカウント値ｍとなる前に入力された場合、カウンタ４−１が停止し「Ｓ／Ｗ正常」を外部に通知する。
【００２２】
ＳＴＯＰカウンタ３は、タイマカウンタＳＴＯＰ信号２ａをクロックとして動作するカウンタ３−１とカウント値２で「Ｌ」を出力するＤＥＣ回路３−２で構成される。タイマカウンタＳＴＯＰ信号２ａが２回以上入力された場合、「Ｓ／Ｗ異常」を外部に通知する。
【００２３】
引伸し回路６はタイマカウンタＳＴＯＰ信号２ａが１回でも入力したら「Ｌ」パルスを出力しタイマカウンタ４の動作を停止させる。
【００２４】
図７に、以上説明した動作フローをしめす。最初に、異常時におけるＳ／Ｗ２の動作について説明する。タイマカウンタ４のカウント値がｍとなる前にタイマカウンタＳＴＯＰ信号２ａが入力されない場合、カウント値がｍとなった時点で判定信号５ａ「Ｌ」を出力しＳ／Ｗ２の異常を通知する。Ｓ／Ｗ２が正常動作している場合には、タイマカウンタ４のカウント値がｍとなる前にタイマカウンタＳＴＯＰ信号２ａが入力されると、タイマカウンタが停止し（時間：Ｔ４）、判定信号５ａ「Ｈ」を出力し「Ｓ／Ｗ正常」を通知する。
【００２５】
次に、タイマカウンタＳＴＯＰ信号２ａが２回以上入力した場合の動作について図８のタイムチャートを用いて説明する。
【００２６】
タイマカウンタ４のカウント値がｍとなる前にタイマカウンタＳＴＯＰ信号２ａが２回以上入力した場合、ＳＴＯＰカウンタ３がこれを監視し判定信号５ａ「Ｌ」を出力することで「Ｓ／Ｗ異常」を通知する。
【００２７】
【発明の効果】
インターバルタイマを使用したＣＰＵ監視において、Ｓ／Ｗの誤動作によりカウンタが予め定められた規定値をカウントする前に複数回のＳＴＯＰ制御が行われた場合、これを不正なＳＴＯＰ制御と認識することでＣＰＵの監視精度が向上する。
【図面の簡単な説明】
【図１】従来のＣＰＵ異常動作監視回路の問題を指摘するフロー説明図である。
【図２】従来のＣＰＵ異常動作監視回路の動作を説明するフロー図である。
【図３】本発明の一実施の形態に係るＣＰＵ異常動作監視回路のブロックを示す図である。
【図４】従来のＣＰＵ異常動作監視回路の問題を示すシーケンス図である。
【図５】本発明の効果を示すシーケンス図である。
【図６】本発明の実施例を示す回路構成図である。
【図７】本発明の実施例の動作を示すタイムチャートである。
【図８】タイマカウンタＳＴＯＰ信号が２回以上出力された場合の異常検出動作を示すタイムチャートである。
【符号の説明】
１ インターバルタイマ
１−１ カウンタ部
１−２ デコーダ（ＤＥＣ）
１ａ タイマカウンタＳＴＯＰ要求信号
２ Ｓ／Ｗ
３ ＳＴＯＰカウンタ
３−１ カウンタ部
３−２ デコーダ（ＤＥＣ）
３ａ、４ａ カウント値
４ タイマカウンタ
４−１ カウンタ部
４−２ デコーダ（ＤＥＣ）
５ 異常判定回路
５−１ ＡＮＤ処理
５ａ 判定信号
【発明の属する技術分野】
本発明は、ＣＰＵの動作異常を検出するためのＣＰＵ異常検出回路に関する。
【０００２】
【従来の技術】
従来のＣＰＵ異常検出回路として特開平１１−２４２６１７号公報の技術が知られている。
【０００３】
このＣＰＵ異常検出回路は、一定間隔で割り込み信号を発生するインターバルタイマと、前記インターバルタイマから出力された割り込み信号により割り込みを発生させ、該割り込みに対する応答サイクルを外部に通知するＣＰＵと、前記ＣＰＵの割り込み応答サイクルを検出して検出信号を出力する割り込み応答サイクル検出器と、前記インターバルタイマから出力された割り込み信号を入力するとカウントを開始し、前記検出信号を入力すると該カウントを停止し、カウント値が予め定められた規定値を超えた場合に前記ＣＰＵが正常に動作していないことを示すための異常検出信号出力するカウンタとから構成されている。
【０００４】
次に、このＣＰＵ異常検出回路の動作について、図２を参照して説明する。インターバルタイマは、一定間隔で割込信号を出力する事によりＣＰＵへ割込をかけている。また、割込信号が出力されたことによりカウンタではカウントが開始される。
【０００５】
そして、ＣＰＵが正常に動作している場合には、ＣＰＵは割込信号によって発生した割込に対する割込応答サイクルを出力するため、割込応答サイクル検出器は、この割込応答サイクルを検出してカウンタに検出信号を出力する。そのため、カウンタではカウントを停止するので異常検出信号は出力されない。
【０００６】
そして、ＣＰＵに何らかの異常が発生しインターバルタイマ割込への応答ができない場合には割込応答サイクル検出器は検出信号を出力しないため、カウンタのカウント値は一定の値を超えてしまい、ＣＰＵの異常を通知するための異常検出信号が出力される。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来では、図１に示すように、ＣＰＵまたは割り込み応答サイクル検出器が誤動作することで予め定められた規定値（時間）内に複数回のカウンタ停止制御が発生した場合、カウンタは予め定められた規定値を超ることが無くなり、ＣＰＵの異常が検出できなくなる問題を有する。
【０００８】
図４には時間的な要因を含めた従来技術の問題点のフローを示す。ここではカウンタが予め定められた規定値（時間）をカウントする前に複数回のＳＴＯＰ制御が行われた場合、正常なＳＴＯＰ制御と誤認識してしまう事を示している。
【０００９】
そこで、発明の目的は、Ｓ／Ｗの誤動作によりカウンタが予め定められた規定値（時間）をカウントする前に複数回のＳＴＯＰ制御が行われた場合であっても、ＣＰＵの異常を正確に監視することができるＣＰＵ異常検出回路の提供にある。
【００１０】
【課題を解決するための手段】
請求項１記載の発明によれば、一定間隔でタイマカウンタ要求信号を発生するインターバルタイマと、前記インターバルタイマから出力されたタイマカウンタ要求信号によりタイマカウンタＳＴＯＰ信号を出力するＣＰＵと、前記インターバルタイマから出力された要求信号を入力するとカウントを開始し、前記ＣＰＵからのタイマカウンタＳＴＯＰ信号により該カウントを停止し、カウント値が予め定められた規定値を超えた場合にＣＰＵの異常動作を示す異常検出信号を出力する第１のカウンタと、前記インターバルタイマから出力された要求信号を入力するとカウントを開始し、前記ＣＰＵからのタイマカウンタＳＴＯＰ信号の数をカウントし、カウント値が２以上の場合にＣＰＵの異常動作を示す異常検出信号を出力する第２のカウンタと、前記２個のカウンタからの出力がともに正常である場合にＣＰＵ正常と判定し、また前記２個のカウンタからの出力の何れか一方が異常検出信号を出力した場合にＣＰＵ異常と判定する異常判定回路と、を備えることを特徴とするＣＰＵ異常検出回路を得ることができる。
【００１１】
前記判定回路は、前記２個のカウンタ出力を入力とする論理和回路で構成してもよい。
【００１２】
【発明の実施の形態】
以下、図面を参照して、この発明の好適な実施の形態を例示的に説明する。ただし、この実施の形態に記載されている構成部品の寸法、材質、その相対配置などは、特に特定的な記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではない。
【００１３】
図３に、本発明の一実施の形態に係るＣＰＵ異常検出回路のブロック図を示し、動作フローを兼ねる。このＣＰＵ異常検出回路は、インターバルタイマ１と、ＣＰＵの内部ソフトウェアを示すＳ／Ｗ２と、２つのカウンタ３および４と、異常判定回路５とから構成される。
【００１４】
インターバルタイマ１は、Ｓ／Ｗ２に対し周期ｎ（ｎ：任意の整数値、但しｎ＞ｍ）ごとにタイマカウンタＳＴＯＰ要求信号１ａを発生し、ストップ制御の要求を行う。またインターバルタイマ１は、タイマカウンタ４とＳＴＯＰカウンタ３にタイマカウンストップ要求信号１ａを発生し各カウンタのＳＴＡＲＴ制御を行う。
【００１５】
Ｓ／Ｗ２は、インターバルタイマ１からのタイマカウンタストップ要求信号１ａを受け、正常に動作している場合は、タイマカウンタ４とＳＴＯＰカウンタ３に対しＳＴＯＰ制御を行う。
【００１６】
タイマカウンタ４は、インターバルタイマ１からのタイマカウンタＳＴＯＰ要求信号１ａを受け、内部カウンタをスタートさせる。内部カウンタのカウント値がｍ以上となった場合に「Ｓ／Ｗ異常」を通知する。Ｓ／Ｗ２からＳＴＯＰ制御を受けた場合は、内部カウンタが停止しカウンタ値がｍより小さい場合は「Ｓ／Ｗ正常」を通知する。
【００１７】
ＳＴＯＰカウンタ３は、タイマカウンタＳＴＯＰ要求信号１ａの回数をカウントし、カウント値が２以上となった場合に「Ｓ／Ｗ異常」を通知する。Ｓ／Ｗ２からＳＴＯＰ制御を受けた場合は、内部カウンタをクリアし、「Ｓ／Ｗ正常」を通知する。
【００１８】
上記２個のカウンタから通知された判定結果がもとに、共に「Ｓ／Ｗ正常」の場合にはＣＰＵに対して「Ｓ／Ｗ正常」を、どちらか一方でも異常の場合は「Ｓ／Ｗ異常」を通知する。
【００１９】
次に、本発明について具体的な実施例を用いて説明する。図６にその回路構成を示す。
【００２０】
インターバルタイマ１は、ＣＰＵＣＬＫ１０−３で動作するカウンタ１−１とカウント値ｎで「Ｌ」を出力するＤＥＣ回路１−２で構成される。このカウンタは自走で動作しているためｎ周期ごとにタイマカウンタＳＴＯＰ要求信号１ａを出力する。
【００２１】
タイマカウンタ４は、ＣＰＵＣＬＫ１０−３で動作するカウンタ４−１とカウント値ｍで「Ｌ」を出力するＤＥＣ回路４−２で構成される。このカウンタ４−１は、インターバルタイマ１から出力されたタイマカウンタＳＴＯＰ要求信号１ａでカウント動作を開始する。カウント値がｍになるとＤＥＣ回路４−２から「Ｌ」パルスを出力しカウンタ４−１を停止させる。このとき「Ｌ」パルスを出力することにより「Ｓ／Ｗ異常」を外部に通知する。また、タイマカウンタＳＴＯＰ信号２ａがカウント値ｍとなる前に入力された場合、カウンタ４−１が停止し「Ｓ／Ｗ正常」を外部に通知する。
【００２２】
ＳＴＯＰカウンタ３は、タイマカウンタＳＴＯＰ信号２ａをクロックとして動作するカウンタ３−１とカウント値２で「Ｌ」を出力するＤＥＣ回路３−２で構成される。タイマカウンタＳＴＯＰ信号２ａが２回以上入力された場合、「Ｓ／Ｗ異常」を外部に通知する。
【００２３】
引伸し回路６はタイマカウンタＳＴＯＰ信号２ａが１回でも入力したら「Ｌ」パルスを出力しタイマカウンタ４の動作を停止させる。
【００２４】
図７に、以上説明した動作フローをしめす。最初に、異常時におけるＳ／Ｗ２の動作について説明する。タイマカウンタ４のカウント値がｍとなる前にタイマカウンタＳＴＯＰ信号２ａが入力されない場合、カウント値がｍとなった時点で判定信号５ａ「Ｌ」を出力しＳ／Ｗ２の異常を通知する。Ｓ／Ｗ２が正常動作している場合には、タイマカウンタ４のカウント値がｍとなる前にタイマカウンタＳＴＯＰ信号２ａが入力されると、タイマカウンタが停止し（時間：Ｔ４）、判定信号５ａ「Ｈ」を出力し「Ｓ／Ｗ正常」を通知する。
【００２５】
次に、タイマカウンタＳＴＯＰ信号２ａが２回以上入力した場合の動作について図８のタイムチャートを用いて説明する。
【００２６】
タイマカウンタ４のカウント値がｍとなる前にタイマカウンタＳＴＯＰ信号２ａが２回以上入力した場合、ＳＴＯＰカウンタ３がこれを監視し判定信号５ａ「Ｌ」を出力することで「Ｓ／Ｗ異常」を通知する。
【００２７】
【発明の効果】
インターバルタイマを使用したＣＰＵ監視において、Ｓ／Ｗの誤動作によりカウンタが予め定められた規定値をカウントする前に複数回のＳＴＯＰ制御が行われた場合、これを不正なＳＴＯＰ制御と認識することでＣＰＵの監視精度が向上する。
【図面の簡単な説明】
【図１】従来のＣＰＵ異常動作監視回路の問題を指摘するフロー説明図である。
【図２】従来のＣＰＵ異常動作監視回路の動作を説明するフロー図である。
【図３】本発明の一実施の形態に係るＣＰＵ異常動作監視回路のブロックを示す図である。
【図４】従来のＣＰＵ異常動作監視回路の問題を示すシーケンス図である。
【図５】本発明の効果を示すシーケンス図である。
【図６】本発明の実施例を示す回路構成図である。
【図７】本発明の実施例の動作を示すタイムチャートである。
【図８】タイマカウンタＳＴＯＰ信号が２回以上出力された場合の異常検出動作を示すタイムチャートである。
【符号の説明】
１ インターバルタイマ
１−１ カウンタ部
１−２ デコーダ（ＤＥＣ）
１ａ タイマカウンタＳＴＯＰ要求信号
２ Ｓ／Ｗ
３ ＳＴＯＰカウンタ
３−１ カウンタ部
３−２ デコーダ（ＤＥＣ）
３ａ、４ａ カウント値
４ タイマカウンタ
４−１ カウンタ部
４−２ デコーダ（ＤＥＣ）
５ 異常判定回路
５−１ ＡＮＤ処理
５ａ 判定信号
Claims (2)
- 一定間隔でタイマカウンタ要求信号を発生するインターバルタイマと、
前記インターバルタイマから出力されたタイマカウンタ要求信号によりタイマカウンタＳＴＯＰ信号を出力するＣＰＵと、
前記インターバルタイマから出力された要求信号を入力するとカウントを開始し、前記ＣＰＵからのタイマカウンタＳＴＯＰ信号により該カウントを停止し、カウント値が予め定められた規定値を超えた場合にＣＰＵの異常動作を示す異常検出信号を出力する第１のカウンタと、
前記インターバルタイマから出力された要求信号を入力するとカウントを開始し、前記ＣＰＵからのタイマカウンタＳＴＯＰ信号の数をカウントし、カウント値が２以上の場合にＣＰＵの異常動作を示す異常検出信号を出力する第２のカウンタと、
前記２個のカウンタからの出力がともに正常である場合にＣＰＵ正常と判定し、また前記２個のカウンタからの出力の何れか一方が異常検出信号を出力した場合にＣＰＵ異常と判定する異常判定回路と、
を備えることを特徴とするＣＰＵ異常検出回路。 - 前記判定回路を、前記２個のカウンタ出力を入力とする論理和回路で構成したことを特徴とする請求項１記載のＣＰＵ異常検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002286614A JP2004126731A (ja) | 2002-09-30 | 2002-09-30 | Ｃｐｕの異常動作監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002286614A JP2004126731A (ja) | 2002-09-30 | 2002-09-30 | Ｃｐｕの異常動作監視回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004126731A true JP2004126731A (ja) | 2004-04-22 |
Family
ID=32279634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002286614A Pending JP2004126731A (ja) | 2002-09-30 | 2002-09-30 | Ｃｐｕの異常動作監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004126731A (ja) |
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2002
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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