JP2004085202A - 静電容量型加速度センサ - Google Patents

Abstract

【課題】組立性の向上および部品点数の削減によって低コスト化が図られるとともに、小型化も達成することができる静電容量型加速度センサを提供する。
【解決手段】重錘５０が固定されるダイヤフラム１０の両側に、スペーサ２０を挟んで静電容量検出用の上側電極基板３０と下側電極基板４０とをそれぞれ積層する。この積層体にカシメピン６０を貫通させ、このカシメピン６０によって各部品の相互の位置決めないし固定を図り、さらに電極基板３０，４０の接続すべき端子３３ａ，４３ａを接続して導通させる。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、静電容量型加速度センサに係り、特に小型化や低コスト化を図るための改善に関する。
【０００２】
【従来の技術】
加速度センサは、様々な機械産業の分野で物理量の検出装置として広く利用されており、また、デジタル機器用の入力装置としても利用されている。加速度センサは、検出方向によって１軸型や３軸型等に分けられ、検出の形式としては、ピエゾ抵抗型、圧電型、静電容量型等が挙げられる。本発明に係る静電容量型加速度センサとしては、変位電極を有するか、あるいは自身が金属製で共通電極とされたダイヤフラムの片面に重錘を接合し、ダイヤフラムの両側に、電極スペースを確保するスペーサを介して静電容量検出用の電極基板を積層した構成のものがある。その作用は、加速度を受けた重錘に生じた慣性力によってダイヤフラムが歪み、これによってダイヤフラムと電極基板間の静電容量が変化するので、その静電容量の変化に基づき、例えば３軸方向の加速度が検出される。このような静電容量型加速度センサは、特開２０００−２４９６０９等で公知である。
【０００３】
【発明が解決しようとする課題】
上記公報等で知られる従来の静電容量型加速度センサでは、ダイヤフラムと、ダイヤフラムの両側にそれぞれ積層されるスペーサおよび電極基板といった構成部材を、リベット止めや接着といった手段により位置決めして固定しており、電極基板の端子の接続は線材による場合が多い。このため、部材どうしの位置決めないし固定と、電極基板の端子接続とが別の工程になり、その結果、工程数や部品点数の増加に伴う生産効率の低下、ひいてはコストの上昇を招くことになる。また、このような固定方式では、固定に要する面積を確保せねばならず、小型化の要求に満足に応えられるものではなかった。上記公報には、部材どうしの固定をリベット止めで行い、そのリベットで電極基板の端子を接続する例が挙げられているが、リベットでは安定した導通を確保できないことが懸念される。
【０００４】
よって本発明は、組立性の向上および部品点数の削減によって低コスト化が図られるとともに、小型化も達成することができる静電容量型加速度センサを提供することを目的としている。
【０００５】
【課題を解決するための手段】
本発明は、ダイヤフラムに重錘が固定され、ダイヤフラムの両側に、スペーサを挟んで静電容量検出用の電極基板がそれぞれ積層された静電容量型加速度センサにおいて、ダイヤフラム、スペーサおよび２つの電極基板が、これらに貫通するカシメピンによって互いの相対位置が位置決めされるとともに固定され、さらにこのカシメピンによって、２つの電極基板の接続すべき端子どうしが接続されていることを特徴としている。
【０００６】
本発明は、ダイヤフラムと、ダイヤフラムの両側にそれぞれ積層されるスペーサおよび電極基板の相対的な位置決めないし固定をカシメピンによって一括して行い、さらにカシメピンを利用して２つの電極基板の端子どうしを接続して導通させるものである。したがって、積層、固定、電極基板の端子接続を一連の工程で達成することができ、組立性の向上、部品点数の削減とこれに伴う低コスト化が図られる。カシメピンは面積を取らず、しかも電極基板の端子接続部品を兼用することと相まってスペース効率が向上し、小型化が達成される。
【０００７】
本発明の静電容量型加速度センサは、制御用等の回路基板が接続されて実用化される場合がある。その場合には、回路基板を積層して配置すればスペースの拡大が抑えられて好ましい。そこで、本発明のカシメピンを、一端部が一方の電極基板へのカシメ部とし、他端部に他方の電極基板に係合する所定厚さを有する鍔部を形成し、さらにこの鍔部からピンの延長部を形成したものとする。回路基板を積層するには、カシメピンの延長部を回路基板に貫通させて鍔部に当て、延長部を回路基板の端子に接続させることで導通を図る。鍔部は、加速度センサと回路基板との間にスペースを確保するスペーサとして機能し、このスペースに回路基板に実装されている電子部品等を配置させることができる。カシメピンは回路基板に対する接続部品をも兼ねることになり、組立性の向上や部品点数の削減に伴う低コスト化ならびに省スペース化がより一層図られる。
【０００８】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態を説明する。
図１は一実施形態に係る静電容量型加速度センサ１に回路基板２が接続された状態の裏面図、図２は図１のＩＩ−ＩＩ断面図である。本実施形態の加速度センサ１は、ＸＹＺの３方向の加速度を検出する３軸型であって、図２に示すように、ダイヤフラム１０と、このダイヤフラム１０の両面に積層されるスペーサ２０，２０および電極基板３０，４０と、ダイヤフラム１０に接合される重錘５０とを備えている。これら部品が加速度検出のための主要部品であり、検出ユニット１Ａを構成している。なお、以下の説明では、図２に示す配置に基づき電極基板３０，４０を必要に応じて上側電極基板３０、下側電極基板４０と称する。
【０００９】
ダイヤフラム１０は、ステンレス等の導電性を有し、かつ弾性変形可能な金属製薄板からなる単一の共通電極を兼ねるもので、図３に示すように略正方形状に形成されている。ダイヤフラム１０の中心には、重錘５０の位置決め用としてダボ孔１１が形成されている。当該加速度センサ１では、ダイヤフラム１０の面方向がＸＹ平面とされ、ダイヤフラム１０の面方向に直交して重錘５０の中心を通る軸がＺ軸とされる。ダイヤフラム１０の外周部には、複数の円弧状スリット１２が点対称的に形成されている。スリット１２の最外周部分より内側が弾性変形部分として構成され、この弾性変形部分の中心にダイヤフラム１０が接合される。また、一対の対角部の近傍には、円形の位置決め孔１３が形成されている。さらに、四隅の角部近傍の所定箇所には、円形のピン孔１４が形成されており、これらピン孔１４のうちの幾つかは、スリット１２の最外周部分に連通している。
【００１０】
スペーサ２０もステンレス等の金属製薄板からなるもので、図４に示すように、外形が正方形状で、内側の孔２１が略円形の枠状薄板である。このスペーサ２０はダイヤフラム１０の両面に積層され、スペーサ２０には、その積層状態でダイヤフラム１０の位置決め孔１３およびピン孔１４と同心状に一致する円形の位置決め孔２３およびピン孔２４が形成されている。
【００１１】
各電極基板３０，４０は絶縁性材料により正方形状に形成されたもので、十分な剛性を有しており、中心にはそれぞれ円形の中心孔３１，４１が形成されている。上側電極基板３０の中心孔３１は後述する重錘５０の軸部５２を通すための孔であり、下側電極基板４０の中心孔４１は重錘５０をダイヤフラム１０に溶接する際に利用する作業用孔である。これら電極基板３０，４０はスペーサ２０を挟んでダイヤフラム１０の両側にそれぞれ積層されている。図５（ａ），（ｂ）は上側電極基板３０の内面（ダイヤフラム１０への対向面）および外面をそれぞれ示しており、図６（ａ），（ｂ）は下側電極基板４０の内面および外面をそれぞれ示している。
【００１２】
図５（ａ）に示すように、上側電極基板３０の内面には、点対称的にパターン化された検出電極３２が形成されている。検出電極３２は、Ｘ方向の変位を検出するＸ方向検出電極、Ｙ方向への変位を検出するＹ方向検出電極、Ｚ方向への変位を検出するＺ方向検出電極に分けられる。一方、図５（ｂ）に示すように、外面には、検出電極３２に対応して適宜な形状にパターン化された複数の配線電極３３が形成されている。配線電極３３としては、内面のＸ方向検出電極、Ｙ方向検出電極、Ｚ方向検出電極に対応するものの他に、接地用の電極が形成されている。また、図６（ａ），（ｂ）に示すように、下側電極基板４０の内面および外面にも、同様にして、複数の検出電極４２および複数の配線電極４３が形成されている。いずれの電極基板３０，４０においても、対応する検出電極と配線電極（検出電極３２と配線電極３３、検出電極４２と配線電極４３）とは、それぞれスルーホール導通路３４，４４によって導通されている。
【００１３】
各電極基板３０，４０には、ダイヤフラム１０に積層された状態でダイヤフラム１０およびスペーサ２０の位置決め孔１３，２３およびピン孔１４，２４と同心状に一致するピン孔３５，４５がそれぞれ形成されている。そして、各電極基板３０，４０の外面におけるピン孔３５，４５の周囲には、配線電極３３，４３のパターンの一部として環状の端子３３ａ，４３ａがそれぞれ形成されている。ピン孔３５，４５の径は、上記位置決め孔１３，２３の径と同じに設定されている。なお、これら端子３３ａ，４３ａおよび各電極３２，３３，４２，４３は、例えば銅箔のエッチング処理で形成されている。
【００１４】
重錘５０はステンレス等の金属製であり、図７に示すように、円盤状の頭部５１と、この頭部５１の片面の中心から直交して延びる円柱状の軸部５２とが一体化された略キノコ型を呈している。頭部５１の軸部５２側はテーパ状に形成され、このテーパ部５１ａの厚さは、頭部５１全体の厚さの約１／２とされている。軸部５２の先端には、ダイヤフラム１０のダボ孔１１に嵌合されるダボ５２ｂが形成されている。軸部５２の直径は電極基板３０，４０の中心孔３１，４１の径よりも小さく、頭部５１の直径は中心孔３１，４１の径よりも十分大きい寸法を有している。
【００１５】
上記のダイヤフラム１０、２つのスペーサ２０および２つの電極基板３０，４０は、図２に示すように積層され、導電性を有するカシメピン６０によって互いに固定されている。カシメピン６０は図８に示すように、鍔部６１の両側に長ピン部６２と短ピン部（延長部）６３が形成されたもので、長ピン部６２の先端部は円筒状に形成され、ここがカシメ部６２ａとされている。各ピン部６２，６３の外径は同一で、ダイヤフラム１０およびスペーサ２０の位置決め孔１３，２３、および各電極基板３０，４０のピン孔３５，４５にほぼ隙間なく嵌合する寸法に設定されている。
【００１６】
次に、ダイヤフラム１０、２つのスペーサ２０および電極基板３０，４０を積層してこれらをカシメピン６０を用いて固定し、さらにダイヤフラム１０に重錘５０を接合して検出ユニット１Ａを得る工程を、図９を参照して説明する。
【００１７】
まず、内面を上に向けた上側電極基板３０の上にスペーサ２０を重ね、スペーサ２０の上にダイヤフラム１０を重ねる（図９：ａ〜ｃ）。次に、ダイヤフラム１０の上にスペーサ２０を重ね、スペーサ２０の上に内面を下に向けた下側電極基板４０を重ねる（図９：ｄ〜ｅ）。ダイヤフラム１０およびスペーサ２０の位置決め孔１３，２３に対応する対角２箇所の下側電極基板４０のピン孔４５に、カシメピン６０の長ピン部６２を挿入し、鍔部６１が下側電極基板４０の外面に当たるまで、長ピン部６２をスペーサ２０、ダイヤフラム１０、スペーサ２０の各位置決め孔１３，２３，１３、上側電極基板３０のピン孔３５に通す。このように２本のカシメピン６０を対角部分に貫通させることにより、ダイヤフラム１０、２つのスペーサ２０および電極基板３０，４０が互いに位置決めされた積層体となる。なお、この工程では、まず上側電極基板３０のピン孔３５にカシメピン６０を通しておき、その後スペーサ２０等を順に貫通させて積層体を組み立てるようにしてもよい。
【００１８】
次に、図２に示すように、上記積層体に貫通させた２本のカシメピン６０の鍔部６１を下側電極基板４０の外面に当てた状態を保持し、上側電極基板３０の外面から突出したカシメ部６２ａを潰して広げ、カシメピン６０により積層体をかしめて固定する。続いて、下側電極基板４０の残りのピン孔４５から、一致して１つの孔を形成している状態のスペーサ２０、ダイヤフラム１０、スペーサ２０の位置決め孔２３，１３，２３、上側電極基板３０のピン孔３５に対し同様にカシメピン６０を挿入してかしめる。次に、図２に示すように、潰したカシメ部６２ａと上側電極基板３０の端子３３ａ、鍔部６１と下側電極基板４０の端子４３ａをそれぞれ半田付けし、ダイヤフラム１０、２つのスペーサ２０および各電極基板３０．４０からなる積層体を完全に固定する。
【００１９】
次に、軸部５２を上に向けて重錘５０を置き、軸部５２を上側電極基板３０の中心孔３１に通してダボ５２ｂをダボ孔１１に嵌合させる。これによってダイヤフラム１０の中心に重錘５０が位置決めされる。そして、下側電極基板４０の中心孔４１を利用してダボ５２ｂをダイヤフラム１０に溶接する（図９：ｆ）。
【００２０】
以上により、検出ユニット１Ａの組み立てが完了し、電極基板３０，４０の互いに対応する端子３３ａ，４３ａどうしは、カシメピン６０によって導通が確保される。次に、図２に示すように、上側電極基板３０の上に枠状のガイド７０を挟んでカバー８０を重錘５０側から被せ、カバー８０の爪８１を折り曲げて下側電極基板４０の外面に係合させ、加速度センサ１を得る。
【００２１】
前述したように、本実施形態の加速度センサ１には回路基板２が接続されている。この回路基板２は、例えば検出電極３２，４２が発生した電荷を電圧に変換して演算し増幅させるもので、図１および図２に示すように、加速度センサ１の下側電極基板４０側に積層される。回路基板２は、各電極基板３０，４０とほぼ同寸法の矩形状に形成されたもので、下側電極基板４０に面する内面にはＩＣチップ９０が実装されている。また、内面には、Ｘ，Ｙ，Ｚ方向の加速度の検出電流を出力するための図示せぬ出力端子、電源用および接地用の端子が形成されており、これら端子に、外面側からピン孔９１に挿入されてかしめられ、さらにはんだ付けされた端子ピン９２が接続されている。また、回路基板２の上記カシメピン６０に対応する部分にはピン孔９３が形成され、外面のピン孔９３の周囲には、図１に示すように下側電極基板４０の外面側の各端子４３ａに対応する入力端子９４が形成されている。
【００２２】
回路基板２は、図２に示すように、ＩＣチップ９０が実装された内面側を下側電極基板４０に向け、各電極基板３０，４０の各端子３３ａ，４３ａに接続されたカシメピン６０の短ピン部６３をピン孔９３に挿入し、内面に鍔部６１を当てた状態を保持して短ピン部６３を入力端子９４に半田付けすることにより、加速度センサ１に積層した状態で接続されている。
【００２３】
以上が本実施形態の加速度センサ１の構成であり、この加速度センサ１によれば、加速度を受けた重錘５０に生じた慣性力によってダイヤフラム１０が弾性的に歪み、これによってダイヤフラム１０と、上側電極基板３０および下側電極基板４０との間隔が変化する。この変化によって発生する静電容量の増減が、検出電極３２，４２が発生する電荷の変化として検出され、その電荷に基づく三軸方向の加速度が検出される。
【００２４】
ダイヤフラム１０と各電極基板３０，４０との間には、スペーサ２０によってダイヤフラム１０の弾性変形を許容する電極スペースが確保されている。また、加速度を受けた重錘５０はダイヤフラム１０の弾性変形によって傾動するが、テーパ部５１ａが形成されていることにより、上側電極基板３０に対する干渉が効果的に防止される。
【００２５】
上記実施形態の加速度センサ１によれば、ダイヤフラム１０と、ダイヤフラム１０の両側にそれぞれ積層されるスペーサ２０および各電極基板３０，４０の相対的な位置決めないし固定を複数のカシメピン６０によって一括して行い、さらにカシメピン６０を利用して接続すべき電極基板３０，４０の端子３３ａ，４３ａを接続して導通させている。したがって、積層、固定、端子接続を一連の工程で達成することができる。このため、組立性の向上、部品点数の削減とこれに伴う低コスト化が図られる。また、カシメピン６０は面積を取らず、しかも電極基板３０，４０の端子接続部品を兼用することと相まってスペース効率が向上し、小型化が達成される。
【００２６】
また、接続する回路基板２を加速度センサ１に積層しているので、スペースの拡大が抑えられている。回路基板２は、加速度センサ１から突出するカシメピン６０の短ピン部６３を貫通させて入力端子９４に接続させることにより加速度センサ１に接続されており、カシメピン６０は回路基板２に対する接続部品をも兼ねている。したがって、組立性の向上や部品点数の削減に伴う低コスト化ならびに省スペース化がより一層図られる。カシメピン６０の鍔部６１は、加速度センサ１と回路基板２との間にスペースを確保するスペーサとして機能し、このスペースに、回路基板２に実装されているＩＣチップ９０を配置させることができる。これにより、ＩＣチップ９０の収納スペースを確保できるとともに、ＩＣチップ９０の保護が図られる。
【００２７】
なお、上記実施形態ではカシメピン６０と端子とを半田付けしているが、半田に代えて導電ペーストを用いると、熱による基板の膨張が抑えられ、位置決めや固定の確度をより高めることができる。
【００２８】
【発明の効果】
以上説明したように、本発明によれば、ダイヤフラムの両側にスペーサおよび電極基板を積層し、この積層体に貫通させカシメピンによって部品相互の位置決めないし固定を図り、さらに電極基板の接続すべき端子どうしを接続して導通させるので、組立性の向上および部品点数の削減によって低コスト化が図られるとともに、小型化も達成することができるといった効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る加速度センサに回路基板が接続された状態の裏面図である。
【図２】図１のＩＩ−ＩＩ断面図である。
【図３】一実施形態に係るダイヤフラムの平面図である。
【図４】一実施形態に係るスペーサの平面図である。
【図５】一実施形態に係る上側電極基板の（ａ）内面図、（ｂ）外面図である。
【図６】一実施形態に係る下側電極基板の（ａ）内面図、（ｂ）外面図である。
【図７】一実施形態に係る重錘の一部断面側面図である。
【図８】一実施形態に係るカシメピンの一部断面側面図である。
【図９】一実施形態に係る加速度センサの検出ユニットの組立工程を（ａ）〜（ｆ）の順に示す図である。
【符号の説明】
１…静電容量型加速度センサ、１０…ダイヤフラム、２０…スペーサ、
３０…上側電極基板、３３ａ，４３ａ…端子、４０…下側電極基板、
５０…重錘、６０…カシメピン、６１…鍔部、６２ａ…カシメ部、
６３…短ピン部（延長部）。

Claims (2)

1. ダイヤフラムに重錘が固定され、ダイヤフラムの両側に、スペーサを挟んで静電容量検出用の電極基板がそれぞれ積層された静電容量型加速度センサにおいて、
   前記ダイヤフラム、前記スペーサおよび前記２つの電極基板が、これらに貫通するカシメピンによって互いの相対位置が位置決めされるとともに固定され、さらにこのカシメピンによって、２つの電極基板の接続すべき端子どうしが接続されていることを特徴とする静電容量型加速度センサ。
2. 前記カシメピンは、一端部が一方の電極基板へのカシメ部とされ、他端部に他方の電極基板に係合する所定厚さを有する鍔部が形成されており、さらにこの鍔部からピンの延長部が形成されていることを特徴とする請求項１に記載の静電容量型加速度センサ。

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