JP2004063955A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2004063955A JP2004063955A JP2002222690A JP2002222690A JP2004063955A JP 2004063955 A JP2004063955 A JP 2004063955A JP 2002222690 A JP2002222690 A JP 2002222690A JP 2002222690 A JP2002222690 A JP 2002222690A JP 2004063955 A JP2004063955 A JP 2004063955A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor device
- type
- resistance
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
【解決手段】p型抵抗層13の周りにp−層22を設け、かつフィールドプレート25A,25Bを設けることにより、p型抵抗層13の端部Bの電界を緩和することができる。その結果、アバランシェ・ブレークダウン耐圧の向上が可能となる。従って、高電源電圧下においても使用可能な抵抗素子を実現することができる。
【選択図】図1
Description
【発明の属する技術分野】
本発明は、半導体装置に関し、特に半導体基板上に抵抗素子を具備する半導体装置に関する。
【0002】
【従来の技術】
従来、バイポーラリニア回路、MOSリニア回路等の半導体集積回路においては、例えば図2の負帰還型増幅回路のように、抵抗素子R1,R2が、半導体集積回路内に組み込まれている。
【0003】
以下、このような抵抗素子を組み込んだ半導体装置の構造について説明する。図3は、この種の半導体装置を示す断面図である。この半導体装置は、p−型半導体基板50上にn−型エピタキシャル層51(例えば、比抵抗0.5〜10Ω・cm、厚さ2.0〜10.0μm)が形成され、このp−型半導体基板50とn−型エピタキシャル層51の界面に、n+型埋め込み層52が設けられている。また、n+型埋め込み層52の上部には、抵抗素子としての機能を持つp型抵抗層53(例えば、ホウ素(B)をイオンエネルギー30〜100keV、導入量1.0×1013〜1015/cm2)が設けられている。p型抵抗層53の表面の端部には第1のp+層54(例えば、ホウ素(B)をイオンエネルギー30〜100keV、導入量1.0×1015〜1016/cm2)が設けられ、さらに第1のp+層54の上部には、電圧V1を印加するための第1の電極55が接続されている。
【0004】
同様に、p型抵抗層53の表面のもう一方の端部には第2のp+層56が設けられ、さらに第2のp+層56の上部には、電圧V2を印加するための第2の電極57が接続されている。また、n−型エピタキシャル層の表面におけるp型抵抗層53の近傍には、n+層58(例えば、リン(P)をイオンエネルギー40〜160keV、導入量1.0×1015〜1016/cm2)が設けられ、さらにn+層58上部には電源電圧Vcc+を印加するための第3の電極59が接続され、n−型エピタキシャル層の電位を電源電圧Vcc+に設定するように構成されている。
【0005】
また、上述したp型抵抗層53を含む半導体装置の領域の周囲には、上部p+分離層60および下部p+分離層61が重畳されて形成されている。これにより当該抵抗素子はpn接合により、隣接する素子から電気的に分離されている。
【0006】
従って上述した構造においては、抵抗素子の機能を持つp型抵抗層53が半導体基板50上に形成される。即ち、抵抗素子を組み込んだ半導体装置が実現される。
【0007】
【発明が解決しようとする課題】
しかしながら、本発明者が検討したところ、上述した半導体装置には次のような欠点があった。
【0008】
電源電圧Vcc+を印加した場合、p型抵抗層53の表面の端部Aにおいて等電位線の間隔が狭まり、当該端部Aにおける電界強度が増大する。特に、電源回路用のICでは電源電圧Vcc+として数10Vという高電圧が要求されるが、そのような場合には、当該端部Aにおける電界強度が著しく増大し、当該端部Aにおいてアバランシェ・ブレークダウンが引き起こされ、第2のp+層56とn+層58の間に大きな逆電流が流れ出す。
【0009】
即ち、高電源電圧を印加した場合、第2のp+層56とn+層58の間が降伏することにより、p型抵抗層53は抵抗素子としての機能を果たさなくなるという問題があった。
【0010】
そこで、本発明の目的は、係る抵抗素子を組み込んだ半導体装置 において、高い電源電圧Vcc+を印加した場合の、アバランシェ・ブレークダウン耐圧の向上を図ることである。
【0011】
【課題を解決するための手段】
本発明の半導体装置は、上述した課題を解決するためになされたものであり、その特徴とするところは、p型抵抗層13より深く拡散された低濃度のp−層22及びフィールドプレート25A,25Bを設けた点である。これにより、
a).低濃度で深いp−層22の形成により、p型抵抗層13の曲率で決まっている耐圧を上げる。
b).低濃度で深いp−層22の形成により、p側に広がる空乏層を増やすことで、n−型エピタキシャル層11側に広がる空乏層を押さえる。
c).フィールドプレートを形成することで、N−表面に空乏層を大きく広げ、表面で決まる耐圧を引き上げる。
【0012】
【発明の実施の形態】
次に本発明の半導体装置の実施形態に係る半導体装置を、図1を参照しながら説明する。
【0013】
本発明の実施形態において、p−型半導体基板10上に、抵抗素子としての機能を持つp型抵抗層13が組み込まれた構造については、従来例と同様である。即ち、p−型半導体基板10上にn−型エピタキシャル層11が形成され、p−型半導体基板10とn−型エピタキシャル層11の界面に、n+型埋め込み層12が設けられている。
【0014】
また、n+型埋め込み層12の上部には、抵抗素子としての機能を持つp型抵抗層13が設けられている。p型抵抗層13の表面の端部には第1のp+層14が設けられ、さらに第1のp+層14の上部には、電圧V1を印加するための第1の電極15が接続されている。同様に、p型抵抗層13の表面のもう一方の端部には第2のp+層16が設けられ、さらに第2のp+層16の上部には、電圧V2を印加するための第2の電極17が接続されている。また、n−型エピタキシャル層の表面におけるp型抵抗層13の近傍には、n+層18が設けられ、さらにn+層18上部には電源電圧Vcc+を印加するための第3の電極19が接続されている。
【0015】
また、上述したp型抵抗層13を含む半導体装置の領域の周囲には、上部p+分離層20および下部p+分離層21が重畳されて形成されている。これにより、当該抵抗素子はpn接合により隣接する不図示の素子から電気的に分離されている。
【0016】
本発明の実施形態では、従来例に係る半導体装置に対し、次に示す改良を施した。第1に、p型抵抗層13より深い領域に、p型抵抗層13(例えば、ホウ素(B)をイオンエネルギー30〜100keV、導入量1.0×1013〜1015/cm2)より低濃度のp−層22(例えば、ホウ素(B)をイオンエネルギー30〜100keV、導入量1.0×1012〜1014/cm2)を拡散した。p型抵抗層13の全部分は、このp−層22の中に包含される。第2に、p型抵抗層13の端部上に、フィールドプレート25A,25Bを形成した。
【0017】
このフィールドプレート25A,25Bは、p型抵抗層13の端部を覆う、薄い酸化膜24A,24B上に配置され、p型抵抗層13の端部に重畳されると共に、薄い酸化膜24A,24Bに隣接して形成されたフィールド酸化膜23A,23B上に延在している。そして、フィールド酸化膜23A,23B上のフィールドプレート25A,25Bには、プレート電極26A,26Bが設けられ、それぞれグランド接地されている。
【0018】
フィールドプレート25A,25Bは、平面的に見れば、p型抵抗層13の端部上を囲むように、環状に形成され、一体化されていていてもよい。また、同様に、フィールド酸化膜23A,23B、プレート電極26A,26Bは、p型抵抗層13の周囲に環状に形成され、一体化されていていてもよい。
【0019】
上述した構造の半導体装置によれば、
a).低濃度で深いp−層22の形成により、p型抵抗層13の曲率で決まっている耐圧を上げることができる。
b).低濃度で深いp−層22の形成により、p側に広がる空乏層を増やすことで、n−型エピタキシャル層11側に広がる空乏層を押さえることができる。
c).フィールドプレートを形成することで、N−表面に空乏層を大きく広げ、表面で決まる耐圧を引き上げることができる。
【0020】
したがって、p型抵抗層13の端部Bにおける電界強度が緩和され、アバランシェ・ブレークダウン耐圧の向上が実現されるものである。従って、高電源電圧下においても使用可能な抵抗素子を、半導体装置内で実現することができる。
【0021】
【発明の効果】
本発明の半導体装置によれば、p型抵抗層13より深く拡散されたp−層22を設け、かつフィールドプレート25A,25Bを設けたことにより、p型抵抗層13の端部Bの電界が緩和され、アバランシェ・ブレークダウン耐圧の向上が可能となる。これにより、高電源電圧下においても使用可能な抵抗素子を具備した半導体装置を実現することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態に係る半導体装置を示す断面図である。
【図2】従来例に係る負帰還型増幅器の半導体装置を示す回路図である。
【図3】従来例に係る負帰還増幅回路の半導体装置の一部を示す断面図である。
【符号の説明】
10 p−型半導体基板
11 n−型エピタキシャル層
12 n+型埋め込み層
13 p型抵抗層
14 第1のp+層
15 第1の電極
16 第2のp+層
17 第2の電極
18 n+層
19 第3の電極
20 上部p+分離層
21 下部p+分離層
22 p−層
23A,23B フィールド酸化膜
24A,24B 薄い酸化膜
25A,25B フィールドプレート
26A,26B プレート電極
Claims (3)
- 第1導電型の半導体基板上に形成された第2導電型のエピタキシャル層と、このエピタキシャル層の表面に形成された第1導電型の抵抗層と、この抵抗層より低濃度で深く拡散されて成る第1導電型層と、前記抵抗層の表面の端部上に配置されたフィールドプレートと、を具備することを特徴とする半導体装置。
- 前記フィールドプレートは、前記抵抗層の表面の端部上に薄い酸化膜を介して重畳され、この薄い酸化膜に隣接して形成されたフィールド酸化膜上に延在することを特徴とする請求項1記載の半導体装置。
- 前記フィールド酸化膜上に延在する前記フィールドプレートにコンタクトされ、所定電位に固定されたプレート電極を有することを特徴とする請求項2記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002222690A JP4248203B2 (ja) | 2002-07-31 | 2002-07-31 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002222690A JP4248203B2 (ja) | 2002-07-31 | 2002-07-31 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004063955A true JP2004063955A (ja) | 2004-02-26 |
JP4248203B2 JP4248203B2 (ja) | 2009-04-02 |
Family
ID=31942648
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002222690A Expired - Fee Related JP4248203B2 (ja) | 2002-07-31 | 2002-07-31 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4248203B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100852576B1 (ko) | 2006-04-24 | 2008-08-18 | 산요덴키가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5591153A (en) * | 1978-12-28 | 1980-07-10 | Ibm | Semiconductor resistor structure |
JPH0645601A (ja) * | 1992-05-25 | 1994-02-18 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
JPH06204408A (ja) * | 1993-01-07 | 1994-07-22 | Fuji Electric Co Ltd | 半導体装置用拡散抵抗 |
JPH0964286A (ja) * | 1995-08-21 | 1997-03-07 | Yamaha Corp | 半導体装置 |
JPH09289284A (ja) * | 1996-04-19 | 1997-11-04 | Matsushita Electron Corp | 半導体装置 |
-
2002
- 2002-07-31 JP JP2002222690A patent/JP4248203B2/ja not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5591153A (en) * | 1978-12-28 | 1980-07-10 | Ibm | Semiconductor resistor structure |
JPH0645601A (ja) * | 1992-05-25 | 1994-02-18 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
JPH06204408A (ja) * | 1993-01-07 | 1994-07-22 | Fuji Electric Co Ltd | 半導体装置用拡散抵抗 |
JPH0964286A (ja) * | 1995-08-21 | 1997-03-07 | Yamaha Corp | 半導体装置 |
JPH09289284A (ja) * | 1996-04-19 | 1997-11-04 | Matsushita Electron Corp | 半導体装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100852576B1 (ko) | 2006-04-24 | 2008-08-18 | 산요덴키가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
Also Published As
Publication number | Publication date |
---|---|
JP4248203B2 (ja) | 2009-04-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3751463B2 (ja) | 高耐圧半導体素子 | |
CN104221152B (zh) | 半导体装置以及半导体装置的制造方法 | |
JP6644690B2 (ja) | 表面電荷に対して低減された感度を有する構造及び方法 | |
JP5725083B2 (ja) | 半導体装置 | |
US8994065B2 (en) | High-voltage vertical power component | |
JP4017258B2 (ja) | 半導体装置 | |
JP6606007B2 (ja) | スイッチング素子 | |
JP2012186353A (ja) | 複合半導体装置 | |
US7598587B2 (en) | Semiconductor device | |
JP5601863B2 (ja) | 電力半導体装置 | |
JP2001044431A (ja) | 半導体装置 | |
US9018633B2 (en) | Semiconductor device | |
JP2950025B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
JP4416288B2 (ja) | 逆導通サイリスタ | |
JP5943846B2 (ja) | 炭化珪素半導体装置及びその製造方法 | |
JP2002026315A (ja) | 半導体装置 | |
JP4177229B2 (ja) | 半導体装置とその製造方法 | |
CN107546256B (zh) | 半导体器件和用于形成半导体器件的方法 | |
JPWO2006022287A1 (ja) | サージ保護用半導体装置 | |
JP2012004466A (ja) | 半導体装置 | |
JP4248203B2 (ja) | 半導体装置 | |
JP2019186252A (ja) | 半導体装置 | |
JP3297087B2 (ja) | 高耐圧半導体装置 | |
US10600898B2 (en) | Vertical bidirectional insulated gate turn-off device | |
JP2002026314A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050706 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080218 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080220 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080418 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080917 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081114 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20081127 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081215 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120123 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120123 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130123 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |