JP2004063717A

JP2004063717A - 薄膜トランジスタの作製方法

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Publication number: JP2004063717A
Application number: JP2002219201A
Authority: JP
Inventors: Tatsuya Honda; 本田　達也
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2001-07-27
Filing date: 2002-07-29
Publication date: 2004-02-26
Anticipated expiration: 2022-07-29
Also published as: JP4159820B2

Abstract

【課題】デュアルゲート構造を有する薄膜トランジスタにおいて、半導体層と絶縁膜の界面にキャリアが発生する確率が高く、キャリアが絶縁膜や絶縁膜と半導体層との界面に注入され、しきい値が上昇してしまうという問題があった。
【解決手段】絶縁表面上に第１のゲート電極１１を形成し、第１のゲート電極に第１の半導体膜１３を形成し、第１の半導体膜のチャネル形成領域に不純物を添加し、第１の半導体膜上に第２の半導体膜１４を形成し、第２の半導体膜上に第３の半導体膜１５を形成し、第３の半導体膜のチャネル形成領域に不純物を添加し、第１乃至第３の半導体膜をパターニングし、第１乃至第３の半導体膜にソース領域１６及びドレイン領域１７を形成し、チャネル形成領域上に第２のゲート電極１９を形成する薄膜トランジスタの作製方法を提供する。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、基板上に形成された半導体膜（半導体層）を用いた薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ、以下ＴＦＴと記す）、及びそれを用いた半導体装置、並びにそれらの作製方法に関する。尚、本明細書において半導体装置とは、半導体特性を利用して機能する装置全般を指し、本発明により作製される半導体装置はＴＦＴを内蔵した液晶表示装置やＥＬ表示装置に代表される表示装置、半導体集積回路（マイクロプロセッサ、信号処理回路または高周波回路等）を範疇に含んでいる。
【０００２】
【従来技術】
情報通信の技術開発が進み、情報を受ける手段としての表示装置がＣＲＴからフラットパネルディスプレイにかわってきている。これまで、多くの情報を提供してきたテレビジョンの表示に用いられてきたＣＲＴ（Ｃａｔｈｏｄｅ　Ｒａｙ　Ｔｕｂｅ）は、近年の情報量（例えば、映像の高画質化）に十分対応できないという問題がでてきた。また、高画質な映像を表示するための高解像度以外に、大画面化にも十分に対応できないという問題も生じた。例えば、大画面化を進めようとすると、ＣＲＴ自体の重量がかなり大きくなってしまい、簡単に持ち運べなくなってしまう。また、同一の画面寸法でも高解像度化すると輝度がおちたり、奥行きを大きくしなければならず、家庭において設置するのにかなり制限がでてきている。
【０００３】
そこで、高解像度、大画面化の要求に応えられる表示装置の候補として、小型、軽量、省スペースが特徴のフラットパネルディスプレイが注目されている。そのなかでも特に、液晶表示装置が注目され、大規模な研究開発が進められてきている。
【０００４】
増大した情報量に対応するには、短時間でデータの書き込みを行うことができなければならない。また、省スペースや狭額化から、表示装置に駆動回路を内蔵することが求められる。このような表示装置を実現するために、画素のスイッチング素子や駆動回路を形成するＴＦＴには、高速動作が求められる。
【０００５】
ＴＦＴの高速動作を実現する方法としては、例えば、半導体層をアモルファスから多結晶にすることや、特許第２７３７７８０号公報に記載された一対のゲート電極で半導体層を挟むＤｕａｌ　Ｇａｔｅ（デュアルゲート）構造などが考えられている。
【０００６】
しかし、多結晶シリコンを用いてＴＦＴを形成しても、例えば、電界効果移動度は単結晶シリコンの１／１０以下であり、その電気的特性は所詮単結晶シリコン基板に形成されるＭＯＳトランジスタの特性に匹敵するものではない。また、結晶粒界に形成される欠陥に起因して、オフ電流が高くなってしまうといった新たな問題点が発生している。
【０００７】
またＴＦＴを用いて集積回路を形成する場合、所望のスイッチング動作を得るためにはしきい値電圧（Ｖｔｈ）を制御する必要がある。しきい値電圧（Ｖｔｈ）は、ＴＦＴのスイッチング特性を表す重要なパラメータであり、この値が所望の値からずれてしまうと、回路動作に支障が生じることになる。そこで、しきい値を制御するために、例えば、ｎチャネル型ＴＦＴの場合には、マイナス側にシフトしてノーマリーオン（ゲート電圧を印加しない状態でオンになっている状態）になってしまうことが問題となる。それを防ぐために、チャネル領域（チャネル形成領域）にｐ型を付与する不純物（アクセプタ）を添加してしきい値電圧をプラス側にシフトさせる手段が取られている。
【０００８】
さらに、データ線側駆動回路は高い駆動能力（オン電流、Ｉ_ｏｎ）及びホットキャリア効果による劣化を防ぎ信頼性を向上させることが求められる。その一方で、高品質な画質を得るために画素部のスイッチング素子には低いオフ電流（Ｉ_ｏｆｆ）が求められる。以上のように、液晶表示装置への要求を満たすには、それぞれの回路に要求される特性を有するＴＦＴを実現することが重要である。
【０００９】
【発明が解決しようとする課題】
従来は、チャネル領域に低濃度の不純物元素を添加してしきい値制御を行っていたが、一対のゲート電極で半導体層を挟む構造の場合、半導体層と絶縁膜の界面にキャリアが発生する確率が高く、キャリアが絶縁膜や絶縁膜と半導体層との界面に注入され、しきい値が上昇してしまうという問題があった。また、このチャネル領域のエネルギーバンド構造によると、キャリアの通り道は、半導体層と絶縁膜との界面付近だけである。このため、ドレインに印加された電圧によって加速されたホットキャリアが絶縁膜と半導体層との界面や絶縁膜に注入されることによる移動度やドレイン電流の低下が大きな問題となっていた。
【００１０】
そこで、本発明では上述した問題を鑑み、高いドレイン電流と電界効果移動度を実現し、信頼性の高い半導体装置を実現することを課題とする。
【００１１】
【課題を解決するための手段】
本発明は、チャネル領域の上部及び下部に同一の導電型を有する領域を設け、上部と下部との間の領域は真性領域または低濃度に添加された同一の導電型を有する領域を設け、キャリアが流れる領域を広く設けることを特徴とする。すなわち、ｎチャネル型薄膜トランジスタのチャネル領域の上部及び下部には、ｐ型を付与する不純物領域を設け、ｐチャネル型薄膜トランジスタのチャネル領域の上部及び下部には、ｎ型を付与する不純物領域を設けることを特徴とする。
【００１２】リクレーム
具体的に本発明は、第１のゲート電極と、前記第１のゲート電極上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられた第１の半導体膜と、前記第１の半導体膜上に設けられた第２の半導体膜と、前記第２の半導体膜上に設けられた第３の半導体膜と、前記第３の半導体膜上に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第２のゲート電極と、を有する薄膜トランジスタであって、前記第１の半導体膜のチャネル形成領域および前記第３の半導体膜のチャネル形成領域は１×１０^１５〜１×１０^１７／ｃｍ^３の濃度で同一の導電型を付与する不純物元素を含み、前記第２の半導体膜のチャネル形成領域は真性または１×１０^１５／ｃｍ^３以下の濃度で前記導電型を付与する不純物元素を含む薄膜トランジスタを特徴としている。
【００１３】
また、本発明は、第１のゲート電極と、前記第１のゲート電極上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられた第１の半導体膜と、前記第１の半導体膜上に設けられた第２の半導体膜と、前記第２の半導体膜上に設けられた第３の半導体膜と、前記第３の半導体膜上に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第２のゲート電極と、をそれぞれ有するｎチャネル型薄膜トランジスタおよびｐチャネル型薄膜トランジスタであって、前記ｎチャネル型薄膜トランジスタにおける前記第１の半導体膜のチャネル形成領域および前記第３の半導体膜のチャネル形成領域は１×１０^１５〜１×１０^１７／ｃｍ^３の濃度でｐ型を付与する不純物元素を含み、かつ前記第２の半導体膜のチャネル形成領域は真性または１×１０^１５／ｃｍ^３以下の濃度でｐ型を付与する不純物元素を含み、前記ｐチャネル型薄膜トランジスタにおける前記第１の半導体膜のチャネル形成領域および前記第３の半導体膜のチャネル形成領域は１×１０^１５〜１×１０^１７／ｃｍ^３の濃度でｎ型を付与する不純物元素を含み、かつ前記第２の半導体膜のチャネル形成領域は、真性または１×１０^１５／ｃｍ^３以下の濃度でｎ型を付与する不純物元素を含む薄膜トランジスタを特徴とする。
【００１４】
本発明のＴＦＴに、反転状態となるようなしきい値電圧より高い電圧を印加すると、ポテンシャル障壁となる一導電型を付与する不純物元素が添加された第１の半導体層および第３の半導体層の間に形成された真性な第２の半導体層に反転層が広く形成されるため、キャリアが流れる領域が広がり、ドレイン電流が大きくなり、サブスレッショルド係数（Ｓ値）は小さくなる。Ｓ値が小さい素子は、立ち上がりが鋭い理想的なスイッチであると言える。なお、第２の半導体層のチャネル領域には、第１及び第３の半導体層に添加された一導電型の不純物を１×１０^１５／ｃｍ^３以下の濃度で添加しても構わない。
【００１５】
また、主な反転層は第２の半導体層に形成されるため、この領域に生じるキャリアは、絶縁膜と半導体層との界面において散乱されることがなく、従来のチャネル領域の構造を有するＴＦＴと比較して電界効果移動度の値が向上する。さらに、第２の半導体層は第１の半導体層および第２の半導体層、または第２の半導体層および第３の半導体層とのフェルミエネルギーの差によって生じるポテンシャルに囲まれており、このポテンシャルが第２の半導体層で生じるホットキャリアの絶縁膜への散乱注入を防いでいる。このため、本発明のチャネル領域の構造により、ホットキャリア劣化のドレイン電流に対する影響を小さくすることができる。
【００１６】
なおチャネル領域とは、キャリアが流れる半導体層において反転状態の（反転層を有する）領域であり、第１乃至第３の半導体層はいずれもチャネル領域を有する。
【００１７】
【発明の実施の形態】
本発明で開示する半導体装置を図１に示す。
【００１８】
図１（Ａ）に記載の構成は、基板１０上に、第１のゲート電極１１、第１のゲート絶縁膜１２、第１の半導体層１３、第２の半導体層１４、第３の半導体層１５、第２のゲート絶縁膜１８、第２のゲート電極１９を有している。また図１（Ｂ）に記載の構成は、チャネル領域とソース領域またはドレイン領域１６ｂ、１７ｂとの間に導電型を付与する不純物元素が低濃度に添加された低濃度不純物領域（ＬＤＤ領域ともいう）１６ａ、１７ａを有している。
【００１９】
なお、本明細書において、基板と半導体層との間に形成された電極を第１のゲート電極、半導体層と画素電極との間に形成された電極を第２のゲート電極という。また、第１のゲート電極に接して形成された絶縁膜を第１のゲート絶縁膜、半導体層と第２のゲート電極との間に形成された絶縁膜を第２のゲート絶縁膜という。
【００２０】
第１のゲート絶縁膜１２に接して第１の半導体層１３が形成されている。第１の半導体層のチャネル領域には、一導電型を付与する不純物元素（例えば、ｐ型を付与する不純物元素であったら、ボロン）が１×１０^１５〜１×１０^１７／ｃｍ^３の濃度で添加されている。
【００２１】
第１の半導体層１３に接して、第２の半導体層１４が形成されている。第２の半導体層１４のチャネル形成領域には、不純物元素は添加されておらず、実質的に真性である。
【００２２】
第２の半導体層１４に接して、第３の半導体層１５が形成されている。第３の半導体層１５のチャネル形成領域には、一導電型を付与する不純物元素（第１の半導体層に添加された不純物元素と同一の導電型であればよい。）が１×１０^１５〜１×１０^１７／ｃｍ^３の濃度で添加されている。
【００２３】
半導体層のソース領域またはドレイン領域１６、１７（１６ｂ、１７ｂ）となる領域には、ｎチャネル型ＴＦＴとなる場合は、ｎ型不純物元素が１×１０^１９〜１×１０^２１／ｃｍ^３の濃度で添加されている。また、ｐチャネル型ＴＦＴとなる場合には、ｐ型不純物元素が１×１０^１９〜１×１０^２１／ｃｍ^３の濃度で添加されている。また、低濃度不純物領域（ＬＤＤ領域）１６ａ、１７ａとなる領域には、導電型を付与する不純物元素が１×１０^１８〜１×１０^２０／ｃｍ^３の濃度で添加されている。
【００２４】
図１に示すようなチャネル領域の構造（導電型の異なる複数の半導体層が積層されている）のＴＦＴにしきい値電圧以上の電圧を印加した場合のバンド構造を図２（Ａ−２）に示す。なお、比較として図２（Ｂ−２）には、従来のＴＦＴのチャネル形成領域の構造のＴＦＴにしきい値電圧以上の電圧を印加した場合のバンド構造を示す。
【００２５】
本発明によると、真性領域の伝導帯がフェルミ準位に近くなり、反転層が形成される。図２（Ａ−２）に示すように、キャリアが存在する（移動できる）領域が広い範囲で形成されている。なお、従来のチャネル構造の場合、反転層は、半導体層と絶縁膜との界面に形成される。
【００２６】
また、本発明のＴＦＴは、従来の構造と同様に半導体層と絶縁膜との界面にも反転層が形成されるが、ホットキャリアが発生し、絶縁膜や半導体層および絶縁膜の界面に注入されたとしても、主の反転層は真性な第２の半導体層に形成された領域であるため、ドレイン電流が低下したりやＳ値が大きくなったりするような劣化を抑えることができる。また、反転層が第２の半導体層に広く形成されるため、ドレイン電流が大きくなり、Ｓ値は小さな値となる。また、第１の半導体層および第３の半導体層に含まれる不純物元素の濃度を絶縁膜の膜厚に連動させて変化させることも可能であるため、しきい値の制御の自由度を向上させることができる。
【００２７】
次いで、ＴＦＴに蓄積状態（オフ状態）となるような電圧を印加すると、本発明のＴＦＴは、フェルミレベルがミッドギャップに近づき、反転層は形成されず、電流は流れなくなる。
【００２８】
以上のように、本発明のＴＦＴは、通常の構造のＴＦＴと同様にスイッチングが可能な動作をすることができ、さらに、電界効果移動度、Ｓ値、しきい値電圧等の特性を向上させることができる。
【００２９】
【実施例】
（実施例１）
本発明の半導体装置を作製する方法の一例を、図３〜６を用いて説明する。なお、ここで作製する半導体装置の形状は、一例であり、本実施例で示された半導体装置の形状や作製工程に限定されることはない。
【００３０】
図３（Ａ）において、基板１０１はガラス基板、石英基板、セラミック基板などを用いることができる。また、シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００３１】
この基板１０１の絶縁表面上に第１のゲート電極となる配線１０２〜１０８を形成する。第１のゲート電極はＷ、Ｍｏ、Ｔｉ、Ｔａから選ばれた一種又は複数種からなる導電性材料で形成する。図７（Ａ）は画素部におけるそれらの上面図を示す。ここでは、配線１０５はデータ線として用いるものとする。
【００３２】
第１のゲート電極を形成した後、第１のゲート絶縁膜１０９を形成する。第１のゲート絶縁膜１０９は酸化窒化シリコン膜を用い、１０〜５０ｎｍの厚さで形成し、酸化シリコン膜又は酸化窒化シリコン膜を用い、０．５〜１μｍの厚さで形成する積層構造としてもよい。
【００３３】
なお、第１のゲート絶縁膜の表面を平坦化してもよい。平坦化の手法としてはＣＭＰを用いればよい。また、ＣＭＰの研磨剤（スラリー）には、例えば、塩化シリコンガスを熱分解して得られるフュームドシリカ粒子をＫＯＨ添加水溶液に分散したものを用いて第１のゲート絶縁膜１０９を０．１〜０．５μｍ程度除去して、表面を平坦化すればよい。
【００３４】
次いで、第１のゲート絶縁膜１０９の上に半導体膜を形成する。第１の半導体層１１０として、非晶質シリコン膜を形成し、公知の方法（例えば、炉を用いた加熱処理）により結晶化して第１の半導体層を結晶質半導体層とする。本実施例において、第１の半導体層の膜厚は、２０ｎｍとする。続いて、チャネル領域に一導電型を付与する不純物元素を添加する。後にｎチャネル型ＴＦＴとなる領域には、マスク１１１を用いてｐ型を付与する不純物元素（以下、ｐ型不純物元素という）が添加された領域１１２ａ〜１１２ｃを形成し（図３（Ｂ））、次いで、マスク１１３を用いて後にｐチャネル型ＴＦＴとなる領域に、ｎ型を付与する不純物元素が添加された領域１１４を形成する（図３（Ｃ））。
【００３５】
次いで、第１の半導体層１１０上に第２の半導体層１１５を形成する（図４（Ａ））。第２の半導体層は、非晶質半導体層を形成した後、加熱処理を施して結晶化し結晶質半導体層とする。なお、第１の半導体層の不純物元素が拡散することを防ぐため、第２の半導体層の結晶化はレーザーを用いて行うことが好ましい。本実施例において、第２の半導体層の膜厚は、５０ｎｍとする。
【００３６】
続いて、第２の半導体層１１５上に第３の半導体層１１６を形成する。第３の半導体層１１６は、第１の半導体層１１０と同様に、非晶質半導体層を形成した後、公知の方法（例えば、炉を用いた加熱処理）により結晶化して第３の半導体層を結晶質半導体層とする。本実施例において、第３の半導体層の膜厚は２０ｎｍとする。続いて、チャネル領域に一導電型を付与する不純物元素を添加する。後にｎチャネル型ＴＦＴとなる領域に、マスク１１７を用いてｐ型不純物元素が添加された領域１１８ａ〜１１８ｃを形成し（図４（Ｂ））、後にｐチャネル型ＴＦＴとなる領域に、マスク１１９を用いてｎ型不純物元素が添加された領域１２０を形成する（図４（Ｃ））。
【００３７】
なお、本実施例では、上記のようにそれぞれの半導体層の膜厚を決定したが、この膜厚に限定されることはなく、各半導体層の膜厚は、実施者が適宜、決定すればよい。
【００３８】
なお、本実施例では、第３の半導体層を新たに成膜したが、第２の半導体層を第３の半導体層分を含むような膜厚で成膜し、第３の半導体層と想定する膜厚の深さまでチャネル領域に一導電型を付与する不純物元素を添加してもよい。
【００３９】
第１の半導体層に一導電型を付与する不純物元素を添加する方法としては、質量分離を行うイオンインプランテーション法、イオンドーピング法で加速度電圧を低めに設定してドーピングする方法、プラズマドーピング法、不純物元素を第３の半導体層に蒸着しその後加熱処理して第３の半導体層中に拡散させる方法（熱拡散法）などのいずれかの方法を実施者が適宜決定して用いればよい。
【００４０】
また、第３の半導体層に一導電型を付与する不純物元素を添加する方法としては、質量分離を行うイオンインプランテーション法、イオンドーピング法で加速度電圧を低めに設定してドーピングする方法、プラズマドーピング法などのうちいずれかの方法を実施者が適宜決定して用いればよい。また、半導体層の膜厚もそれぞれ、実施者が適宜決定すればよい。
【００４１】
なお、ＮＭＯＳ構造またはＰＭＯＳ構造の回路を用いる場合には、一導電型を付与する不純物元素が添加された状態で成膜されるｄｏｐｅｄ−ｐｏｌｙシリコン膜（結晶性シリコン膜、ポリシリコン膜）を成膜し、不純物を含まないｐｏｌｙシリコン膜を積層し、更に一導電型を付与する不純物元素が添加された状態で成膜されるｄｏｐｅｄ−ｐｏｌｙシリコン膜を積層することにより、本発明のチャネル構造を形成することも可能である。
【００４２】
またＣＭＯＳ構造の回路を用いる場合には、一導電型を付与する不純物元素が添加された状態で成膜されるｄｏｐｅｄ−ｐｏｌｙシリコン膜を形成し、極性を反転させる部分にマスクを用いて一導電型を付与する不純物元素の添加を行い、その後不純物を含まないｐｏｌｙシリコン膜を積層し、更に一導電型を付与する不純物元素が添加された状態で成膜されるｄｏｐｅｄ−ｐｏｌｙシリコン膜を形成し、極性を反転させる部分にマスクを用いて一導電型を付与する不純物元素の添加を行うことにより、本発明のチャネル構造を形成することも可能である。
【００４３】
どの半導体層の結晶化工程においても加熱処理による結晶化工程の後、レーザ光を照射することにより結晶化率を向上させることもできる。また、非晶質半導体膜の材料に限定はなく、シリコン、シリコンゲルマニウム（Ｓｉ_１−ｘＧｅ_ｘ；０＜ｘ＜１、代表的には、ｘ＝０．００１〜０．０５）合金以外に、ＧａＡｓ、ＩｎＰ、ＳｉＣ、ＺｎＳｅ、ＧａＮ等の化合物半導体層を用いてもよい。
【００４４】
以上のようにして、第１の半導体層および第３の半導体層のチャネル領域に一導電型を付与する不純物元素が１×１０^１５〜１×１０^１７／ｃｍ^３の濃度で添加され、第２の半導体層のチャネル領域は、真性もしくはごく微量の一導電型を付与する不純物元素が含まれたチャネル構造が形成される。
【００４５】
その後、半導体膜１１０、１１５、１１６をエッチングにより分割し、図５（Ａ）に示すように半導体膜１２１〜１２３を形成する。
【００４６】
次いで、図５（Ｂ）に示すように、半導体膜１２１〜１２３を覆って第２のゲート絶縁膜１２４を形成する。第２のゲート絶縁膜１２４は、プラズマＣＶＤ法やスパッタ法でシリコンを含む絶縁物で形成する。その厚さは４０〜１５０ｎｍとする。
【００４７】
次いで、第２のゲート絶縁膜１２４上にゲート電極や配線を形成するために導電膜を形成する。本実施例においてゲート電極は２層又はそれ以上の導電膜を積層して形成する。第２のゲート絶縁膜１２４上に形成する第１の導電膜１２５はモリブデン、タングステンなどの高融点金属の窒化物で形成し、その上に形成する第２の導電膜１２６は高融点金属又はアルミニウムや銅などの低抵抗金属、或いはポリシリコンなどで形成する。具体的には、第１の導電膜としてＷ、Ｍｏ、Ｔａ、Ｔｉから選ばれた一種又は複数種の窒化物を選択し、第２の導電膜としてＷ、Ｍｏ、Ｔａ、Ｔｉ、Ａｌ、Ｃｕから選ばれた一種又は複数種の合金、或いはｎ型多結晶シリコンを用いる。この第１の導電膜１２５及び第２の導電膜１２６はマスク（図示せず）を形成した後、第１のエッチング処理を行い第２のゲート電極１２７〜１３０を形成する。図７（Ｂ）はその上面図を示す。
【００４８】
第１のエッチング処理により、端部にテーパーを有する第１形状の電極を形成する（図示せず）。次いで、第１のエッチング処理により形成された第１形状の電極をマスクとして用い、第１のドーピング処理を行い、半導体膜１２１〜１２３に第１の濃度のｎ型不純物領域を形成する。第１の濃度は１×１０^２０〜１．５×１０^２１／ｃｍ^３とする。
【００４９】
次に、レジストからなるマスクを除去せず第２のエッチング処理を行う。このエッチング処理では、第１の形状の電極を異方性エッチングして第２の形状の電極を形成する。第２の形状の電極はこのエッチング処理により幅を縮小させ、その端部が第１の濃度のｎ型不純物領域の内側に位置するように形成する。この導電膜の後退幅によりＬＤＤの長さを決める。
【００５０】
そして、第２のドーピング処理を行いｎ型不純物元素を半導体膜１２１〜１２３に添加する。このドーピング処理で形成される第２の濃度のｎ型不純物領域は、第２の形状の電極（第２のゲート電極）１２７〜１３０を構成する第１の導電膜と一部が重なるように自己整合的に形成される。なお、第２のゲート電極１２７〜１３０は、第２の形状の第１の導電膜１２７ａ〜１３０ａと、第２の形状の第２の導電膜１２７ｂ〜１３０ｂとからなる。イオンドープ法で添加される不純物は、第２のゲート電極を構成する第１の導電膜１２７ａ〜１３０ａを通過させて添加するため、半導体膜に達するイオンの数は減少し、必然的に低濃度となる。その濃度は１×１０^１７〜１×１０^１９／ｃｍ^３となる。
【００５１】
次いで、レジストからなるマスクを形成し、ｎチャネル型ＴＦＴとなる領域を覆い隠した後、第３のドーピング処理を行う。この第３のドーピング処理により、半導体膜１２２に第３の濃度のｐ型不純物元素が添加されたｐ型不純物領域１３２、１３５を形成する。第３の濃度のｐ型の不純物領域は、１．５×１０^２０〜５×１０^２１／ｃｍ^３の濃度範囲でｐ型不純物元素が添加される。
【００５２】
以上までの工程でそれぞれのＴＦＴの第２のゲート電極および半導体膜に価電子制御を目的とした不純物を添加した領域、高濃度（１×１０^１９〜１×１０^２１／ｃｍ^３）にｎ型不純物が添加された領域１３１、１３３および低濃度（１×１０^１８〜１×１０^２０／ｃｍ^３）にｎ型不純物元素が添加された領域１３４、１３６が形成される。第１のゲート電極１０３、１０４、１０６、１０８と、第２のゲート電極１２７〜１２９は半導体膜と交差する位置においてゲート電極として機能する。また、第２の形状の配線１３０は、保持容量素子の一方の容量配線となる（図５（Ｃ））。
【００５３】
その後、それぞれの半導体膜に添加された不純物元素を活性化処理する工程を行う。この活性化はガス加熱型の瞬間熱アニール法を用いて行う。加熱処理の温度は窒素雰囲気中で４００〜７００℃、代表的には４５０〜５００℃で行う。この他に、ＹＡＧレーザーの第２高調波（５３２ｎｍ）を用いたレーザーアニール法を適用することもできる。レーザー光の照射により活性化を行うには、ＹＡＧレーザーの第２高調波（５３２ｎｍ）を用いこの光を半導体膜に照射する。勿論、レーザー光に限らずランプ光源を用いるＲＴＡ法でも同様であり、基板の両面又は基板の一方の面（例えば裏面）からランプ光源の輻射により半導体膜を加熱する。
【００５４】
その後、図６（Ａ）に示すように、プラズマＣＶＤ法で窒化シリコンから成る第１の層間絶縁膜１３７を５０〜１００ｎｍの厚さに形成し、クリーンオーブンを用いて４１０℃の熱処理を行い、窒化シリコン膜から放出される水素で半導体膜の水素化を行う。
【００５５】
次いで、第１の層間絶縁膜１３７上に有機絶縁物材料から成る第２の層間絶縁膜１３８を形成する。有機絶縁物材料を用いる理由は第２の層間絶縁膜１３８の表面を平坦化するためのものである。より完全な平坦面を得るためには、この表面をＣＭＰ法により平坦化処理することが望ましい。ＣＭＰ法を併用する場合には、第２の層間絶縁膜をプラズマＣＶＤ法で形成される酸化シリコン膜、塗布法で形成されるＳＯＧ（Ｓｐｉｎ　ｏｎ　Ｇｌａｓｓ）やＰＳＧなどを用いることもできる。
【００５６】
その後、第１のゲート絶縁膜、第２のゲート絶縁膜、第１の層間絶縁膜、又は第２のゲート絶縁膜と第２の層間絶縁膜とに開孔を形成し、配線１３９〜１４３、画素電極１４４を形成する。この配線はチタン膜とアルミニウム膜を積層して形成する（図６（Ｂ））。ここまでの工程で作製されたアクティブマトリクス基板を上面から見た様子を図８に示す。
【００５７】
以上のようにして、同一基板上にｎチャネル型ＴＦＴ２０１およびｐチャネル型ＴＦＴ２０２からなる駆動回路２０５とスイッチング用の画素ＴＦＴ２０３および保持容量素子２０４を有する画素部２０６を含むアクティブマトリクス基板を実現することができる。
【００５８】
なお、図１４に示すように、画素電極に反射型の電極となる反射電極１４４（代表的には、本実施例で示すようなＡｌを主成分とする導電膜）と透過型の電極となる透明電極１６０（代表的には、酸化インジウム・スズ（ＩＴＯ））とを用いた半透過型の表示装置とすることも可能である。なお、反射電極の反射効率を高めるために、層間絶縁膜表面にエッチング等の処理を施して凹凸を形成してから反射電極を形成してもよい。
【００５９】
駆動回路２０５のｎチャネル型ＴＦＴ２０１は、第１のゲート電極１０３、第１のゲート絶縁膜１０９、ｐ型不純物元素を１×１０^１５〜１×１０^１７／ｃｍ^３の濃度で含む第１の半導体層１１２ａおよび第３の半導体層１１８ａと、該第１の半導体層および該第３の半導体層の間に実質的に真性な第２の半導体層１５０からなるチャネル領域、低濃度（ｎ型）不純物領域１３４、ソース領域またはドレイン領域となる高濃度（ｎ型）不純物領域１３１を含む半導体層１２１、第２のゲート絶縁膜１２４および第２のゲート電極１２７からなる。
【００６０】
駆動回路２０５のｐチャネル型ＴＦＴ２０２は、第１のゲート電極１０４、第１のゲート絶縁膜１０９、ｎ型不純物元素を１×１０^１５〜１×１０^１７／ｃｍ^３の濃度で含む第１の半導体層１１４および第３の半導体層１２０と、該第１の半導体層および該第３の半導体層の間に実質的に真性な第２の半導体層１５１からなるチャネル領域、低濃度（ｐ型）不純物領域１３５、ソース領域またはドレイン領域となる高濃度（ｐ型）不純物領域１３２を含む半導体層１２２、第２のゲート絶縁膜１２４および第２のゲート電極１２８からなる。
【００６１】
画素部２０６のＴＦＴ２０３は、第１のゲート電極１０５、１０６第１のゲート絶縁膜１０９、ｐ型不純物元素を１×１０^１５〜１×１０^１７／ｃｍ^３の濃度で含む第１の半導体層１１２ｂ、１１２ｃおよび第３の半導体層１１８ｂ、１１８ｃと、該第１の半導体層および該第３の半導体層の間に実質的に真性な第２の半導体層１５２からなるチャネル領域、低濃度（ｎ型）不純物領域１３６、ソース領域またはドレイン領域となる高濃度（ｎ型）不純物領域１３３を含む半導体層１２３、第２のゲート絶縁膜１２４および第２のゲート電極１２９からなる。
【００６２】
画素部２０６の保持容量素子２０４は、画素ＴＦＴの半導体層１２３から連続して形成された半導体層１２３、第２の形状の容量配線１３０および誘電体となる第２のゲート絶縁膜１２４からなる。
【００６３】
なお、それぞれのＴＦＴにおいて、低濃度不純物領域（ＬＤＤ領域）のチャネル長方向の長さは０．５〜２．５μｍ、好ましくは１．５μｍで形成する。このようなＬＤＤの構成は、主にホットキャリア効果によるＴＦＴの劣化を防ぐことを目的としている。
【００６４】
これらｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴによりシフトレジスタ回路、バッファ回路、レベルシフタ回路、ラッチ回路などを形成することができる。特に、駆動電圧が高いバッファ回路には、ホットキャリア効果による劣化を防ぐ目的から、ｎチャネル型ＴＦＴ２０１の構造が適している。
【００６５】
また、ＣＭＯＳ構造としなくても、ＮＭＯＳ又はＰＭＯＳを基本とした回路にも本発明は同様に適用することができる。
【００６６】
（実施例２）
本実施例では、実施例１で作製したアクティブマトリクス基板を用いて、アクティブマトリクス型液晶表示装置を作製する工程の一例を示す。
【００６７】
図６（Ｂ）まで形成した後、図９に示すように配向膜１５３を形成し、ラビング処理を行う。なお、図示しないが、配向膜１５３を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成しておいても良い。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【００６８】
次いで、対向基板１５４上に対向電極１５５を形成し、その上に配向膜１５６を形成しラビング処理を施す。対向電極１５５はＩＴＯで形成する。そして、シールパターン１５７が形成された対向基板１５４を貼り合わせる。その後、両基板の間に液晶材料１５８を注入し、封止剤（図示せず）によって完全に封止する。液晶材料には公知の液晶材料を用いれば良い。このようにして図９に示すアクティブマトリクス駆動の液晶表示装置が完成する。
【００６９】
（実施例３）
本発明は、実施形態、実施例１で示されたＴＦＴの構造以外の構造のＴＦＴにも適応することができる。なお、符号は図１で用いた符号と同一の符号を用いる。
【００７０】
図１０は、基板１０上に第１のゲート電極１１、該第１のゲート電極１１上に第１のゲート絶縁膜１２、該第１のゲート絶縁膜１２上に第１の半導体層１３、該第１の半導体層１３上に第２の半導体層１４、該第２の半導体層１４上に第３の半導体層１５、該第３の半導体層１５上に第２のゲート絶縁膜１８、該第２のゲート絶縁膜１８上に第２のゲート電極１９を有している。また、第１の半導体層１３および第３の半導体層１５のチャネル領域には、一導電型を付与する不純物元素（ｎチャネル型ＴＦＴの場合は、ｐ型不純物元素であり、ｐチャネル型ＴＦＴの場合は、ｎ型不純物元素）が１×１０^１５〜１×１０^１７／ｃｍ^３の濃度で添加されている。
【００７１】
第１の半導体層１３、第２の半導体層１４および第３の半導体層１５には、チャネル領域に添加された導電型とは異なる導電型を付与する不純物元素（ｎチャネル型ＴＦＴの場合は、ｎ型不純物元素であり、ｐチャネル型ＴＦＴの場合は、ｐ型不純物元素）が高濃度（１×１０^２０〜５×１０^２１／ｃｍ^３）添加されたソース領域またはドレイン領域となる領域と、チャネル領域とソース領域またはドレイン領域１６ｂ、１７ｂとの間にチャネル領域に添加された導電型とは異なる導電型を付与する不純物元素が低濃度（１×１０^１８〜１×１０^２０／ｃｍ^３）に添加された低濃度不純物領域（ＬＤＤ領域ともいう）１６ａ、１７ａを有している。
【００７２】
第１のゲート電極１１は、第１のゲート絶縁膜１２を介してチャネル領域と重なるように形成されており、第２のゲート電極１９は第２のゲート絶縁膜１８を介してＬＤＤ領域１６ａ、１７ａと重なるように形成されている。
【００７３】
ゲート電極が絶縁膜を介してＬＤＤ領域に重なるような構造は、ＧＯＬＤ（Ｇａｔｅ−ｄｒａｉｎ　Ｏｖｅｒｌａｐｐｅｄ　ＬＤＤ）構造として知られており、ドレイン近傍の高電界が緩和されてホットキャリア注入を防ぎ、劣化現象の防止に有効である。
【００７４】
本発明と上記ＧＯＬＤ構造とを組み合わせることにより、ホットキャリア注入による劣化を防ぎ、さらに高い電界効果移動度、ドレイン電流、低いＳ値、しきい値と信頼性の高い半導体装置を実現することができる。
【００７５】
（実施例４）
本実施例では、混晶半導体を積層することにより、図２（Ａ−１）に示すようなエネルギーバンド構造を有するチャネル領域を含む半導体装置について説明する。なお、図２（Ｂ−１）は、従来のエネルギーバンド構造を有するチャネル領域を含む半導体装置についての説明図である。
【００７６】
実施形態１と同様に、基板上に第１のゲート電極、該第１のゲート電極上に第１のゲート絶縁膜を形成する。
【００７７】
次いで、第１のゲート絶縁膜上に第１の半導体層として、Ａｌ_ｘＧａＡｓ_１−ｘ膜を形成し、続いて、第１の半導体層上に第２の半導体層として、ＧａＡｓ膜を形成する。さらに、第２の半導体層上に第３の半導体層として、Ａｌ_ｘＧａＡｓ_１−ｘ膜を形成する。
【００７８】
実施例１に従い、第２のゲート絶縁膜を形成し、第２のゲート絶縁膜上に第２のゲート電極を形成した後、ｎチャネル型ＴＦＴのソース領域またはドレイン領域には、ｎ型不純物元素を、ｐチャネル型ＴＦＴのソース領域またはドレイン領域には、ｐ型不純物元素を添加することにより、図２（Ａ−１）に示すようなエネルギーバンド構造を有する半導体装置を実現することができる。
【００７９】
このように混晶半導体膜を積層することにより、不純物元素を添加した半導体層を積層することなく、図２（Ａ−１）に示すようなエネルギーバンド構造を有するチャネル領域を形成することができる。
【００８０】
（実施例５）
本発明を実施して形成されたＣＭＯＳ回路や画素部はアクティブマトリクス型液晶ディスプレイ（液晶表示装置）に用いることができる。即ち、それら液晶表示装置を表示部に組み込んだ電気器具全てに本発明を実施できる。
【００８１】
その様な電気器具としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１１、図１２及び図１３に示す。
【００８２】
図１１（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。
【００８３】
図１１（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。
【００８４】
図１１（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。
【００８５】
図１１（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。
【００８６】
図１１（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
【００８７】
図１１（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。
【００８８】
図１２（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。
【００８９】
図１２（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。
【００９０】
なお、図１２（Ｃ）は、図１２（Ａ）及び図１２（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１２（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【００９１】
また、図１２（Ｄ）は、図１２（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１２（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【００９２】
ただし、図１２に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の液晶表示装置の適用例は図示していない。
【００９３】
図１３（Ａ）は携帯電話であり、３００１は表示用パネル、３００２は操作用パネルである。表示用パネル３００１と操作用パネル３００２とは接続部３００３において接続されている。接続部３００３における、表示用パネル３００１の表示部３００４が設けられている面と操作用パネル３００２の操作キー３００６が設けられている面との角度θは、任意に変えることができる。
さらに、音声出力部３００５、操作キー３００６、電源スイッチ３００７、音声入力部３００８を有している。
【００９４】
図１３（Ｂ）は携帯書籍（電子書籍）であり、本体３１０１、表示部３１０２、３１０３、記憶媒体３１０４、操作スイッチ３１０５、アンテナ３１０６等を含む。
【００９５】
図１３（Ｃ）はディスプレイであり、本体３２０１、支持台３２０２、表示部３２０３等を含む。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【００９６】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。
【００９７】
（実施例６）
本実施例では、本発明のＤｕａｌ　Ｇａｔｅ構造（構成ａ）と、一般的なＤｕａｌ　Ｇａｔｅ構造（構成ｂ）とを用いてｇｍ、ドレイン電流等のシュミレーションを行った。なお、構成ａ及び構成ｂのトランジスタはＬ／Ｗ＝１０／８μｍ、シングルドレイン構造を想定した。また構成ａでは、第１の半導体膜および第３の半導体膜の膜厚を１０ｎｍとし、第２の半導体膜の膜厚を３０ｎｍとし、第１の半導体膜および第３の半導体膜のチャネル領域にボロンを２×１０^１６／ｃｍ^３添加し、第２の半導体膜のチャネル領域を真性（キャリア濃度を１×１０^１０／ｃｍ^３）とした。また構成ｂでは、半導体膜の膜厚を５０ｎｍとし、チャネル領域にボロンを２×１０^１６／ｃｍ^３添加した。これらのシュミレーション結果を図１５（Ａ）および（Ｂ）に示す。
【００９８】
図１５（Ａ）には、ｇｍ（トランスコンダクタンス）を示すグラフ（イ）と、Ｖｇ−Ｉｄ特性を示すグラフ（ロ）とが記載されている。グラフ（イ）をみると、構成ａは構成ｂよりｇｍが高いことがわかる。このｇｍはトランジスタの移動度とある比例関係を有しており、構成ａの移動度は構成ｂより大きいことが言える。
【００９９】
またグラフ（ロ）をみると、飽和領域において構成ａは構成ｂよりＩｄ（ドレイン電流）が高いことがわかる。ドレイン電流の高い構成ａは、同一のドレイン電流を得ることのできる構成ｂと比較すると、チャネル領域を小さくでき、トランジスタの高集積化を可能とする。
【０１００】
図１５（Ｂ）には、Ｖｄ−Ｉｄ特性を示すグラフが記載されている。図１５（Ｂ）をみると、構成ａは構成ｂよりＩｄ（ドレイン電流）が高いことが明らかにわかる。ドレイン電流の高い構成ａは、同一のドレイン電流を得ることのできる構成ｂと比較すると、チャネル領域を小さくでき、トランジスタの高集積化を可能とする。
【０１０１】
以上のように本発明により、移動度やドレイン電流が向上されたトランジスタを得ることができる。このような移動度やドレイン電流が向上されたトランジスタは、ドライバ回路に用いると好ましい。
【０１０２】
【発明の効果】
本発明の構造を有するＴＦＴに、反転状態となるようなしきい値電圧より高い電圧が印加すると、ポテンシャル障壁となる一導電型を付与する不純物元素が添加された第１の半導体層および第３の半導体層の間に形成された真性な第２の半導体層に反転層が広く形成されるため、キャリアが流れる領域が広がり、ドレイン電流が大きくなり、サブスレッショルド係数（Ｓ値）は小さくなる。Ｓ値が小さい素子は、立ち上がりが鋭い理想的なスイッチであると言える。
【０１０３】
また、チャネル領域を上記のような構造にすることにより、主な反転層が第２の半導体層に形成されるため、第２の半導体層に生じたホットキャリアが絶縁膜界面で散乱注入されることがない。したがって、電界効果移動度が向上し、さらに第１の半導体層および第２の半導体層または第２の半導体層および第３の半導体層のフェルミエネルギーの差によって生じるポテンシャルに第２の半導体層が囲まれているため、第２の半導体層で発生したホットキャリアが絶縁膜中に散乱して注入されるのを防ぐことができ、ホットキャリア劣化のドレイン電流に対する影響を小さくすることができる。
【０１０４】
以上のように、本発明によると信頼性、電気特性に優れた半導体装置を実現することができる。
【図面の簡単な説明】
【図１】本発明のＴＦＴを示す図。
【図２】本発明のチャネル領域のエネルギーバンド構造を示す図。
【図３】本発明の実施の一例を示す図。
【図４】本発明の実施の一例を示す図。
【図５】本発明の実施の一例を示す図。
【図６】本発明の実施の一例を示す図。
【図７】本発明の実施の一例を示す図。
【図８】本発明の実施の一例を示す図。
【図９】本発明の実施の一例を示す図。
【図１０】本発明の実施の一例を示す図。
【図１１】電気器具の一例を示す図。
【図１２】電気器具の一例を示す図。
【図１３】電気器具の一例を示す図。
【図１４】本発明の実施の一例を示す図。
【図１５】本発明のＴＦＴの特性を示す図。

Claims

絶縁表面上に第１の導電膜を形成し、
前記第１の導電膜上に第１の半導体膜を形成し、
前記第１の半導体膜のチャネル形成領域に不純物を添加し、
前記第１の半導体膜上に第２の半導体膜を形成し、
前記第２の半導体膜上に第３の半導体膜を形成し、
前記第３の半導体膜のチャネル形成領域に不純物を添加し、
前記第１乃至第３の半導体膜をパターニングし、
前記第１乃至第３の半導体膜にソース領域及びドレイン領域を形成し、
前記チャネル形成領域上に第２の導電膜を形成することを特徴とする薄膜トランジスタの作製方法。
絶縁表面上にｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタを有する薄膜トランジスタの作製方法において、
絶縁表面上に第１の導電膜を形成し、
前記第１の導電膜上に第１の半導体膜を形成し、
前記ｎチャネル薄膜トランジスタを形成する領域において、前記第１の半導体膜のチャネル形成領域にｐ型の不純物を添加し、
前記ｐチャネル薄膜トランジスタを形成する領域において、前記第１の半導体膜のチャネル形成領域にｎ型の不純物を添加し、
前記第１の半導体膜上に第２の半導体膜を形成し、
前記第２の半導体膜上に第３の半導体膜を形成し、
前記ｎチャネル薄膜トランジスタを形成する領域において、前記第３の半導体膜のチャネル形成領域にｐ型の不純物を添加し、
前記ｐチャネル薄膜トランジスタを形成する領域において、前記第３の半導体膜のチャネル形成領域にｎ型の不純物を添加し、
前記第１乃至第３の半導体膜をパターニングし、
前記第１乃至第３の半導体膜にソース領域及びドレイン領域を形成し、
前記チャネル形成領域上に第２の導電膜を形成することを特徴とする薄膜トランジスタの作製方法。
請求項１において、加熱又はレーザ照射により前記第１の半導体膜を結晶化し、
レーザ照射により前記第２の半導体膜を結晶化し、
加熱又はレーザ照射により前記第３の半導体膜を結晶化することを特徴とする薄膜トランジスタの作製方法。
請求項１又は２において、前記第１の半導体膜のチャネル形成領域に不純物を添加する方法は、イオンインプランテーション法、イオンドーピング法、プラズマドーピング法及び熱拡散法のいずれかであることを特徴とする薄膜トランジスタの作製方法。
請求項１乃至３のいずれか一において、前記第３の半導体膜のチャネル形成領域に不純物を添加する方法は、イオンインプランテーション法、イオンドーピング法及びプラズマドーピング法のいずれかであることを特徴とする薄膜トランジスタの作製方法。
絶縁表面上に第１の導電膜を形成し、
前記第１の導電膜上にｐ型を付与する不純物元素が添加された第１の結晶性シリコン膜を成膜し、
前記不純物元素が添加された結晶性シリコン膜上に不純物が添加されない第２の結晶性シリコン膜を成膜し、
前記不純物元素が添加されない結晶性シリコン膜上にｐ型を付与する不純物元素が添加された第３の結晶性シリコン膜を成膜し、
前記第３の結晶性シリコン膜上に第２の導電膜を形成し、
前記第１乃至第３の結晶性シリコン膜にｎ型を付与する不純物元素を注入し、ソース領域及びドレイン領域を形成することを特徴とする薄膜トランジスタの作製方法。
絶縁表面上に第１の導電膜を形成し、
前記第１の導電膜上にｎ型を付与する不純物元素が添加された第１の結晶性シリコン膜を成膜し、
前記不純物元素が添加された結晶性シリコン膜上に不純物が添加されない第２の結晶性シリコン膜を成膜し、
前記不純物元素が添加されない結晶性シリコン膜上にｎ型を付与する不純物元素が添加された第３の結晶性シリコン膜を成膜し、
前記第３の結晶性シリコン膜上に第２の導電膜を形成し、
前記第１乃至第３の結晶性シリコン膜にｐ型を付与する不純物元素を注入し、ソース領域及びドレイン領域を形成することを特徴とする薄膜トランジスタの作製方法。