JP2004054729A - システム動作監視回路 - Google Patents
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Abstract
【課題】システム設計に充軟性を持たせることが可能であると共に、安全性が強く求められる用途への適用が可能であるシステム動作監視回路の提供。
【解決手段】システムソフトウェア含むＣＰＵ１を搭載したシステムの正常動作を監視するための可変なＷＤＴカウンタ１２を備え、システム異常検出までの時間を任意に設定可能とする。また、ＷＤＴカウンタ１２動作用クロックを監視し、クロック停止検出によってＣＰＵ１に対して割り込みを発生させると共に、外部に非常停止信号を出力するクロック停止検出回路を備えた。
【選択図】 図１
【解決手段】システムソフトウェア含むＣＰＵ１を搭載したシステムの正常動作を監視するための可変なＷＤＴカウンタ１２を備え、システム異常検出までの時間を任意に設定可能とする。また、ＷＤＴカウンタ１２動作用クロックを監視し、クロック停止検出によってＣＰＵ１に対して割り込みを発生させると共に、外部に非常停止信号を出力するクロック停止検出回路を備えた。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＣＰＵを搭載したシステムの正常動作を監視するための、可変なＷＤＴカウンタを持ち、システム異常検出までの時間を任意に設定可能なシステム動作監視回路に関する。
【０００２】
【従来の技術】
（従来技術１）
従来、ＣＰＵを搭載したシステムの正常動作を監視するためのＷＤＴ（ＷａｔｃｈＤｏｇＴｉｍｅｒ）カウンタを持つ制御機器では、図４、５に示すようにＨＣ４２３（標準ロジックＩＣ）７等のマルチバイブレータを利用し、抵抗器８、コンデンサ９により設定された定数の期間（図５のｔｗｄｔ＿ａ）、ＣＰＵ１の異常でＷＤＴトリガ信号３によりトリガを与えられなかった場合、システム異常検出信号４が発生し、ＣＰＵ１に対し割り込み信号５により割り込みを発生させると共に、外部に非常停止信号６を出力し、システムを停止させる方式を行っていた。
（従来技術２）
しかし、一般的にＷＤＴトリガ動作はシステムソフトウェアの動作周期（図５のＴｓｙｓ）に合わせて行われるため、図４の方式ではシステム異常検出を行うまでの期間（図５のｔｗｄｔ＿ａ）が抵抗器８、コンデンサ９により固定されていることから、システムソフトウェアの都合によりＷＤＴトリガ信号３の発生周期（Ｔｓｙｓ）をｔｗｄｔ＿ａよりも長い周期に変更する必要がある場合は、回路変更（抵抗器８、コンデンサ９の定数変更）が必要となることが問題となっていた。そこで、図６、７のようにＯＳＣ（発振器）２による動作クロック１０を基に動作するＷＤＴカウンタ１２を備え、ＣＰＵ１の異常によりＷＤＴカウンタ値設定信号１１により任意に設定されたカウンタ値分の期間（図５のｔｗｄｔ＿ｄ。カウンタの設定により任意に期間の設定が可能）ＷＤＴカウンタトリガ信号３が与えられなかった場合、システム異常検出信号４が発生し、ＣＰＵ１に対し割り込み信号５により割り込みを発生させると共に、外部に非常停止信号６を出力することでシステムを停止させる方式により、システム異常検出を行うまでの期間の変更を実現していた。
なお、本方式はＷＤＴカウンタ機能内蔵マイコン等で一般的に採用されている技術である。
【０００３】
【発明が解決しようとする課題】
ところが、従来技術２（図６，７）ではシステム動作中にＯＳＣ２からの動作クロック１０の供給が部品故障等の問題で正常に行われなかった場合、図８に示すようにＣＰＵが停止すると共にＷＤＴカウンタ回路１２の動作も停止してしまい、システム異常検出による非常停止信号６出力ができなくなることから、安全性が強く求められる用途には適用できないという問題があった。
【０００４】
【課題を解決するための手段】
上記問題を解決するため、本発明は、システムソフトウェア含むＣＰＵを搭載したシステムの正常動作を監視するための可変なＷＤＴカウンタを備え、システム異常検出までの時間が任意に設定可能なことを特徴としている。
また、本発明は、システム正常時は前記ＣＰＵから一定周期毎に前記ＷＤＴカウンタにトリガ動作を行うことにより前記ＷＤＴカウンタのリロードを行い、システム異常時にはトリガ動作が停止してカウントダウン動作が継続され、カウント値がゼロになった時点でシステム異常検出信号を出力するタイマ機能を備えたことを特徴としている。また、ＷＤＴカウンタ動作用クロックを監視し、クロック停止検出によって前記ＣＰＵに対し割り込みを発生させると共に、外部に非常停止信号を出力するクロック停止検出回路を備えたことを特徴としている。
【０００５】
【発明の実施の形態】
以下、本発明を図に基づいて説明する。
図１は本発明の一実施例を示すブロック図、図２はクロック停止検出回路部の回路例、図３はクロック停止検出動作を説明するためのタイミングチャートである。
図１において、１はＣＰＵ、２はＣＰＵ１及びＷＤＴカウンタ回路１２動作クロック用発振器（ＯＳＣ）、１２はＷＤＴカウンタ回路、１３はハードウェアをリセットするためのリセット信号発生器、１５は動作クロック１０の停止を検出するためのクロック停止検出回路、１７はクロック停止検出回路１５を動作させるための専用発振器（ＯＳＣ）である。
【０００６】
ＷＤＴカウンタ回路１２の動作は図６、７にて従来の技術として説明済みであるので、本章ではクロック停止検出回路１５について詳細な説明を行う。
図１のクロック停止検出回路１５の回路例及びその動作をタイミングチャートで示したものが図２，３である。
図２、３においてクロック停止検出回路用発振器ＯＳＣ１７の出力クロック（ＣＬＫ＿ＤＥＴ）の周期：Ｔ２と動作クロック１０（ＣＬＫ＿ＷＤＴ）の周期：Ｔ１の関係は（Ｔ２／２）＞Ｔ１とし、クロック停止検出回路は３段のフリップフロップ（ＦＦ）１８、１９、２０から成る。動作原理を以下に示す。
まず、正常動作時の動きを以下に示す。
【０００７】
１）リセット信号発生器１３により電源投入時にリセット信号１４が発生され、／ＣＬＲ信号によりＦＦ２０＿／Ｑ出力がＨｉｇｈ（クロック停止未検出状態）となる。
２）ＦＦ１８はＣＬＫ＿ＤＥＴがＨｉｇｈの期間（ＦＦ１８＿ＣＬＲがＬｏｗ）でクリアされ、ＦＦ１８＿／Ｑ出力はＨｉｇｈとなる。
３）ＦＦ１８はＣＬＫ＿ＤＥＴがＬｏｗ（ＦＦ１８＿ＣＬＲがＨｉｇｈ）の状態でＣＬＫ＿ＷＤＴの立ち上がりエッジが入力されるとＦＦ１８＿／Ｑ出力をＬｏｗとする。
４）ＦＦ１９はＣＬＫ＿ＤＥＴの立ち上がりエッジでＦＦ１８＿／Ｑ出力（Ｌｏｗ）をラッチしＦＦ１９＿Ｑ出力をＬｏｗのままとする。
５）ＦＦ１９＿Ｑ出力がＬｏｗのままであるので、ＦＦ２０＿／Ｑ出力はＨｉｇｈ（クロック停止未検出状態）のままとなる。
【０００８】
次に、ＣＬＫ＿ＷＤＴが停止した場合の動きを以下に示す。
１）リセット信号発生器１３により電源投入時にリセット信号が発生され、／ＣＬＲ信号によりＦＦ２０＿／Ｑ出力がＨｉｇｈとなる。
２）ＦＦ１８はＣＬＫ＿ＤＥＴがＨｉｇｈの期間（ＦＦ１８＿ＣＬＲがＬｏｗ）でクリアされ、ＦＦ１８＿／Ｑ出力はＨｉｇｈとなる。
３）ＦＦ１８はＣＬＫ＿ＤＥＴがＬｏｗ（ＦＦ１８＿ＣＬＲがＨｉｇｈ）の状態でＣＬＫ＿ＷＤＴの立ち上がりエッジが入力されないため、ＦＦ１８＿／Ｑ出力がＨｉｇｈのままとなってしまう。
４）ＦＦ１９はＣＬＫ＿ＤＥＴの立ち上がりエッジでＦＦ１８＿／Ｑ出力（Ｈｉｇｈ）をラッチしＦＦ１９＿Ｑ出力をＨｉｇｈとする。
５）ＦＦ１９＿Ｑ出力がＬｏｗ→Ｈｉｇｈに変化することでＦＦ２０＿／Ｑ出力はＬｏｗ（クロック停止検出状態）となり、クロック停止検出を行うことができる。
【０００９】
【発明の効果】
本発明により、ＷＤＴを可変カウンタにて実現することで、システム動作周期に合わせてＷＤＴカウンタ値（システム異常検出までの時間）を変更できることから、システム設計に柔軟性を持たすことが可能となる。また、クロック停止検出回路を備えることでＷＤＴタイマ動作用クロックの停止を検出し、外部に非常停止信号を出力することが可能になることから、従来の可変カウンタによるＷＤＴ方式では不可能であったＷＤＴタイマ動作クロック停止時のシステム非常停止を行うことができ、安全性が強く求められる用途へのシステム動作監視回路の適用が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例を示すブロック図
【図２】クロック停止検出回路の回路例
【図３】クロック停止検出動作を示すタイミングチャート
【図４】従来の一実施例を示すブロック図（１）
【図５】従来の一実施例を示すタイミングチャート（１）
【図６】従来の一実施例を示すブロック図（２）
【図７】従来の一実施例を示すタイミングチャート（２）
【図８】従来の一実施例（２）における問題点を示すタイミングチャート（２）
【符号の説明】
１．ＣＰＵ（システムソフトウェア含む）
２．ＯＳＣ（発振器）
３．ＷＤＴトリガ信号
４．システム異常検出信号
５．ＣＰＵへの割り込み信号
６．外部機器への非常停止信号
７．ＨＣ４２３（マルチバイブレータ）
８．抵抗器（ＨＣ４２３の時定数設定用）
９．コンデンサ（ＨＣ４２３の時定数設定用）
１０．ＯＳＣからの動作クロック信号
１１．ＷＤＴカウンタ値設定信号（システム異常検出時間の設定用）
１２．ＷＤＴカウンタ回路
１３．リセット信号発生器
１４．リセット信号
１５．クロック停止検出回路
１６．クロック停止検出信号
１７．ＯＳＣ（クロック停止検出回路用）
１８．クロック停止検出回路の１段目フリップフロップ（ＦＦ）
１９．クロック停止検出回路の２段目フリップフロップ（ＦＦ）
２０．クロック停止検出回路の３段目フリップフロップ（ＦＦ）
【発明の属する技術分野】
本発明は、ＣＰＵを搭載したシステムの正常動作を監視するための、可変なＷＤＴカウンタを持ち、システム異常検出までの時間を任意に設定可能なシステム動作監視回路に関する。
【０００２】
【従来の技術】
（従来技術１）
従来、ＣＰＵを搭載したシステムの正常動作を監視するためのＷＤＴ（ＷａｔｃｈＤｏｇＴｉｍｅｒ）カウンタを持つ制御機器では、図４、５に示すようにＨＣ４２３（標準ロジックＩＣ）７等のマルチバイブレータを利用し、抵抗器８、コンデンサ９により設定された定数の期間（図５のｔｗｄｔ＿ａ）、ＣＰＵ１の異常でＷＤＴトリガ信号３によりトリガを与えられなかった場合、システム異常検出信号４が発生し、ＣＰＵ１に対し割り込み信号５により割り込みを発生させると共に、外部に非常停止信号６を出力し、システムを停止させる方式を行っていた。
（従来技術２）
しかし、一般的にＷＤＴトリガ動作はシステムソフトウェアの動作周期（図５のＴｓｙｓ）に合わせて行われるため、図４の方式ではシステム異常検出を行うまでの期間（図５のｔｗｄｔ＿ａ）が抵抗器８、コンデンサ９により固定されていることから、システムソフトウェアの都合によりＷＤＴトリガ信号３の発生周期（Ｔｓｙｓ）をｔｗｄｔ＿ａよりも長い周期に変更する必要がある場合は、回路変更（抵抗器８、コンデンサ９の定数変更）が必要となることが問題となっていた。そこで、図６、７のようにＯＳＣ（発振器）２による動作クロック１０を基に動作するＷＤＴカウンタ１２を備え、ＣＰＵ１の異常によりＷＤＴカウンタ値設定信号１１により任意に設定されたカウンタ値分の期間（図５のｔｗｄｔ＿ｄ。カウンタの設定により任意に期間の設定が可能）ＷＤＴカウンタトリガ信号３が与えられなかった場合、システム異常検出信号４が発生し、ＣＰＵ１に対し割り込み信号５により割り込みを発生させると共に、外部に非常停止信号６を出力することでシステムを停止させる方式により、システム異常検出を行うまでの期間の変更を実現していた。
なお、本方式はＷＤＴカウンタ機能内蔵マイコン等で一般的に採用されている技術である。
【０００３】
【発明が解決しようとする課題】
ところが、従来技術２（図６，７）ではシステム動作中にＯＳＣ２からの動作クロック１０の供給が部品故障等の問題で正常に行われなかった場合、図８に示すようにＣＰＵが停止すると共にＷＤＴカウンタ回路１２の動作も停止してしまい、システム異常検出による非常停止信号６出力ができなくなることから、安全性が強く求められる用途には適用できないという問題があった。
【０００４】
【課題を解決するための手段】
上記問題を解決するため、本発明は、システムソフトウェア含むＣＰＵを搭載したシステムの正常動作を監視するための可変なＷＤＴカウンタを備え、システム異常検出までの時間が任意に設定可能なことを特徴としている。
また、本発明は、システム正常時は前記ＣＰＵから一定周期毎に前記ＷＤＴカウンタにトリガ動作を行うことにより前記ＷＤＴカウンタのリロードを行い、システム異常時にはトリガ動作が停止してカウントダウン動作が継続され、カウント値がゼロになった時点でシステム異常検出信号を出力するタイマ機能を備えたことを特徴としている。また、ＷＤＴカウンタ動作用クロックを監視し、クロック停止検出によって前記ＣＰＵに対し割り込みを発生させると共に、外部に非常停止信号を出力するクロック停止検出回路を備えたことを特徴としている。
【０００５】
【発明の実施の形態】
以下、本発明を図に基づいて説明する。
図１は本発明の一実施例を示すブロック図、図２はクロック停止検出回路部の回路例、図３はクロック停止検出動作を説明するためのタイミングチャートである。
図１において、１はＣＰＵ、２はＣＰＵ１及びＷＤＴカウンタ回路１２動作クロック用発振器（ＯＳＣ）、１２はＷＤＴカウンタ回路、１３はハードウェアをリセットするためのリセット信号発生器、１５は動作クロック１０の停止を検出するためのクロック停止検出回路、１７はクロック停止検出回路１５を動作させるための専用発振器（ＯＳＣ）である。
【０００６】
ＷＤＴカウンタ回路１２の動作は図６、７にて従来の技術として説明済みであるので、本章ではクロック停止検出回路１５について詳細な説明を行う。
図１のクロック停止検出回路１５の回路例及びその動作をタイミングチャートで示したものが図２，３である。
図２、３においてクロック停止検出回路用発振器ＯＳＣ１７の出力クロック（ＣＬＫ＿ＤＥＴ）の周期：Ｔ２と動作クロック１０（ＣＬＫ＿ＷＤＴ）の周期：Ｔ１の関係は（Ｔ２／２）＞Ｔ１とし、クロック停止検出回路は３段のフリップフロップ（ＦＦ）１８、１９、２０から成る。動作原理を以下に示す。
まず、正常動作時の動きを以下に示す。
【０００７】
１）リセット信号発生器１３により電源投入時にリセット信号１４が発生され、／ＣＬＲ信号によりＦＦ２０＿／Ｑ出力がＨｉｇｈ（クロック停止未検出状態）となる。
２）ＦＦ１８はＣＬＫ＿ＤＥＴがＨｉｇｈの期間（ＦＦ１８＿ＣＬＲがＬｏｗ）でクリアされ、ＦＦ１８＿／Ｑ出力はＨｉｇｈとなる。
３）ＦＦ１８はＣＬＫ＿ＤＥＴがＬｏｗ（ＦＦ１８＿ＣＬＲがＨｉｇｈ）の状態でＣＬＫ＿ＷＤＴの立ち上がりエッジが入力されるとＦＦ１８＿／Ｑ出力をＬｏｗとする。
４）ＦＦ１９はＣＬＫ＿ＤＥＴの立ち上がりエッジでＦＦ１８＿／Ｑ出力（Ｌｏｗ）をラッチしＦＦ１９＿Ｑ出力をＬｏｗのままとする。
５）ＦＦ１９＿Ｑ出力がＬｏｗのままであるので、ＦＦ２０＿／Ｑ出力はＨｉｇｈ（クロック停止未検出状態）のままとなる。
【０００８】
次に、ＣＬＫ＿ＷＤＴが停止した場合の動きを以下に示す。
１）リセット信号発生器１３により電源投入時にリセット信号が発生され、／ＣＬＲ信号によりＦＦ２０＿／Ｑ出力がＨｉｇｈとなる。
２）ＦＦ１８はＣＬＫ＿ＤＥＴがＨｉｇｈの期間（ＦＦ１８＿ＣＬＲがＬｏｗ）でクリアされ、ＦＦ１８＿／Ｑ出力はＨｉｇｈとなる。
３）ＦＦ１８はＣＬＫ＿ＤＥＴがＬｏｗ（ＦＦ１８＿ＣＬＲがＨｉｇｈ）の状態でＣＬＫ＿ＷＤＴの立ち上がりエッジが入力されないため、ＦＦ１８＿／Ｑ出力がＨｉｇｈのままとなってしまう。
４）ＦＦ１９はＣＬＫ＿ＤＥＴの立ち上がりエッジでＦＦ１８＿／Ｑ出力（Ｈｉｇｈ）をラッチしＦＦ１９＿Ｑ出力をＨｉｇｈとする。
５）ＦＦ１９＿Ｑ出力がＬｏｗ→Ｈｉｇｈに変化することでＦＦ２０＿／Ｑ出力はＬｏｗ（クロック停止検出状態）となり、クロック停止検出を行うことができる。
【０００９】
【発明の効果】
本発明により、ＷＤＴを可変カウンタにて実現することで、システム動作周期に合わせてＷＤＴカウンタ値（システム異常検出までの時間）を変更できることから、システム設計に柔軟性を持たすことが可能となる。また、クロック停止検出回路を備えることでＷＤＴタイマ動作用クロックの停止を検出し、外部に非常停止信号を出力することが可能になることから、従来の可変カウンタによるＷＤＴ方式では不可能であったＷＤＴタイマ動作クロック停止時のシステム非常停止を行うことができ、安全性が強く求められる用途へのシステム動作監視回路の適用が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例を示すブロック図
【図２】クロック停止検出回路の回路例
【図３】クロック停止検出動作を示すタイミングチャート
【図４】従来の一実施例を示すブロック図（１）
【図５】従来の一実施例を示すタイミングチャート（１）
【図６】従来の一実施例を示すブロック図（２）
【図７】従来の一実施例を示すタイミングチャート（２）
【図８】従来の一実施例（２）における問題点を示すタイミングチャート（２）
【符号の説明】
１．ＣＰＵ（システムソフトウェア含む）
２．ＯＳＣ（発振器）
３．ＷＤＴトリガ信号
４．システム異常検出信号
５．ＣＰＵへの割り込み信号
６．外部機器への非常停止信号
７．ＨＣ４２３（マルチバイブレータ）
８．抵抗器（ＨＣ４２３の時定数設定用）
９．コンデンサ（ＨＣ４２３の時定数設定用）
１０．ＯＳＣからの動作クロック信号
１１．ＷＤＴカウンタ値設定信号（システム異常検出時間の設定用）
１２．ＷＤＴカウンタ回路
１３．リセット信号発生器
１４．リセット信号
１５．クロック停止検出回路
１６．クロック停止検出信号
１７．ＯＳＣ（クロック停止検出回路用）
１８．クロック停止検出回路の１段目フリップフロップ（ＦＦ）
１９．クロック停止検出回路の２段目フリップフロップ（ＦＦ）
２０．クロック停止検出回路の３段目フリップフロップ（ＦＦ）
Claims (3)
- システムソフトウェア含むＣＰＵを搭載したシステムの正常動作を監視するための可変なＷＤＴカウンタを備え、システム異常検出までの時間が任意に設定可能なことを特徴とするシステム動作監視回路。
- システム正常時は前記ＣＰＵから一定周期毎に前記ＷＤＴカウンタにトリガ動作を行うことにより前記ＷＤＴカウンタのリロードを行い、システム異常時にはトリガ動作が停止してカウントダウン動作が継続され、カウント値がゼロになった時点でシステム異常検出信号を出力するタイマ機能を備えたことを特徴とする請求項１に記載のシステム動作監視回路。
- ＷＤＴカウンタ動作用クロックを監視し、クロック停止検出によって前記ＣＰＵに対し割り込みを発生させると共に、外部に非常停止信号を出力するクロック停止検出回路を備えたことを特徴とするシステム動作監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002213425A JP2004054729A (ja) | 2002-07-23 | 2002-07-23 | システム動作監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002213425A JP2004054729A (ja) | 2002-07-23 | 2002-07-23 | システム動作監視回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004054729A true JP2004054729A (ja) | 2004-02-19 |
Family
ID=31936021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002213425A Pending JP2004054729A (ja) | 2002-07-23 | 2002-07-23 | システム動作監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004054729A (ja) |
-
2002
- 2002-07-23 JP JP2002213425A patent/JP2004054729A/ja active Pending
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