JP2004040330A - 同期誤り検出回路 - Google Patents
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Abstract
【課題】通信の品質を維持し、通信の信頼性を確保する。
【解決手段】受信パルス系列の同期ずれによって生じる誤りを検出する同期誤り検出回路において、前記受信パルス系列を構成する各パルスの立ち上がりエッジまたは立ち下がりエッジを検出するエッジ検出手段と、前記パルスの時間幅に応じた一定の時間で、循環的に変化する循環番号を発生する循環番号発生手段と、前記エッジ検出手段が前記エッジを検出したときに、当該エッジに前記循環番号発生手段が発生した循環番号を付与する循環番号付与手段と、前記受信パルス系列上で、前記各エッジに付与された循環番号の変化を所定の処理手順で統計的に処理することによって、同期ずれの発生を検出する同期ずれ検出手段とを備える。
【選択図】 図１
【解決手段】受信パルス系列の同期ずれによって生じる誤りを検出する同期誤り検出回路において、前記受信パルス系列を構成する各パルスの立ち上がりエッジまたは立ち下がりエッジを検出するエッジ検出手段と、前記パルスの時間幅に応じた一定の時間で、循環的に変化する循環番号を発生する循環番号発生手段と、前記エッジ検出手段が前記エッジを検出したときに、当該エッジに前記循環番号発生手段が発生した循環番号を付与する循環番号付与手段と、前記受信パルス系列上で、前記各エッジに付与された循環番号の変化を所定の処理手順で統計的に処理することによって、同期ずれの発生を検出する同期ずれ検出手段とを備える。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は同期誤り検出回路に関し、例えば、１つの受信装置のなかにＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ ｃｏｄｅ）などの誤り制御方式に対応した誤り制御機構とともに実装して好適なものである。
【０００２】
【従来の技術】
ディジタル無線装置では、一般的にデータの誤り制御（誤り検出または誤り訂正）に、ＣＲＣやＦＥＣ（Ｆｏｒｗａｒｄ ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ）を用いている。
【０００３】
ＣＲＣ方式では、まず送信側で送信データに対して、あらかじめ定められた生成多項式を用いて処理をおこない、その結果を冗長符号としてデータ列に付加して送信する。次に受信側では、受信データを送信側と同様の処理によりあらかじめ定められた生成多項式で割り切れるがどうかを検査する。検査の結果、割り切ることができず、オール“０”以外の出力が得られた場合には、伝送路で、データの誤りが発生したものと判定することができる。
【０００４】
又、ＦＥＣ方式の場合は、誤り検出をおこなう機能に加えて、さらに冗長符号を用いて誤り訂正をおこなう機能も備えている。
【０００５】
ただしＦＥＣ方式の誤り検出は、符号構成上、長いバースト誤りへの対処が難しいことがあるのに対し、ＣＲＣ方式は長いバースト誤りも高い精度で検出することができる。このため、誤りの発生頻度などの条件に応じて、ＦＥＣ方式とＣＲＣ方式を使いわけることも、より高精度な誤り検出や誤り訂正のために有効であり、ＣＲＣ方式やＦＥＣ方式を組み合わせて使用することも少なくない。
【０００６】
なお、ＣＲＣ方式によって誤りが検出されたり、ＦＥＣ方式によって検出された誤りがＦＥＣ方式で用いる符号の誤り訂正能力を越えている場合などには、送信元へ再送を要求することになる。
【０００７】
伝送路で誤りが発生する原因には様々なものがあり得るが、例えば、周辺から放射されたノイズなどの影響で誤りが混入することがある。また、伝送路が無線の場合には、送信側と受信側の距離が長すぎて受信する電波が弱すぎる場合などにも、誤りが発生する。
【０００８】
あるいは、使用しているクロックに位相ずれが発生した場合など、送信側の通信装置内部あるいは受信側の通信装置内部で、このような誤りが発生することもあり得る。この意味では、通信装置内部も前記伝送路の一部である。
【０００９】
【発明が解決しようとする課題】
しかしながら、ＣＲＣ方式やＦＥＣ方式など既存の誤り制御方式の基礎となる符号理論は、送信側と受信側で同期が完全に取れていることを前提として構築された理論であるため、この前提が成立しない場合には、本来の性能を期待することはできない。
【００１０】
そして実際の通信では、ビットの抜けや挿入が発生して、この前提が成り立たないことも多い。ここで、ビットの抜けとは、本来、データ系列のなかに存在しているビットが伝送路で削除されてしまう現象であり、ビットの挿入とは、本来、データ系列のなかに存在していないビットが伝送路で追加されてしまう現象である。
【００１１】
同期が完全に取れていることを前提とするＣＲＣ方式やＦＥＣ方式などの符号理論の立場からみると、たとえ、１ビットの抜け（あるいは挿入）が発生したとしても、当該１ビット以降の全ビット（後述するチェックパターンも含む）が誤っていることと同じ（抜けの場合にはこの全ビットが前にシフトし、挿入の場合には後ろにシフトするため）であるから、膨大な規模のバースト誤りの発生に等しい。このバースト誤りの規模があまりに膨大なものであると、ＦＥＣ方式はもちろん、ＣＲＣ方式の誤り検出能力をも越えて、正常に誤りを検出することができなくなる可能性がある。
【００１２】
例えば、ＣＲＣ方式のみで誤り検出の機能を実現しようとした場合、生成多項式をｇ（Ｄ）＝Ｄ１６＋Ｄ１２＋Ｄ５＋１とすると、冗長符号は１６ビットとなり、この冗長符号によるチェックパターンの数は、６５５３６（＝２１６）通りとなる。よってランダムに誤りが発生した場合、実際には誤りが発生しているのに発生していないものと判定する等の誤判定が発生してしまう確率は１／６５５３６と低いが、受信データの激しい位相変動や、上述したクロックの位相ずれ等によってビットの挿入やビットの抜けが発生して大規模なバースト誤りが発生すると、誤判定の発生確率は極めて高いものとなり、誤り検出の信頼性が低い。
【００１３】
このため、通信の品質を維持することも困難である。
【００１４】
【課題を解決するための手段】
かかる課題を解決するために、本発明では、受信パルス系列の同期ずれによって生じる誤りを検出する同期誤り検出回路において、（１）前記受信パルス系列を構成する各パルスの立ち上がりエッジまたは立ち下がりエッジを検出するエッジ検出手段と、（２）前記パルスの時間幅に応じた一定の時間で、循環的に変化する循環番号を発生する循環番号発生手段と、（３）前記エッジ検出手段が前記エッジを検出したときに、当該エッジに前記循環番号発生手段が発生した循環番号を付与する循環番号付与手段と、（４）前記受信パルス系列上で、前記各エッジに付与された循環番号の変化を所定の処理手順で統計的に処理することによって、同期ずれの発生を検出する同期ずれ検出手段とを備えたことを特徴とする。
【００１５】
【発明の実施の形態】
（Ａ）実施形態
以下、本発明にかかる同期誤り検出回路の実施形態について説明する。
【００１６】
（Ａ−１）第１の実施形態の構成
本実施形態において特徴的な位相変動エラー検出回路１０は、図５に示すように、受信機能を持つ通信装置２０の内部において、当該受信機能（特に、復号部）の一部を構成する構成要素である。
【００１７】
図５において、当該通信装置２０は、当該位相変動エラー検出回路１０と、ＣＲＣ処理回路２１と、ＦＥＣ処理回路２２と、エラー検出制御部２３と、再送要求部２４とを備えている。
【００１８】
このうちＣＲＣ処理回路２１と、ＦＥＣ処理回路２２と、位相変動エラー検出回路１０には、受信データ系列ＲＤ１が供給されている。
【００１９】
受信データ系列ＲＤ１は、伝送路ＰＬを介して当該通信装置２０に受信され、必要なフィルタや、Ａ／Ｄ変換（アナログ−ディジタル変換）などの処理を経て、ＣＲＣ処理回路２１と、ＦＥＣ処理回路２２と、位相変動エラー検出回路１０に供給されるものである。この伝送路ＰＬは、無線伝送路でも有線伝送路でもかまわないし、無線区間と有線区間が混在した伝送路でもかまわない。上述したように通信装置の内部も伝送路ＰＬの一部であり得るから、フィルタやＡ／Ｄ変換器も伝送路ＰＬに含まれるものであってよい。
【００２０】
ＣＲＣ処理回路２１は、前記ＣＲＣ方式を利用して受信データ系列ＲＤ１の誤り検出を行う回路であり、ＦＥＣ処理回路２２は前記ＦＥＣ方式を利用して受信データ系列ＲＤ１の誤り検出や誤り訂正を行う回路である。
【００２１】
本実施形態では、１つの通信装置２０の内部にＣＲＣ処理回路２１とＦＥＣ処理回路２２を搭載しているが、必要ならば、いずれか一方は省略してもよいし、いずれか一方あるいは双方を他の誤り制御方式に対応した回路と置き換えてもよい。
【００２２】
また、詳細については後述するが、前記位相変動エラー検出回路１０は、前記受信データ系列ＲＤ１につき、上述したビットの抜けや挿入などに起因する同期ずれが起こっているか否かを検出する回路である。同期ずれの発生を検出すると、当該位相変動エラー検出回路１０は、位相変動エラー信号ＥＤ３をエラー検出制御部２３に供給する。
【００２３】
エラー検出制御部２３は、ＣＲＣ処理回路２１，ＦＥＣ処理回路２２、および位相変動エラー検出回路１０の出力をもとに、復号動作（誤り制御動作）を制御する部分である。具体的には、位相変動エラー検出回路１０から位相変動エラー信号ＥＤ３が出力されないときには、ＣＲＣ処理回路２１やＥＦＣ処理回路２２の出力ＥＤ１，ＥＤ２を利用した処理を行い、位相変動エラー検出回路１０から位相変動エラー信号ＥＤ３が出力されたときには、ＣＲＣ処理回路２１やＥＦＣ処理回路２２の出力ＥＤ１，ＥＤ２を無視するとともに再送制御信号ＲＳ１を出力する。この再送制御信号ＲＳ１を受け取ると、再送要求部２４は再送要求信号ＲＣ１を受信データ系列ＲＤ１の送信元の通信装置（図示せず）に送信し、同じ内容のデータ系列をふたたび送信（再送）させる。これが、受信側の通信装置２０では、新たな受信データ系列ＲＤ１となる。
【００２４】
このような処理を行う理由は、位相変動エラー検出回路１０から位相変動エラー信号ＥＤ３が出力されていないときには、送信側の通信装置と受信側の当該通信装置２０のあいだで同期が取れていて、ＣＲＣ処理回路２１やＥＦＣ処理回路２２の出力ＥＤ１，ＥＤ２の信頼性が高い状態であるのに対し、位相変動エラー検出回路１０から位相変動エラー信号ＥＤ３が出力されているときは、送信側の通信装置と受信側の当該通信装置２０のあいだで同期ずれが発生していて、ＣＲＣ処理回路２１やＥＦＣ処理回路２２の出力ＥＤ１，ＥＤ２が信頼できないからである。
【００２５】
再送による新たな受信データＲＤ１が通信装置２０に受信されたとき伝送路ＰＬの状態が改善されていれば、前記ビットの抜けや挿入等は発生せず同期ずれは起こらないため、今度は移動変動エラー検出回路１０から位相変動エラー信号ＥＤ３は出力されない。この場合、ＣＲＣ処理回路２１，ＦＥＣ処理回路２２の出力ＥＤ１，ＥＤ２は十分に信頼できるから、エラー検出制御部２３は、これらの出力ＥＤ１，ＥＤ２に応じた処理を行うことになる。
【００２６】
当該位相変動エラー検出回路１０の主要部の構成例を図１に示す。
【００２７】
（Ａ−１−１）位相変動エラー検出回路の構成例
図１において、当該位相変動エラー検出回路１０は、変化点検出回路１１，１２と、位相カウンタ１３と、位相番号選択回路１４と、位相平均化回路１５と、平均回数レジスタ１６と、位相変動測定回路１７と、位相変動エラー判定回路１８と、最大位相変動幅レジスタ１９とを備えている。
【００２８】
このうち変化点検出回路１１，１２は、前記受信データ系列ＲＤ１のハイレベルとローレベルの変化点（すなわち、受信データ系列ＲＤ１を構成する各パルスの立ち上がりエッジおよび立ち下がりエッジ）を検出する回路である。変化点検出回路１１は、０から１への変化点（ハイレベルを１とし、ローレベルを０とする正論理では、立ち上がりエッジ）を検出するための回路で、変化点検出回路１２は、１から０への変化点（前記正論理では、立ち下がりエッジ）を検出するための回路である。
【００２９】
このような変化点検出回路１１，１２の機能を実現する回路構成には様々なものがあり得るが、一例として、図６に示すような回路構成とすることができる。変化点検出回路１１と１２の回路構成は同じであってよいが、図６には、主として、変化点検出回路１１を示したものとして説明する。
【００３０】
図６において当該変化点検出回路１１は、サンプリング回路３０と、保持回路３１と、比較回路３２と、しきい値設定回路３３とを備えている。
【００３１】
このうちサンプリング回路３０は、前記受信データ系列ＲＤ１を、当該受信データ系列ＲＤ１のデータレート（単位時間当たりのパルス数（データパルスの数））よりも十分に高速なクロックＨＣ１を用いてサンプリングしてサンプリング値ＳＰを出力する回路である。一例として、本実施形態では、当該クロックＨＣ１のクロック周波数（単位時間当たりのパルス数（クロックパルスの数））を、前記受信データ系列ＲＤ１のデータレートの８倍とする。
【００３２】
このことは、図２（ａ）および（ｂ）からも明らかなように、受信データ系列ＲＤ１のサンプリングを８回おこなうあいだには、通常、１回の立ち上がりエッジまたは立ち下がりエッジが検出されることを意味する。なお、図２（ｂ）では受信データ系列ＲＤ１として、ＮＲＺ方式の伝送符号を用いている。
【００３３】
保持回路３１は当該サンプリング値ＳＰを保持し保持値ＨＬとして出力する回路で、前記クロックＨＣ１に応じて新たなサンプリング値ＳＰがサンプリング回路３０から供給されるたびに、保持値ＨＬの値を変化させる。
【００３４】
しきい値設定回路３３は、予め設定を受けたしきい値ＴＨＳを出力する回路である。
【００３５】
出力されたしきい値ＴＨＳは、比較回路３２によって、前記保持値ＨＬと大小の比較が行われる。しきい値ＴＨＳとしては、前記データパルスのハイレベルよりも十分に小さく、ローレベルよりも十分に大きい値を設定しておく。
【００３６】
変化点検出回路１１の場合、受信データ系列ＲＤ１中の立ち上がりエッジを検出することが目的なので、保持値ＨＬがしきい値ＴＨＳよりも大きくなったときに比較回路３２から変化点検出信号（立ち上がりエッジ検出信号）ＶＴ１を出力する。もしも図６が、当該変化点検出回路１１ではなく、立ち下がりエッジの検出を目的とする変化点検出回路１２を示したものであれば、これとは反対に、保持値ＨＬがしきい値ＴＨＳよりも小さくなったときに、比較回路３２から変化点検出信号（立ち下がりエッジ検出信号）ＶＴ２を出力することになる。
【００３７】
比較回路３２以外の構成要素３０，３１，３３については、変化点検出回路１１と１２のあいだで共用することが可能である。ただし、しきい値ＴＨＳは、変化点検出回路１１と１２で異なる値を用いてもよい。
【００３８】
図１上の前記位相カウンタ１３は、当該変化点検出回路１１，１２と同様にクロックＨＣ１の供給を受けるカウンタで、当該クロックＨＣ１のクロックパルスが供給されるたびにそのカウント値ＮＢ１を変化させる（ここでは、インクリメント（＋１）させるものとする）。当該カウント値ＮＢ１は１〜８の範囲の整数値であり、最小値の１からクロックパルスが供給されるたびにカウントアップしてゆき、最大値の８に達すると、次のカウント値ＮＢ１はふたたび最小値の１にもどる動作を繰り返す循環式のカウンタである。
【００３９】
位相番号選択回路１４は、前記変化点検出回路１１，１２が出力する変化点検出信号ＶＴ１，ＶＴ２と当該位相カウンタ１３が出力するカウント値ＮＢ１の供給を受け、変化点検出信号ＶＴ１またはＶＴ２が供給されたときに、供給を受けていたカウント値ＮＢ１を、位相番号（各エッジの位相を示す番号）として選択する回路である。当該選択は、受信データ系列ＲＤ１中の立ち上がりエッジおよび立ち下がりエッジに位相番号を付与することに等しい操作である。
【００４０】
このような位相番号選択回路１４の機能を実現する回路構成には様々なものがあり得るが、一例として、図７に示すような回路構成とすることができる。
【００４１】
図７において、当該位相番号選択回路１４は、振分回路４０と、４つのレジスタ４１〜４４を備えている。
【００４２】
このうちレジスタ４１〜４４は、例えば、パラレルに配置（位相カウンタ１３からカウント値ＮＢ１を受け取る入力部も、位相平均化回路１５に選択した位相番号（カウント値ＮＢ１）を出力する出力部もパラレル）された複数のＤ−ＦＦ（Ｄフリップフロップ）から構成された記憶部で、各Ｄ−ＦＦは、所定の振分順序に応じて振分回路４０を介して供給される変化点検出信号（この信号もまた、パルス信号）ＶＴ１またはＶＴ２の立ち上がりエッジまたは立ち下がりエッジ（エッジが立ち上がりに対応するものか立ち下がりに対応するものかを明示的に区別する操作は行わない）が供給されたときに、入力端子（入力部）に供給されていた前記カウント値ＮＢ１を出力端子（出力部）に取り込む。
【００４３】
Ｄ−ＦＦは変化点検出信号ＶＴ１，ＶＴ２のエッジが供給されたタイミングで動作するが、位相番号（ＮＢ１）を、当該変化点検出信号ＶＴ１，ＶＴ２の立ち上がりエッジで出力端子に取り込むか、立ち下がりエッジで取り込むかは、Ｄ−ＦＦの構成によって予め決定されている。
【００４４】
前記カウント値ＮＢ１が１〜８の範囲の整数値であれば、位相番号も、１〜８の範囲の整数値であるから、一例として、末尾のＤを１０進表現を示し、末尾のＢを２進表現を示すものとし、１Ｄを０００Ｂで表し、２Ｄを００１Ｂで表し、…、８Ｄを１１１Ｂで表すものとすると、１〜８Ｄは０００〜１１１Ｂとなり、レジスタ４１〜４４は３ビットのレジスタ（すなわち、３つのＤ−ＦＦで構成できるレジスタ）とすることができる。
【００４５】
振分回路４０は、前記変化点検出回路１１，１２から供給される変化点検出信号ＶＴ１およびＶＴ２を、供給された順番に所定の振分順序にしたがって、レジスタ４１〜４４に供給する回路である。この振分順序は、一例として、４１，４２，４３，４４，４１，…（この４１〜４４は、各レジスタに付与された符号をもって各レジスタを示したものである）の順番で循環するものであってよい。
【００４６】
受信データ系列ＲＤ１においては、立ち上がりエッジの次には立ち下がりエッジが出現し、当該立ち下がりエッジの次には立ち上がりエッジが出現するため、このような振分回路４０とレジスタ４１〜４４の連携により、各レジスタ４１〜４４には、立ち上がりエッジの位相を示す位相番号ＮＢ１と立ち下がりエッジの位相を示す位相番号ＮＢ１が交互に、（受信データ系列ＲＤ１上で）連続する４エッジ分（例えば、図２（ｂ）に示すＥＧ１１〜ＥＧ１４）、格納されることになる。
【００４７】
例えば、レジスタ４１に格納される位相番号ＮＢ１がＮＢ１１であり、レジスタ４２に格納される位相番号ＮＢ１がＮＢ１２であり、レジスタ４３に格納される位相番号ＮＢ１がＮＢ１３であり、レジスタ４４に格納される位相番号ＮＢ１がＮＢ１４であるものとすると、一例として、当該ＮＢ１１が図２（ｂ）上の立ち上がりエッジＥＧ１１に付与された図２（ａ）上の４で、当該ＮＢ１２は、図２（ｂ）上の立ち下がりエッジＥＧ１２に付与された図２（ａ）上の５で、当該ＮＢ１３は、図２（ｂ）上の立ち上がりエッジＥＧ１３に付与された図２（ａ）上の４で、当該ＮＢ１４は、図２（ｂ）上の立ち下がりエッジＥＧ１４に付与された図２（ａ）上の７となる。
【００４８】
もちろん、各レジスタ４１〜４４上に格納されている位相番号ＮＢ１１〜ＮＢ１４の値は、振分回路４０から変化点検出信号ＶＴ１またはＶＴ２が供給されるたびに循環的に書き換えられていく。
【００４９】
また、前記振分回路４０から各レジスタ４１〜４４に供給される変化点検出信号ＶＴ１、ＶＴ２のうち、レジスタ４４に供給される変化点検出信号ＶＴ１またはＶＴ２は、演算開始タイミング信号ＴＭとして位相平均化回路１５にも供給される。これは後述する個々の平均化演算を開始するタイミングを具体的に位相平均化回路１５に伝える信号である。
【００５０】
図１の位相平均化回路１５は、４つのレジスタ４１〜４４が格納している位相番号ＮＢ１１〜ＮＢ１４を位相番号ＳＬとして読出し、次の式（１）に応じて平均化演算を実行し位相平均値ＡＶ１を出力する回路である。
【００５１】
ＡＶ１＝基準値＋（差分１＋差分２＋差分３）／平均回数 …（１）
ここで、基準値とは、前記レジスタ４１に格納されているＮＢ１１に対応する値である。また、差分１〜差分３とは、当該基準値と、後続する３エッジの各位相番号ＳＬ（前記ＮＢ１２〜ＮＢ１４）との差（例えば、エッジＥＧ１２の場合、ＮＢ１２−ＮＢ１１、具体的には、＋１＝５−４）を示している。
【００５２】
この背景には、ジッタなどのまったくない（もちろん、ビットの抜けや挿入もない）理想的なケースでは、図２（ｂ）の受信データ系列ＲＤ１は図２（ｍ）に示すようになり、立ち上がりエッジも立ち下がりエッジも区別することなく、最初のエッジ（ここでは、ＥＦ１１）に付与される位相番号（図示の例では５）と同じ位相番号が後続の全エッジＥＬ１２〜ＥＬ１９等に付与されることがある。これは、前記クロックＨＣ１（図２（ｋ）参照）のクロック周波数を受信データ系列ＲＤ１のデータレート（図２（ｌ）のデータ処理クロックに対応）の整数倍に選定していることからして当然である。
【００５３】
しかしながら現実の伝送路ＰＬでは、通常、ジッタが発生して各エッジの位相番号は変動するので、例えば、図２（ｂ）のような受信データ系列となる。
【００５４】
ジッタによって各エッジの位相番号が変動しても、その変動幅が大きなものでなければ、図２（ｌ）に示すデータ処理クロックの立ち上がりエッジに対応するデータ打ち抜きポイントが、受信データ系列ＲＤ１のハイレベルまたはローレベルの中央付近を打ち抜いて受信データ系列ＲＤ１中の“１”を正しく“１”として認識し、“０”を正しく“０”として認識することができるから、送信側の通信装置と受信側の通信装置２０のあいだで同期を取ることはでき、正常な通信を維持することができる。本実施形態の位相変動エラー検出回路１０では、上述したビットの抜けや挿入の発生だけでなく、大きすぎるジッタの発生も検出することが可能である。
【００５５】
前記位相平均値ＡＶ１は、前記伝送路ＰＬにおける４エッジ分の区間の平均的なジッタの変動幅を示しているとみることができる。
【００５６】
位相平均化回路１５は、例えば、図２（ｉ）に示すような位相変動測定開始タイミングを示すトリガ信号ＴＲ１の供給を受け、当該トリガ信号ＴＲ１の立ち上がりエッジの受信により、いつでも前記平均化演算を開始できる状態になる。ただし実際に位相平均化回路１５が個々の平均化演算を開始するのは、前記演算開始タイミング信号ＴＭが供給されたときである。位相平均化回路１５の内部構成によっては、トリガ信号ＴＲ１、演算開始タイミング信号ＴＭのいずれか一方を省略することが可能である。
【００５７】
前記ジッタの影響を考慮すると、平均化演算に必要な連続４エッジの位相番号ＮＢ１１〜ＮＢ１４がそろったことを伝える演算開始タイミング信号ＴＭを使用することは、位相番号選択回路１４や位相平均化回路１５の実装の効率化に有効である。
【００５８】
なお、前記式（１）は、平均化演算の意味が理解しやすい形にしてあるが、現実の実装にあたっては、ハードウエア的またはソフトウエア的に効率良く位相平均化回路１５が処理できる形に、当該式（１）を適宜変形して最適化してよいことは当然である。例えば、１つずつ差分（差分１〜差分３）を求めたあとでこれらを加算するのではなく、レジスタ４２〜４４内の位相番号を全部加算したあとで当該加算結果から基準値を３回減算するほうが、平均化演算の過程で各差分（差分１〜差分３）を一時的に蓄積しておく必要がなくなって処理効率（例えば、空間効率）が高くなる可能性がある。
【００５９】
平均回数レジスタ１６は、前記式（１）の分母に使用される平均回数ＡＲ１（ここでは、図２（ｅ）に示すように、ＡＲ１＝４）を予め格納してあるレジスタである。当該平均回数ＡＲ１は位相平均化回路１５が必要な場合にはいつでも平均回数レジスタ１６から読み出すことができる。
【００６０】
当該位相平均化回路１５から前記位相平均値ＡＶ１を受け取る位相変動測定回路１７は、時系列に供給される位相平均値ＡＶ１のうち、時間的に隣接している２つの位相平均値ＡＶ１の差（の絶対値）として平均値変動幅ＰＶ１を測定し出力する減算器である。
【００６１】
位相変動エラー判定回路１８は当該平均値変動幅ＰＶ１を、最大位相変動幅レジスタ１９から供給されるしきい値ＴＨ１（ここでは、図２（ｆ）に示すように、ＴＨ１＝２）と比較し、ＰＶ１のほうがＴＨ１より大きい場合に、前記位相変動エラー信号ＥＤ３を出力する比較器である。
【００６２】
最大位相変動幅レジスタ１９には、許容できる平均値変動幅ＰＶ１の上限を規定する値として、予め、当該しきい値ＴＨ１を格納しておく。
【００６３】
なお、前記位相平均化回路１５，位相変動測定回路１７、位相変動エラー判定回路１８の機能は、ハードウエア的には単純な組合せ論理回路として実現できるし、ソフトウエア的には一般的な汎用レジスタやＲＡＭの作業領域、および演算装置などを用いて容易に実現することができる。
【００６４】
また、図２（ｌ）に示した前記データ処理クロックは本来、その立ち上がりエッジのタイミングで受信データ系列ＲＤ１の各パルスを打ち抜いて、各パルスが“１”を指すものか、“０”を指すものかを識別する狭義の復号過程で用いられるクロックである。図１に示した位相変動エラー検出回路１０内の各構成要素１１〜１９のうち構成要素１１〜１３は前記クロックＨＣ１に応じて動作するため当該データ処理クロックの供給を受ける必要はない。
【００６５】
ただし、必要ならば、構成要素１５〜１８には、当該データ処理クロックを供給するようにしてもよい。
【００６６】
以下、上記のような構成を有する本実施形態の動作について、図２のタイミングチャートを参照しながら説明する。
【００６７】
（Ａ−２）第１の実施形態の動作
例えば、図２（ｂ）に示すような受信データ系列ＲＤ１を受信しているとき、前記位相平均化回路１５に、前記トリガＴＲ１が供給されると、位相変動エラー検出回路１０の動作が開始する。
【００６８】
図５に示した通信装置２０は、当該位相変動エラー検出回路１０と、ＣＲＣ処理回路２１と、ＦＥＣ処理回路２２とを、常時、同時並列的に動作させるものであってもよく、通常はＣＲＣ処理回路２１と、ＦＥＣ処理回路２２だけを動作させ、これらによる通信の品質が劣化してきたときに、位相変動エラー検出回路１０を動作させるようにしてもよい。
【００６９】
いずれにしても、前記トリガＴＲ１が供給されたタイミングで、位相変動エラー検出回路１０が有効に動作を開始する。また、遅くとも、当該トリガＴＲ１が位相平均化回路１５に供給されたときには、位相変動エラー検出回路１０内の他の構成要素１１，１２，１３，１４なども動作を開始する。
【００７０】
図２（ａ）〜（ｎ）は、左方ほど時刻が早く、右方ほど時刻が遅い。したがって、前記変化点検出回路１１，１２に供給される受信データ系列ＲＤ１上の各エッジは、ＥＧ１１，ＥＧ１２，ＥＧ１３，ＥＧ１４，ＥＧ１５，ＥＧ１６，…の順番で変化点検出回路１１，１２に受信される。そして、立ち上がりエッジであるＥＧ１１，ＥＧ１３，ＥＧ１５，…が供給される各タイミングで変化点検出回路１１が変化点検出信号ＶＴ１を出力し、立ち下がりエッジであるＥＧ１２，ＥＧ１４，ＥＧ１６，…が供給される各タイミングで変化点検出回路１２が変化点検出信号ＶＴ２を出力する。
【００７１】
図２の例にしたがえば、最初に位相番号選択回路１４に供給される変化点検出信号は、立ち上がりエッジＥＧ１１を検出したことによって変化点検出回路１１から供給される変化点検出信号ＶＴ１である。位相番号選択回路１４内の前記振分回路４０は、前記振分手順にしたがい、当該変化点検出信号ＶＴ１をレジスタ４１に供給するから、そのとき位相カウンタ１３が出力しているカウント値ＮＢ１（図２（ａ）の例では４）は、位相番号ＮＢ１１として、レジスタ４１内に格納される。当該ＮＢ１１は、平均化演算においては前記式（１）の基準値となる位相番号である。
【００７２】
次に位相番号選択回路１４に供給される変化点検出信号は立ち下がりエッジＥＧ１２を検出したことによって変化点検出回路１２から供給される変化点検出信号ＶＴ２である。
【００７３】
このときも、最初に変化点検出信号ＶＴ１が供給された場合と同様、位相番号選択回路１４内の前記振分回路４０は、前記振分手順にしたがい、当該変化点検出信号ＶＴ２をレジスタ４２に供給するから、そのとき位相カウンタ１３が出力しているカウント値ＮＢ１（図２（ａ）の例では５）は、位相番号ＮＢ１２として、レジスタ４２内に格納される。当該ＮＢ１２は、平均化演算においては前記式（１）の差分１のもとになる位相番号である。
【００７４】
以降も同様にして、エッジＥＧ１３，ＥＧ１４に対応して変化点検出回路１１，１２から変化点検出信号ＶＴ１，ＶＴ２が供給されるたびに、前記振分回路４０がレジスタ４３，４４に当該変化点検出信号ＶＴ１，ＶＴ２を供給し、そのたびに、その時点の位相カウンタ１３のカウント値ＮＢ１が、位相番号ＮＢ１３，ＮＢ１４としてレジスタ４３，４４に格納される。図２（ａ）および（ｂ）の例では、ＮＢ１３は４で、ＮＢ１４は７である。
【００７５】
レジスタ４４に供給される変化点検出信号（ここではＶＴ２）は、同時に、前記演算開始タイミング信号ＴＭとして位相平均化回路１５にも供給されるから、当該ＴＭを受け取った位相平均化回路１５は、前記式（１）の平均化演算を実行するための、４エッジ分の位相番号ＮＢ１１〜ＮＢ１４がレジスタ４１〜４４内にそろったことを認識し、位相番号ＳＬとしてこれらＮＢ１１〜ＮＢ１４を読出して、当該平均化演算を実行し、算出した位相平均値ＡＶ１を出力する。
【００７６】
この場合、ＮＢ１１〜ＮＢ１４の値は、
（ＮＢ１１，ＮＢ１２，ＮＢ１３，ＮＢ１４）＝（４，５，４，７）
であるから、前記式（１）は、
４＋（１＋０＋３）／４＝５
となり、位相平均値ＡＶ１は、５である。
【００７７】
この位相平均値ＡＶ１（＝５）は、位相変動測定回路１７に供給される。位相変動測定回路１７にとって、当該５は、最初に供給される位相平均値ＡＶ１であるから、単に、格納するだけである。
【００７８】
エッジＥＧ１１〜ＥＧ１４につづく４エッジＥＧ１５〜ＥＧ１８についても、変化点検出回路１１，１２，位相カウンタ１３，位相番号選択回路１４，位相平均化回路１５において、これと同様な動作が繰り返される。
【００７９】
ただし、図２（ａ）、（ｂ）から明らかなように、エッジＥＧ１５〜ＥＧ１８では、前記ＮＢ１１〜ＮＢ１４の値は、前記エッジＥＧ１１〜ＥＧ１４と異なり、
（ＮＢ１１，ＮＢ１２，ＮＢ１３，ＮＢ１４）＝（６，６，２，２）
である。したがって、前記式（１）は、
６＋（０＋４＋４）／４＝８
となり、位相平均値ＡＶ１は、８である。
【００８０】
この８が、位相平均化回路１５から位相変動測定回路１７に供給されると、位相変動測定回路１７は、前回の４エッジＥＧ１１〜ＥＧ１４に関する位相平均値ＡＶ１である５と、当該８の差を取って、図２（ｈ）に示す位相変動測定値ＰＶ１として、３（＝８−５）を算出する。
【００８１】
この位相変動測定値ＰＶ１（＝３）が位相変動エラー判定回路１８に供給されると、位相変動エラー判定回路１８では、当該３を、最大位相変動幅レジスタ１９に格納されているしきい値ＴＨ１（＝２）と比較する。この場合、しきい値ＴＨ１よりも位相変動測定値ＰＶ１のほうが大きいため、位相変動エラー判定回路１８は、図２（ｊ）に示す位相変動エラー信号ＥＤ３を出力して、前記エラー検出制御部２３に、同期ずれの発生を通知する。
【００８２】
この位相変動エラー信号ＥＤ３を受け取ったとき、図５のエラー検出制御部２３が、ＣＲＣ処理回路２１やＥＦＣ処理回路２２の出力ＥＤ１，ＥＤ２を無視するとともに再送制御信号ＲＳ１を出力し、再送要求部２４に再送要求信号ＲＣ１を送信させること等は、すでに説明した通りである。
【００８３】
なお、当該位相変動エラー信号ＥＤ３を出力した時点で位相変動エラー検出回路１０の動作を停止してもよいが、停止せず、２つ目以降の位相平均値ＡＶ１が供給されたときに位相変動測定回路１７が行う動作も、２つ目の位相平均値ＡＶ１である８の供給を受けた場合と同様としてもよい。この場合、例えば、３つ目の位相平均値ＡＶ１の供給を受けたときには、３つ目の位相平均値ＡＶ１から当該８を減算し、その減算結果を前記しきい値ＴＨ１と比較することになる。
【００８４】
また、前記平均回数ＡＲ１の値を変更すれば、平均化に利用する連続エッジの数を増減することができる。
【００８５】
（Ａ−３）第１の実施形態の効果
本実施形態によれば、ＣＲＣ処理回路（２１）やＦＥＣ処理回路（２２）だけでは、前記誤判定をまねく可能性の高い同期ずれが発生した場合でも、当該同期ずれを位相変動エラー検出回路（１０）で正確に検出して、当該誤判定の影響を抑制し誤り検出の信頼性を補完できるから、通信の品質を維持し、通信の信頼性を確保することができる。
【００８６】
なお、本実施形態の位相変動エラー検出回路で検出できる同期ずれの原因としては、上述したビットの抜けや挿入だけでなく、変動幅が大きすぎるジッタも含まれる。
【００８７】
（Ｂ）第２の実施形態
以下では、本実施形態が第１の実施形態と相違する点についてのみ説明する。
【００８８】
この相違点は、主として、前記位相平均化回路１５が，パルス幅測定回路５５（図３参照）に置き換わった点にある。これに伴い、前記位相変動エラー判定回路１８はパルス幅エラー判定回路５８に置換し、前記最大位相変動幅レジスタ１９は最短パルス幅レジスタ５９に置換し、前記平均回数レジスタ１６は使用しない構成となった。
【００８９】
（Ｂ−１）第２の実施形態の構成および動作
本実施形態のパルス幅エラー検出回路５０の通信装置２０内における役割は、第１の実施形態に位相変動エラー検出回路１０と同じである。
【００９０】
当該パルス幅エラー検出回路５０の主要部の構成例を示す図３において、第１の実施形態と基本的に同じ機能を有する構成要素および信号には、図１と同じ符号１１，１２，１３，１４，ＲＤ１，ＶＴ１，ＶＴ２，ＮＢ１、ＳＬ、ＴＭを付与してその詳しい説明は省略する。
【００９１】
なお、本実施形態の動作を示すタイミングチャートである図４と、第１の実施形態のタイミングチャートである図２とを対比すれば明らかなように、図４（ｂ）と図２（ｂ）の受信データ系列ＲＤ１の波形形状は相違しているが、これは説明の都合上、そのような形状を選んだだけである。本実施形態の受信データ系列ＲＤ１も、ＮＲＺ方式の伝送符号を用いている点で第１の実施形態と同じであり、データレートの８倍のサンプリング周波数を用いる点でも同じである。
【００９２】
時間的に連続する一連の受信データ系列ＲＤ１のうち、ある時間区間を取り出したものが図２（ｂ）に示す波形で、別な時間区間を取り出したものが図４（ｂ）の波形であるとみることもできる。
【００９３】
当該受信データ系列ＲＤ１の波形が相違しているため、当然、図４（ｃ）の位相番号は図２（ｃ）の位相番号とその値が相違し、図４（ｄ）の位相番号も図２（ｄ）の位相番号とその値が相違している。
【００９４】
第１の実施形態の位相平均化回路１５が連続４エッジの位相平均値ＡＶ１を求めるものであったのに対し、本実施形態のパルス幅測定回路５５は、ハイパルス幅値（１つのハイレベル区間の長さ）やローパルス幅値（１つのローレベル区間の長さ）、すなわち、連続２エッジの間隔を求めるものである。
【００９５】
したがって、第１の実施形態の位相平均化回路１５は、連続４エッジの位相番号が前記レジスタ４１〜４４内にそろうまで、前記平均化演算を実行することができなかったが、本実施形態のパルス幅測定回路５５は、連続２エッジがそろったときに、ロー（Ｌｏｗ）パルス幅値またはハイ（Ｈｉｇｈ）パルス幅値を求めることができる。
【００９６】
ジッタのない理想的な受信データ系列を示した図４（ｌ）から、本実施形態のデューティ比は５０％であることがわかるが、デューティ比５０％の場合には、本来のローパルス幅値とハイパルス幅値は同じなので、両者を区別することなく、同期ずれを検出することができる。
【００９７】
したがって、パルス幅測定回路５５は、単に連続２エッジがそろったときに、その２エッジの位相番号の差を求めるだけでローパルス幅値（またはハイパルス幅値）を算出することができる。
【００９８】
このため、前記位相番号選択回路１４は、本実施形態では、４つのレジスタ４１〜４４を持つ必要はなく、２つのレジスタだけを持てばよい。そして、２つのレジスタに位相番号がそろうのを待たなければならない動作開始直後を除き、いずれか一方のレジスタに新しい位相番号が格納されるたびに、次の式（２）に応じたパルス幅演算を実行し、パルス幅値ＰＷ１を算出する。
【００９９】
ＰＷ１＝最大位相番号−旧位相番号＋新位相番号 …（２）
ここで、最大位相番号とは、前記カウント値ＮＢ１の範囲１〜８の最大値、すなわち、８を指す。また、旧位相番号とは前記位相番号選択回路１４内の２つのレジスタに格納されている位相番号のうち古いほうを指し、新位相番号とは、当該２つのレジスタに格納されている位相番号のうち新しいほうを指す。
【０１００】
したがって、例えば、図４（ｂ）に示す受信データ系列ＲＤ１のうち最初のエッジであるＥＧ２１の位相番号４と、２番目のエッジであるＥＧ２２の位相番号５が、前記２つのレジスタの各々にこの順番で格納されたときには、前記式（２）は、
ＰＷ１＝８−４＋５＝９
となる。この９は、図４（ｆ）に示した最初のハイレベルパルス幅値である。
【０１０１】
同様に、３番目のエッジＥＧ２３の位相番号４が前記２つのレジスタのうち古いほうの位相番号（ここでは、４）を格納したレジスタに格納されると、今度は、ここで格納した位相番号４が新位相番号となり、前回の新位相番号であるＥＧ２２の位相番号５が旧位相番号となるため、式（２）は、
ＰＷ１＝８−５＋４＝７
となる。この７は、図４（ｇ）に示した最初のローパルス幅値である。
【０１０２】
以降は、同様な動作の繰り返しであり、新たな位相番号がいずれかのレジスタに格納されるごとに、前記式（２）にしたがって、パルス幅演算が実行され、新たなパルス幅値ＰＷ１が算出される。パルス幅値ＰＷ１としては、例えば図４（ｆ）に示すようなハイパルス幅値と、図４（ｈ）に示すようなローパルス幅値が交互に得られる。
【０１０３】
本実施形態では、前記最短パルス幅レジスタ５９に、許容できるパルス幅の下限を示す値として、しきい値ＴＨ２が格納され、パルス幅測定回路５５で得られたパルス幅値ＰＷ１が、当該しきい値ＴＨ２より長いか否かをパルス幅エラー判定回路５８が検査する。
【０１０４】
しきい値ＴＨ２未満のパルス幅値ＰＷ１が得られると、当該パルス幅エラー判定回路５８は、同期ずれの発生を前記エラー検出制御部２３に伝えるパルス幅エラー信号ＥＤ４を出力する。
【０１０５】
一般的には、しきい値で許容できる上限を設定し、あるしきい値よりも長いパルス幅値ＰＷ１が得られたときに、パルス幅エラー信号を出力する構成を取ることも可能であるが、ここでは、前記受信データ系列ＲＤ１の伝送符号としてＮＲＺ方式を用いているために、正常時でも長いパルス幅値（原理的には、無限に長いパルス幅値もあり得る）が得られるから、しきい値ＴＨ２として下限を設定する構成としてある。
【０１０６】
受信データ系列ＲＤ１の伝送符号として、例えば、ＲＺ方式を用いる場合などには、しきい値ＴＨ２で、下限を設定することも上限を設定することも可能である。
【０１０７】
本実施形態では、許容できるパルス幅の下限を示す前記しきい値ＴＨ２の値は、図４（ｅ）に示すように、５である。したがって、当該５未満のパルス幅値ＰＷ１が得られたときに、前記パルス幅エラー信号ＥＤ４が出力される。
【０１０８】
図４（ｉ）では、ＥＰ１とＥＰ２のパルス幅エラー信号ＥＤ４が得られている。
【０１０９】
信号ＥＰ１は、図４（ｂ）のエッジＥＧ２４とＥＧ２５のあいだのローパルス幅値が４となって、しきい値ＴＨ２（＝５）を下回ったことに対応する。信号ＥＰ２は、図４（ｂ）のエッジＥＧ２７とＥＧ２８のあいだのハイパルス幅値が１となって、しきい値ＴＨ２（＝５）を下回ったことに対応する。
【０１１０】
エッジＥＧ２４とＥＧ２５のあいだのローパルス幅値は、受信データ系列ＲＤ１のデューティ比の変動によって発生したものであるが、このようなデューティ比の変動は、上述したビットの抜けや挿入、ジッタなどに起因して発生し得る。また、エッジＥＧ２７とＥＧ２８のあいだのハイパルス幅値は、例えば、ノイズ（場合によって、このノイズは、ビットの挿入などとして認識され得る）などによって発生し得る。
【０１１１】
パルス幅エラー検出回路５０がパルス幅エラー信号ＥＤ４を出力したときのエラー検出制御部２３の動作は、第１の実施形態で、位相変動エラー信号ＥＤ３が出力された場合と同じであってよい。
【０１１２】
（Ｂ−３）第２の実施形態の効果
本実施形態によれば、第１の実施形態とほぼ同等な効果を、異なる構成によって得ることができる。
【０１１３】
加えて、本実施形態では、連続する２エッジ間で、パルス幅値の正常性を検査できるので、演算のために４エッジを要し、なおかつ、当該４エッジから求めた位相平均値の差を取る第１の実施形態に比べて、はるかに速やかに、同期ずれを検出することが可能である。
【０１１４】
（Ｃ）他の実施形態
なお、上記第１の実施形態では時間的に連続するエッジにつき、抜けなくその位相番号を求めて平均化演算を実行したが、速やかに同期ずれを検出する必要性が高くない場合などには、平均化演算に使用しないエッジが存在してもかまわない。例えば、１エッジ置き（例えば、前記ＥＧ１２，ＥＧ１４，ＥＧ１６は無視する）や、２エッジ置きに、位相番号を求めて平均化演算を実行しても、上記とほぼ同等な効果を得ることができる。同様なことは、第２の実施形態についても成立する。
【０１１５】
また、上記第１、第２の実施形態では、通信装置２０内に位相変動エラー検出回路１０またはパルス幅エラー検出回路５０のいずれかを配置するものとしたが、これら双方を１つの通信装置内に配置してもかまわない。その場合、例えば、位相変動エラー検出回路１０またはパルス幅エラー検出回路５０のいずれか一方から同期ずれの発生を示す出力ＥＤ３またはＥＤ４が出力されたことをもって、前記エラー検出制御部（前記２３に相当）は、同期ずれが発生したものと認識するようにしてもよい。
【０１１６】
さらに、上記第２の実施形態では受信データ系列のデューティ比は５０％であったが、これが５０％以外の場合には、本来のハイパルス幅値とローパルス幅値が異なるため、パルス幅測定回路５５ではハイパルス幅値とローパルス幅値を区別して算出し、しきい値ＴＨ２も、ハイパルス幅のためのしきい値と、ローパルス幅のためのしきい値を別個に用意する必要がある。
【０１１７】
そして、算出したパルス幅値ＰＷ１がハイパルス幅値に対応するものである場合には、パルス幅エラー判定回路５８でハイパルス幅のためのしきい値と比較し、ローパルス幅値に対応するものである場合には、パルス幅エラー判定回路５８でローパルス幅のためのしきい値と比較することになる。
【０１１８】
また、送信側の通信装置と受信側の通信装置２０のあいだで、受信データ系列ＲＤ１の伝送速度を重視する第１の通信モードと、伝送速度を犠牲にしても伝送品質を重視する第２の通信モードがある場合には、次のような構成を取ることも有効である。
【０１１９】
すなわち、前記位相変動エラー信号ＥＤ３および／またはパルス幅エラー信号ＥＤ４の発生頻度を所定のしきい値と比較し、この発生頻度が当該しきい値以下の場合には第１の通信モードで通信を行い、当該しきい値を越えた場合には、伝送路ＰＬの状態が安定的に劣化していると判断して、第２の通信モードに切り替えて伝送品質の向上をはかる。
【０１２０】
また、第２の通信モードに切り替えたあとも、前記発生頻度の測定としきい値との比較を行い、発生頻度がしきい値以下にもどった場合には、通信モードも第１の通信モードに復帰する。
【０１２１】
発生頻度の測定やしきい値との比較は、ソフトウエア的に行ってもハードウエア的に行ってもかまわない。
【０１２２】
ただし発生頻度の測定は、前記平均化演算やパルス幅演算に比べて十分に遅い処理速度で実行可能であるため、ソフトウエア的に実現できる可能性が高い。ハードウエアでもソフトウエアでも実現可能ならば、一般的に、ソフトウエアで実現したほうが柔軟性や拡張性などの点で有利である。
【０１２３】
以上の説明では主としてハードウエア的に本発明を実現したが、本発明はソフトウエア的に実現することも可能である。
【０１２４】
【発明の効果】
以上に説明したように、本発明によれば、既存の誤り制御方式（例えば、ＣＲＣ方式やＦＥＣ方式など）が誤判定を行いやすいケースでも、誤り検出の信頼性を補完できるため、通信の品質を維持し、通信の信頼性を確保することが可能である。
【図面の簡単な説明】
【図１】第１の実施形態に係る位相変動エラー検出回路の主要部の構成例を示す概略図である。
【図２】第１の実施形態の動作を示すタイミングチャートである。
【図３】第２の実施形態に係るパルス幅エラー検出回路の主要部の構成例を示す概略図である。
【図４】第２の実施形態の動作を示すタイミングチャートである。
【図５】第１および第２の実施形態に関する通信装置の復号部における主要部の構成例を示す概略図である。
【図６】第１および第２の実施形態で使用する変化点検出回路の主要部の構成例を示す概略図である。
【図７】第１の実施形態で使用する位相番号選択回路の主要部の構成例を示す概略図である。
【符号の説明】
１０…位相変動エラー検出回路、１１，１２…変化点検出回路、１３…位相カウンタ、１４…位相番号選択回路、１５…位相平均化回路、１６…平均回数レジスタ、１７…位相変動測定回路、１８…位相変動エラー判定回路、１９…最大位相変動幅レジスタ、２０…通信装置、２１…ＣＲＣ処理回路、２２…ＦＥＣ処理回路、２３…エラー検出制御部、２４…再送要求部、４０…振分回路、４１〜４４…レジスタ、５０…パルス幅エラー検出回路、５５…パルス幅測定回路、５８…パルス幅エラー判定回路、５９…最大パルス幅レジスタ、ＮＢ１…カウント値、ＮＢ１１〜ＮＢ１４…位相番号（選択されたカウント値）、ＶＴ１，ＶＴ２…変化点検出信号、ＴＭ…演算開始タイミング信号、ＥＧ１１〜ＥＧ１９，ＥＧ２１〜ＥＧ３１…エッジ、ＲＤ１…受信データ系列。
【発明の属する技術分野】
本発明は同期誤り検出回路に関し、例えば、１つの受信装置のなかにＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ ｃｏｄｅ）などの誤り制御方式に対応した誤り制御機構とともに実装して好適なものである。
【０００２】
【従来の技術】
ディジタル無線装置では、一般的にデータの誤り制御（誤り検出または誤り訂正）に、ＣＲＣやＦＥＣ（Ｆｏｒｗａｒｄ ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ）を用いている。
【０００３】
ＣＲＣ方式では、まず送信側で送信データに対して、あらかじめ定められた生成多項式を用いて処理をおこない、その結果を冗長符号としてデータ列に付加して送信する。次に受信側では、受信データを送信側と同様の処理によりあらかじめ定められた生成多項式で割り切れるがどうかを検査する。検査の結果、割り切ることができず、オール“０”以外の出力が得られた場合には、伝送路で、データの誤りが発生したものと判定することができる。
【０００４】
又、ＦＥＣ方式の場合は、誤り検出をおこなう機能に加えて、さらに冗長符号を用いて誤り訂正をおこなう機能も備えている。
【０００５】
ただしＦＥＣ方式の誤り検出は、符号構成上、長いバースト誤りへの対処が難しいことがあるのに対し、ＣＲＣ方式は長いバースト誤りも高い精度で検出することができる。このため、誤りの発生頻度などの条件に応じて、ＦＥＣ方式とＣＲＣ方式を使いわけることも、より高精度な誤り検出や誤り訂正のために有効であり、ＣＲＣ方式やＦＥＣ方式を組み合わせて使用することも少なくない。
【０００６】
なお、ＣＲＣ方式によって誤りが検出されたり、ＦＥＣ方式によって検出された誤りがＦＥＣ方式で用いる符号の誤り訂正能力を越えている場合などには、送信元へ再送を要求することになる。
【０００７】
伝送路で誤りが発生する原因には様々なものがあり得るが、例えば、周辺から放射されたノイズなどの影響で誤りが混入することがある。また、伝送路が無線の場合には、送信側と受信側の距離が長すぎて受信する電波が弱すぎる場合などにも、誤りが発生する。
【０００８】
あるいは、使用しているクロックに位相ずれが発生した場合など、送信側の通信装置内部あるいは受信側の通信装置内部で、このような誤りが発生することもあり得る。この意味では、通信装置内部も前記伝送路の一部である。
【０００９】
【発明が解決しようとする課題】
しかしながら、ＣＲＣ方式やＦＥＣ方式など既存の誤り制御方式の基礎となる符号理論は、送信側と受信側で同期が完全に取れていることを前提として構築された理論であるため、この前提が成立しない場合には、本来の性能を期待することはできない。
【００１０】
そして実際の通信では、ビットの抜けや挿入が発生して、この前提が成り立たないことも多い。ここで、ビットの抜けとは、本来、データ系列のなかに存在しているビットが伝送路で削除されてしまう現象であり、ビットの挿入とは、本来、データ系列のなかに存在していないビットが伝送路で追加されてしまう現象である。
【００１１】
同期が完全に取れていることを前提とするＣＲＣ方式やＦＥＣ方式などの符号理論の立場からみると、たとえ、１ビットの抜け（あるいは挿入）が発生したとしても、当該１ビット以降の全ビット（後述するチェックパターンも含む）が誤っていることと同じ（抜けの場合にはこの全ビットが前にシフトし、挿入の場合には後ろにシフトするため）であるから、膨大な規模のバースト誤りの発生に等しい。このバースト誤りの規模があまりに膨大なものであると、ＦＥＣ方式はもちろん、ＣＲＣ方式の誤り検出能力をも越えて、正常に誤りを検出することができなくなる可能性がある。
【００１２】
例えば、ＣＲＣ方式のみで誤り検出の機能を実現しようとした場合、生成多項式をｇ（Ｄ）＝Ｄ１６＋Ｄ１２＋Ｄ５＋１とすると、冗長符号は１６ビットとなり、この冗長符号によるチェックパターンの数は、６５５３６（＝２１６）通りとなる。よってランダムに誤りが発生した場合、実際には誤りが発生しているのに発生していないものと判定する等の誤判定が発生してしまう確率は１／６５５３６と低いが、受信データの激しい位相変動や、上述したクロックの位相ずれ等によってビットの挿入やビットの抜けが発生して大規模なバースト誤りが発生すると、誤判定の発生確率は極めて高いものとなり、誤り検出の信頼性が低い。
【００１３】
このため、通信の品質を維持することも困難である。
【００１４】
【課題を解決するための手段】
かかる課題を解決するために、本発明では、受信パルス系列の同期ずれによって生じる誤りを検出する同期誤り検出回路において、（１）前記受信パルス系列を構成する各パルスの立ち上がりエッジまたは立ち下がりエッジを検出するエッジ検出手段と、（２）前記パルスの時間幅に応じた一定の時間で、循環的に変化する循環番号を発生する循環番号発生手段と、（３）前記エッジ検出手段が前記エッジを検出したときに、当該エッジに前記循環番号発生手段が発生した循環番号を付与する循環番号付与手段と、（４）前記受信パルス系列上で、前記各エッジに付与された循環番号の変化を所定の処理手順で統計的に処理することによって、同期ずれの発生を検出する同期ずれ検出手段とを備えたことを特徴とする。
【００１５】
【発明の実施の形態】
（Ａ）実施形態
以下、本発明にかかる同期誤り検出回路の実施形態について説明する。
【００１６】
（Ａ−１）第１の実施形態の構成
本実施形態において特徴的な位相変動エラー検出回路１０は、図５に示すように、受信機能を持つ通信装置２０の内部において、当該受信機能（特に、復号部）の一部を構成する構成要素である。
【００１７】
図５において、当該通信装置２０は、当該位相変動エラー検出回路１０と、ＣＲＣ処理回路２１と、ＦＥＣ処理回路２２と、エラー検出制御部２３と、再送要求部２４とを備えている。
【００１８】
このうちＣＲＣ処理回路２１と、ＦＥＣ処理回路２２と、位相変動エラー検出回路１０には、受信データ系列ＲＤ１が供給されている。
【００１９】
受信データ系列ＲＤ１は、伝送路ＰＬを介して当該通信装置２０に受信され、必要なフィルタや、Ａ／Ｄ変換（アナログ−ディジタル変換）などの処理を経て、ＣＲＣ処理回路２１と、ＦＥＣ処理回路２２と、位相変動エラー検出回路１０に供給されるものである。この伝送路ＰＬは、無線伝送路でも有線伝送路でもかまわないし、無線区間と有線区間が混在した伝送路でもかまわない。上述したように通信装置の内部も伝送路ＰＬの一部であり得るから、フィルタやＡ／Ｄ変換器も伝送路ＰＬに含まれるものであってよい。
【００２０】
ＣＲＣ処理回路２１は、前記ＣＲＣ方式を利用して受信データ系列ＲＤ１の誤り検出を行う回路であり、ＦＥＣ処理回路２２は前記ＦＥＣ方式を利用して受信データ系列ＲＤ１の誤り検出や誤り訂正を行う回路である。
【００２１】
本実施形態では、１つの通信装置２０の内部にＣＲＣ処理回路２１とＦＥＣ処理回路２２を搭載しているが、必要ならば、いずれか一方は省略してもよいし、いずれか一方あるいは双方を他の誤り制御方式に対応した回路と置き換えてもよい。
【００２２】
また、詳細については後述するが、前記位相変動エラー検出回路１０は、前記受信データ系列ＲＤ１につき、上述したビットの抜けや挿入などに起因する同期ずれが起こっているか否かを検出する回路である。同期ずれの発生を検出すると、当該位相変動エラー検出回路１０は、位相変動エラー信号ＥＤ３をエラー検出制御部２３に供給する。
【００２３】
エラー検出制御部２３は、ＣＲＣ処理回路２１，ＦＥＣ処理回路２２、および位相変動エラー検出回路１０の出力をもとに、復号動作（誤り制御動作）を制御する部分である。具体的には、位相変動エラー検出回路１０から位相変動エラー信号ＥＤ３が出力されないときには、ＣＲＣ処理回路２１やＥＦＣ処理回路２２の出力ＥＤ１，ＥＤ２を利用した処理を行い、位相変動エラー検出回路１０から位相変動エラー信号ＥＤ３が出力されたときには、ＣＲＣ処理回路２１やＥＦＣ処理回路２２の出力ＥＤ１，ＥＤ２を無視するとともに再送制御信号ＲＳ１を出力する。この再送制御信号ＲＳ１を受け取ると、再送要求部２４は再送要求信号ＲＣ１を受信データ系列ＲＤ１の送信元の通信装置（図示せず）に送信し、同じ内容のデータ系列をふたたび送信（再送）させる。これが、受信側の通信装置２０では、新たな受信データ系列ＲＤ１となる。
【００２４】
このような処理を行う理由は、位相変動エラー検出回路１０から位相変動エラー信号ＥＤ３が出力されていないときには、送信側の通信装置と受信側の当該通信装置２０のあいだで同期が取れていて、ＣＲＣ処理回路２１やＥＦＣ処理回路２２の出力ＥＤ１，ＥＤ２の信頼性が高い状態であるのに対し、位相変動エラー検出回路１０から位相変動エラー信号ＥＤ３が出力されているときは、送信側の通信装置と受信側の当該通信装置２０のあいだで同期ずれが発生していて、ＣＲＣ処理回路２１やＥＦＣ処理回路２２の出力ＥＤ１，ＥＤ２が信頼できないからである。
【００２５】
再送による新たな受信データＲＤ１が通信装置２０に受信されたとき伝送路ＰＬの状態が改善されていれば、前記ビットの抜けや挿入等は発生せず同期ずれは起こらないため、今度は移動変動エラー検出回路１０から位相変動エラー信号ＥＤ３は出力されない。この場合、ＣＲＣ処理回路２１，ＦＥＣ処理回路２２の出力ＥＤ１，ＥＤ２は十分に信頼できるから、エラー検出制御部２３は、これらの出力ＥＤ１，ＥＤ２に応じた処理を行うことになる。
【００２６】
当該位相変動エラー検出回路１０の主要部の構成例を図１に示す。
【００２７】
（Ａ−１−１）位相変動エラー検出回路の構成例
図１において、当該位相変動エラー検出回路１０は、変化点検出回路１１，１２と、位相カウンタ１３と、位相番号選択回路１４と、位相平均化回路１５と、平均回数レジスタ１６と、位相変動測定回路１７と、位相変動エラー判定回路１８と、最大位相変動幅レジスタ１９とを備えている。
【００２８】
このうち変化点検出回路１１，１２は、前記受信データ系列ＲＤ１のハイレベルとローレベルの変化点（すなわち、受信データ系列ＲＤ１を構成する各パルスの立ち上がりエッジおよび立ち下がりエッジ）を検出する回路である。変化点検出回路１１は、０から１への変化点（ハイレベルを１とし、ローレベルを０とする正論理では、立ち上がりエッジ）を検出するための回路で、変化点検出回路１２は、１から０への変化点（前記正論理では、立ち下がりエッジ）を検出するための回路である。
【００２９】
このような変化点検出回路１１，１２の機能を実現する回路構成には様々なものがあり得るが、一例として、図６に示すような回路構成とすることができる。変化点検出回路１１と１２の回路構成は同じであってよいが、図６には、主として、変化点検出回路１１を示したものとして説明する。
【００３０】
図６において当該変化点検出回路１１は、サンプリング回路３０と、保持回路３１と、比較回路３２と、しきい値設定回路３３とを備えている。
【００３１】
このうちサンプリング回路３０は、前記受信データ系列ＲＤ１を、当該受信データ系列ＲＤ１のデータレート（単位時間当たりのパルス数（データパルスの数））よりも十分に高速なクロックＨＣ１を用いてサンプリングしてサンプリング値ＳＰを出力する回路である。一例として、本実施形態では、当該クロックＨＣ１のクロック周波数（単位時間当たりのパルス数（クロックパルスの数））を、前記受信データ系列ＲＤ１のデータレートの８倍とする。
【００３２】
このことは、図２（ａ）および（ｂ）からも明らかなように、受信データ系列ＲＤ１のサンプリングを８回おこなうあいだには、通常、１回の立ち上がりエッジまたは立ち下がりエッジが検出されることを意味する。なお、図２（ｂ）では受信データ系列ＲＤ１として、ＮＲＺ方式の伝送符号を用いている。
【００３３】
保持回路３１は当該サンプリング値ＳＰを保持し保持値ＨＬとして出力する回路で、前記クロックＨＣ１に応じて新たなサンプリング値ＳＰがサンプリング回路３０から供給されるたびに、保持値ＨＬの値を変化させる。
【００３４】
しきい値設定回路３３は、予め設定を受けたしきい値ＴＨＳを出力する回路である。
【００３５】
出力されたしきい値ＴＨＳは、比較回路３２によって、前記保持値ＨＬと大小の比較が行われる。しきい値ＴＨＳとしては、前記データパルスのハイレベルよりも十分に小さく、ローレベルよりも十分に大きい値を設定しておく。
【００３６】
変化点検出回路１１の場合、受信データ系列ＲＤ１中の立ち上がりエッジを検出することが目的なので、保持値ＨＬがしきい値ＴＨＳよりも大きくなったときに比較回路３２から変化点検出信号（立ち上がりエッジ検出信号）ＶＴ１を出力する。もしも図６が、当該変化点検出回路１１ではなく、立ち下がりエッジの検出を目的とする変化点検出回路１２を示したものであれば、これとは反対に、保持値ＨＬがしきい値ＴＨＳよりも小さくなったときに、比較回路３２から変化点検出信号（立ち下がりエッジ検出信号）ＶＴ２を出力することになる。
【００３７】
比較回路３２以外の構成要素３０，３１，３３については、変化点検出回路１１と１２のあいだで共用することが可能である。ただし、しきい値ＴＨＳは、変化点検出回路１１と１２で異なる値を用いてもよい。
【００３８】
図１上の前記位相カウンタ１３は、当該変化点検出回路１１，１２と同様にクロックＨＣ１の供給を受けるカウンタで、当該クロックＨＣ１のクロックパルスが供給されるたびにそのカウント値ＮＢ１を変化させる（ここでは、インクリメント（＋１）させるものとする）。当該カウント値ＮＢ１は１〜８の範囲の整数値であり、最小値の１からクロックパルスが供給されるたびにカウントアップしてゆき、最大値の８に達すると、次のカウント値ＮＢ１はふたたび最小値の１にもどる動作を繰り返す循環式のカウンタである。
【００３９】
位相番号選択回路１４は、前記変化点検出回路１１，１２が出力する変化点検出信号ＶＴ１，ＶＴ２と当該位相カウンタ１３が出力するカウント値ＮＢ１の供給を受け、変化点検出信号ＶＴ１またはＶＴ２が供給されたときに、供給を受けていたカウント値ＮＢ１を、位相番号（各エッジの位相を示す番号）として選択する回路である。当該選択は、受信データ系列ＲＤ１中の立ち上がりエッジおよび立ち下がりエッジに位相番号を付与することに等しい操作である。
【００４０】
このような位相番号選択回路１４の機能を実現する回路構成には様々なものがあり得るが、一例として、図７に示すような回路構成とすることができる。
【００４１】
図７において、当該位相番号選択回路１４は、振分回路４０と、４つのレジスタ４１〜４４を備えている。
【００４２】
このうちレジスタ４１〜４４は、例えば、パラレルに配置（位相カウンタ１３からカウント値ＮＢ１を受け取る入力部も、位相平均化回路１５に選択した位相番号（カウント値ＮＢ１）を出力する出力部もパラレル）された複数のＤ−ＦＦ（Ｄフリップフロップ）から構成された記憶部で、各Ｄ−ＦＦは、所定の振分順序に応じて振分回路４０を介して供給される変化点検出信号（この信号もまた、パルス信号）ＶＴ１またはＶＴ２の立ち上がりエッジまたは立ち下がりエッジ（エッジが立ち上がりに対応するものか立ち下がりに対応するものかを明示的に区別する操作は行わない）が供給されたときに、入力端子（入力部）に供給されていた前記カウント値ＮＢ１を出力端子（出力部）に取り込む。
【００４３】
Ｄ−ＦＦは変化点検出信号ＶＴ１，ＶＴ２のエッジが供給されたタイミングで動作するが、位相番号（ＮＢ１）を、当該変化点検出信号ＶＴ１，ＶＴ２の立ち上がりエッジで出力端子に取り込むか、立ち下がりエッジで取り込むかは、Ｄ−ＦＦの構成によって予め決定されている。
【００４４】
前記カウント値ＮＢ１が１〜８の範囲の整数値であれば、位相番号も、１〜８の範囲の整数値であるから、一例として、末尾のＤを１０進表現を示し、末尾のＢを２進表現を示すものとし、１Ｄを０００Ｂで表し、２Ｄを００１Ｂで表し、…、８Ｄを１１１Ｂで表すものとすると、１〜８Ｄは０００〜１１１Ｂとなり、レジスタ４１〜４４は３ビットのレジスタ（すなわち、３つのＤ−ＦＦで構成できるレジスタ）とすることができる。
【００４５】
振分回路４０は、前記変化点検出回路１１，１２から供給される変化点検出信号ＶＴ１およびＶＴ２を、供給された順番に所定の振分順序にしたがって、レジスタ４１〜４４に供給する回路である。この振分順序は、一例として、４１，４２，４３，４４，４１，…（この４１〜４４は、各レジスタに付与された符号をもって各レジスタを示したものである）の順番で循環するものであってよい。
【００４６】
受信データ系列ＲＤ１においては、立ち上がりエッジの次には立ち下がりエッジが出現し、当該立ち下がりエッジの次には立ち上がりエッジが出現するため、このような振分回路４０とレジスタ４１〜４４の連携により、各レジスタ４１〜４４には、立ち上がりエッジの位相を示す位相番号ＮＢ１と立ち下がりエッジの位相を示す位相番号ＮＢ１が交互に、（受信データ系列ＲＤ１上で）連続する４エッジ分（例えば、図２（ｂ）に示すＥＧ１１〜ＥＧ１４）、格納されることになる。
【００４７】
例えば、レジスタ４１に格納される位相番号ＮＢ１がＮＢ１１であり、レジスタ４２に格納される位相番号ＮＢ１がＮＢ１２であり、レジスタ４３に格納される位相番号ＮＢ１がＮＢ１３であり、レジスタ４４に格納される位相番号ＮＢ１がＮＢ１４であるものとすると、一例として、当該ＮＢ１１が図２（ｂ）上の立ち上がりエッジＥＧ１１に付与された図２（ａ）上の４で、当該ＮＢ１２は、図２（ｂ）上の立ち下がりエッジＥＧ１２に付与された図２（ａ）上の５で、当該ＮＢ１３は、図２（ｂ）上の立ち上がりエッジＥＧ１３に付与された図２（ａ）上の４で、当該ＮＢ１４は、図２（ｂ）上の立ち下がりエッジＥＧ１４に付与された図２（ａ）上の７となる。
【００４８】
もちろん、各レジスタ４１〜４４上に格納されている位相番号ＮＢ１１〜ＮＢ１４の値は、振分回路４０から変化点検出信号ＶＴ１またはＶＴ２が供給されるたびに循環的に書き換えられていく。
【００４９】
また、前記振分回路４０から各レジスタ４１〜４４に供給される変化点検出信号ＶＴ１、ＶＴ２のうち、レジスタ４４に供給される変化点検出信号ＶＴ１またはＶＴ２は、演算開始タイミング信号ＴＭとして位相平均化回路１５にも供給される。これは後述する個々の平均化演算を開始するタイミングを具体的に位相平均化回路１５に伝える信号である。
【００５０】
図１の位相平均化回路１５は、４つのレジスタ４１〜４４が格納している位相番号ＮＢ１１〜ＮＢ１４を位相番号ＳＬとして読出し、次の式（１）に応じて平均化演算を実行し位相平均値ＡＶ１を出力する回路である。
【００５１】
ＡＶ１＝基準値＋（差分１＋差分２＋差分３）／平均回数 …（１）
ここで、基準値とは、前記レジスタ４１に格納されているＮＢ１１に対応する値である。また、差分１〜差分３とは、当該基準値と、後続する３エッジの各位相番号ＳＬ（前記ＮＢ１２〜ＮＢ１４）との差（例えば、エッジＥＧ１２の場合、ＮＢ１２−ＮＢ１１、具体的には、＋１＝５−４）を示している。
【００５２】
この背景には、ジッタなどのまったくない（もちろん、ビットの抜けや挿入もない）理想的なケースでは、図２（ｂ）の受信データ系列ＲＤ１は図２（ｍ）に示すようになり、立ち上がりエッジも立ち下がりエッジも区別することなく、最初のエッジ（ここでは、ＥＦ１１）に付与される位相番号（図示の例では５）と同じ位相番号が後続の全エッジＥＬ１２〜ＥＬ１９等に付与されることがある。これは、前記クロックＨＣ１（図２（ｋ）参照）のクロック周波数を受信データ系列ＲＤ１のデータレート（図２（ｌ）のデータ処理クロックに対応）の整数倍に選定していることからして当然である。
【００５３】
しかしながら現実の伝送路ＰＬでは、通常、ジッタが発生して各エッジの位相番号は変動するので、例えば、図２（ｂ）のような受信データ系列となる。
【００５４】
ジッタによって各エッジの位相番号が変動しても、その変動幅が大きなものでなければ、図２（ｌ）に示すデータ処理クロックの立ち上がりエッジに対応するデータ打ち抜きポイントが、受信データ系列ＲＤ１のハイレベルまたはローレベルの中央付近を打ち抜いて受信データ系列ＲＤ１中の“１”を正しく“１”として認識し、“０”を正しく“０”として認識することができるから、送信側の通信装置と受信側の通信装置２０のあいだで同期を取ることはでき、正常な通信を維持することができる。本実施形態の位相変動エラー検出回路１０では、上述したビットの抜けや挿入の発生だけでなく、大きすぎるジッタの発生も検出することが可能である。
【００５５】
前記位相平均値ＡＶ１は、前記伝送路ＰＬにおける４エッジ分の区間の平均的なジッタの変動幅を示しているとみることができる。
【００５６】
位相平均化回路１５は、例えば、図２（ｉ）に示すような位相変動測定開始タイミングを示すトリガ信号ＴＲ１の供給を受け、当該トリガ信号ＴＲ１の立ち上がりエッジの受信により、いつでも前記平均化演算を開始できる状態になる。ただし実際に位相平均化回路１５が個々の平均化演算を開始するのは、前記演算開始タイミング信号ＴＭが供給されたときである。位相平均化回路１５の内部構成によっては、トリガ信号ＴＲ１、演算開始タイミング信号ＴＭのいずれか一方を省略することが可能である。
【００５７】
前記ジッタの影響を考慮すると、平均化演算に必要な連続４エッジの位相番号ＮＢ１１〜ＮＢ１４がそろったことを伝える演算開始タイミング信号ＴＭを使用することは、位相番号選択回路１４や位相平均化回路１５の実装の効率化に有効である。
【００５８】
なお、前記式（１）は、平均化演算の意味が理解しやすい形にしてあるが、現実の実装にあたっては、ハードウエア的またはソフトウエア的に効率良く位相平均化回路１５が処理できる形に、当該式（１）を適宜変形して最適化してよいことは当然である。例えば、１つずつ差分（差分１〜差分３）を求めたあとでこれらを加算するのではなく、レジスタ４２〜４４内の位相番号を全部加算したあとで当該加算結果から基準値を３回減算するほうが、平均化演算の過程で各差分（差分１〜差分３）を一時的に蓄積しておく必要がなくなって処理効率（例えば、空間効率）が高くなる可能性がある。
【００５９】
平均回数レジスタ１６は、前記式（１）の分母に使用される平均回数ＡＲ１（ここでは、図２（ｅ）に示すように、ＡＲ１＝４）を予め格納してあるレジスタである。当該平均回数ＡＲ１は位相平均化回路１５が必要な場合にはいつでも平均回数レジスタ１６から読み出すことができる。
【００６０】
当該位相平均化回路１５から前記位相平均値ＡＶ１を受け取る位相変動測定回路１７は、時系列に供給される位相平均値ＡＶ１のうち、時間的に隣接している２つの位相平均値ＡＶ１の差（の絶対値）として平均値変動幅ＰＶ１を測定し出力する減算器である。
【００６１】
位相変動エラー判定回路１８は当該平均値変動幅ＰＶ１を、最大位相変動幅レジスタ１９から供給されるしきい値ＴＨ１（ここでは、図２（ｆ）に示すように、ＴＨ１＝２）と比較し、ＰＶ１のほうがＴＨ１より大きい場合に、前記位相変動エラー信号ＥＤ３を出力する比較器である。
【００６２】
最大位相変動幅レジスタ１９には、許容できる平均値変動幅ＰＶ１の上限を規定する値として、予め、当該しきい値ＴＨ１を格納しておく。
【００６３】
なお、前記位相平均化回路１５，位相変動測定回路１７、位相変動エラー判定回路１８の機能は、ハードウエア的には単純な組合せ論理回路として実現できるし、ソフトウエア的には一般的な汎用レジスタやＲＡＭの作業領域、および演算装置などを用いて容易に実現することができる。
【００６４】
また、図２（ｌ）に示した前記データ処理クロックは本来、その立ち上がりエッジのタイミングで受信データ系列ＲＤ１の各パルスを打ち抜いて、各パルスが“１”を指すものか、“０”を指すものかを識別する狭義の復号過程で用いられるクロックである。図１に示した位相変動エラー検出回路１０内の各構成要素１１〜１９のうち構成要素１１〜１３は前記クロックＨＣ１に応じて動作するため当該データ処理クロックの供給を受ける必要はない。
【００６５】
ただし、必要ならば、構成要素１５〜１８には、当該データ処理クロックを供給するようにしてもよい。
【００６６】
以下、上記のような構成を有する本実施形態の動作について、図２のタイミングチャートを参照しながら説明する。
【００６７】
（Ａ−２）第１の実施形態の動作
例えば、図２（ｂ）に示すような受信データ系列ＲＤ１を受信しているとき、前記位相平均化回路１５に、前記トリガＴＲ１が供給されると、位相変動エラー検出回路１０の動作が開始する。
【００６８】
図５に示した通信装置２０は、当該位相変動エラー検出回路１０と、ＣＲＣ処理回路２１と、ＦＥＣ処理回路２２とを、常時、同時並列的に動作させるものであってもよく、通常はＣＲＣ処理回路２１と、ＦＥＣ処理回路２２だけを動作させ、これらによる通信の品質が劣化してきたときに、位相変動エラー検出回路１０を動作させるようにしてもよい。
【００６９】
いずれにしても、前記トリガＴＲ１が供給されたタイミングで、位相変動エラー検出回路１０が有効に動作を開始する。また、遅くとも、当該トリガＴＲ１が位相平均化回路１５に供給されたときには、位相変動エラー検出回路１０内の他の構成要素１１，１２，１３，１４なども動作を開始する。
【００７０】
図２（ａ）〜（ｎ）は、左方ほど時刻が早く、右方ほど時刻が遅い。したがって、前記変化点検出回路１１，１２に供給される受信データ系列ＲＤ１上の各エッジは、ＥＧ１１，ＥＧ１２，ＥＧ１３，ＥＧ１４，ＥＧ１５，ＥＧ１６，…の順番で変化点検出回路１１，１２に受信される。そして、立ち上がりエッジであるＥＧ１１，ＥＧ１３，ＥＧ１５，…が供給される各タイミングで変化点検出回路１１が変化点検出信号ＶＴ１を出力し、立ち下がりエッジであるＥＧ１２，ＥＧ１４，ＥＧ１６，…が供給される各タイミングで変化点検出回路１２が変化点検出信号ＶＴ２を出力する。
【００７１】
図２の例にしたがえば、最初に位相番号選択回路１４に供給される変化点検出信号は、立ち上がりエッジＥＧ１１を検出したことによって変化点検出回路１１から供給される変化点検出信号ＶＴ１である。位相番号選択回路１４内の前記振分回路４０は、前記振分手順にしたがい、当該変化点検出信号ＶＴ１をレジスタ４１に供給するから、そのとき位相カウンタ１３が出力しているカウント値ＮＢ１（図２（ａ）の例では４）は、位相番号ＮＢ１１として、レジスタ４１内に格納される。当該ＮＢ１１は、平均化演算においては前記式（１）の基準値となる位相番号である。
【００７２】
次に位相番号選択回路１４に供給される変化点検出信号は立ち下がりエッジＥＧ１２を検出したことによって変化点検出回路１２から供給される変化点検出信号ＶＴ２である。
【００７３】
このときも、最初に変化点検出信号ＶＴ１が供給された場合と同様、位相番号選択回路１４内の前記振分回路４０は、前記振分手順にしたがい、当該変化点検出信号ＶＴ２をレジスタ４２に供給するから、そのとき位相カウンタ１３が出力しているカウント値ＮＢ１（図２（ａ）の例では５）は、位相番号ＮＢ１２として、レジスタ４２内に格納される。当該ＮＢ１２は、平均化演算においては前記式（１）の差分１のもとになる位相番号である。
【００７４】
以降も同様にして、エッジＥＧ１３，ＥＧ１４に対応して変化点検出回路１１，１２から変化点検出信号ＶＴ１，ＶＴ２が供給されるたびに、前記振分回路４０がレジスタ４３，４４に当該変化点検出信号ＶＴ１，ＶＴ２を供給し、そのたびに、その時点の位相カウンタ１３のカウント値ＮＢ１が、位相番号ＮＢ１３，ＮＢ１４としてレジスタ４３，４４に格納される。図２（ａ）および（ｂ）の例では、ＮＢ１３は４で、ＮＢ１４は７である。
【００７５】
レジスタ４４に供給される変化点検出信号（ここではＶＴ２）は、同時に、前記演算開始タイミング信号ＴＭとして位相平均化回路１５にも供給されるから、当該ＴＭを受け取った位相平均化回路１５は、前記式（１）の平均化演算を実行するための、４エッジ分の位相番号ＮＢ１１〜ＮＢ１４がレジスタ４１〜４４内にそろったことを認識し、位相番号ＳＬとしてこれらＮＢ１１〜ＮＢ１４を読出して、当該平均化演算を実行し、算出した位相平均値ＡＶ１を出力する。
【００７６】
この場合、ＮＢ１１〜ＮＢ１４の値は、
（ＮＢ１１，ＮＢ１２，ＮＢ１３，ＮＢ１４）＝（４，５，４，７）
であるから、前記式（１）は、
４＋（１＋０＋３）／４＝５
となり、位相平均値ＡＶ１は、５である。
【００７７】
この位相平均値ＡＶ１（＝５）は、位相変動測定回路１７に供給される。位相変動測定回路１７にとって、当該５は、最初に供給される位相平均値ＡＶ１であるから、単に、格納するだけである。
【００７８】
エッジＥＧ１１〜ＥＧ１４につづく４エッジＥＧ１５〜ＥＧ１８についても、変化点検出回路１１，１２，位相カウンタ１３，位相番号選択回路１４，位相平均化回路１５において、これと同様な動作が繰り返される。
【００７９】
ただし、図２（ａ）、（ｂ）から明らかなように、エッジＥＧ１５〜ＥＧ１８では、前記ＮＢ１１〜ＮＢ１４の値は、前記エッジＥＧ１１〜ＥＧ１４と異なり、
（ＮＢ１１，ＮＢ１２，ＮＢ１３，ＮＢ１４）＝（６，６，２，２）
である。したがって、前記式（１）は、
６＋（０＋４＋４）／４＝８
となり、位相平均値ＡＶ１は、８である。
【００８０】
この８が、位相平均化回路１５から位相変動測定回路１７に供給されると、位相変動測定回路１７は、前回の４エッジＥＧ１１〜ＥＧ１４に関する位相平均値ＡＶ１である５と、当該８の差を取って、図２（ｈ）に示す位相変動測定値ＰＶ１として、３（＝８−５）を算出する。
【００８１】
この位相変動測定値ＰＶ１（＝３）が位相変動エラー判定回路１８に供給されると、位相変動エラー判定回路１８では、当該３を、最大位相変動幅レジスタ１９に格納されているしきい値ＴＨ１（＝２）と比較する。この場合、しきい値ＴＨ１よりも位相変動測定値ＰＶ１のほうが大きいため、位相変動エラー判定回路１８は、図２（ｊ）に示す位相変動エラー信号ＥＤ３を出力して、前記エラー検出制御部２３に、同期ずれの発生を通知する。
【００８２】
この位相変動エラー信号ＥＤ３を受け取ったとき、図５のエラー検出制御部２３が、ＣＲＣ処理回路２１やＥＦＣ処理回路２２の出力ＥＤ１，ＥＤ２を無視するとともに再送制御信号ＲＳ１を出力し、再送要求部２４に再送要求信号ＲＣ１を送信させること等は、すでに説明した通りである。
【００８３】
なお、当該位相変動エラー信号ＥＤ３を出力した時点で位相変動エラー検出回路１０の動作を停止してもよいが、停止せず、２つ目以降の位相平均値ＡＶ１が供給されたときに位相変動測定回路１７が行う動作も、２つ目の位相平均値ＡＶ１である８の供給を受けた場合と同様としてもよい。この場合、例えば、３つ目の位相平均値ＡＶ１の供給を受けたときには、３つ目の位相平均値ＡＶ１から当該８を減算し、その減算結果を前記しきい値ＴＨ１と比較することになる。
【００８４】
また、前記平均回数ＡＲ１の値を変更すれば、平均化に利用する連続エッジの数を増減することができる。
【００８５】
（Ａ−３）第１の実施形態の効果
本実施形態によれば、ＣＲＣ処理回路（２１）やＦＥＣ処理回路（２２）だけでは、前記誤判定をまねく可能性の高い同期ずれが発生した場合でも、当該同期ずれを位相変動エラー検出回路（１０）で正確に検出して、当該誤判定の影響を抑制し誤り検出の信頼性を補完できるから、通信の品質を維持し、通信の信頼性を確保することができる。
【００８６】
なお、本実施形態の位相変動エラー検出回路で検出できる同期ずれの原因としては、上述したビットの抜けや挿入だけでなく、変動幅が大きすぎるジッタも含まれる。
【００８７】
（Ｂ）第２の実施形態
以下では、本実施形態が第１の実施形態と相違する点についてのみ説明する。
【００８８】
この相違点は、主として、前記位相平均化回路１５が，パルス幅測定回路５５（図３参照）に置き換わった点にある。これに伴い、前記位相変動エラー判定回路１８はパルス幅エラー判定回路５８に置換し、前記最大位相変動幅レジスタ１９は最短パルス幅レジスタ５９に置換し、前記平均回数レジスタ１６は使用しない構成となった。
【００８９】
（Ｂ−１）第２の実施形態の構成および動作
本実施形態のパルス幅エラー検出回路５０の通信装置２０内における役割は、第１の実施形態に位相変動エラー検出回路１０と同じである。
【００９０】
当該パルス幅エラー検出回路５０の主要部の構成例を示す図３において、第１の実施形態と基本的に同じ機能を有する構成要素および信号には、図１と同じ符号１１，１２，１３，１４，ＲＤ１，ＶＴ１，ＶＴ２，ＮＢ１、ＳＬ、ＴＭを付与してその詳しい説明は省略する。
【００９１】
なお、本実施形態の動作を示すタイミングチャートである図４と、第１の実施形態のタイミングチャートである図２とを対比すれば明らかなように、図４（ｂ）と図２（ｂ）の受信データ系列ＲＤ１の波形形状は相違しているが、これは説明の都合上、そのような形状を選んだだけである。本実施形態の受信データ系列ＲＤ１も、ＮＲＺ方式の伝送符号を用いている点で第１の実施形態と同じであり、データレートの８倍のサンプリング周波数を用いる点でも同じである。
【００９２】
時間的に連続する一連の受信データ系列ＲＤ１のうち、ある時間区間を取り出したものが図２（ｂ）に示す波形で、別な時間区間を取り出したものが図４（ｂ）の波形であるとみることもできる。
【００９３】
当該受信データ系列ＲＤ１の波形が相違しているため、当然、図４（ｃ）の位相番号は図２（ｃ）の位相番号とその値が相違し、図４（ｄ）の位相番号も図２（ｄ）の位相番号とその値が相違している。
【００９４】
第１の実施形態の位相平均化回路１５が連続４エッジの位相平均値ＡＶ１を求めるものであったのに対し、本実施形態のパルス幅測定回路５５は、ハイパルス幅値（１つのハイレベル区間の長さ）やローパルス幅値（１つのローレベル区間の長さ）、すなわち、連続２エッジの間隔を求めるものである。
【００９５】
したがって、第１の実施形態の位相平均化回路１５は、連続４エッジの位相番号が前記レジスタ４１〜４４内にそろうまで、前記平均化演算を実行することができなかったが、本実施形態のパルス幅測定回路５５は、連続２エッジがそろったときに、ロー（Ｌｏｗ）パルス幅値またはハイ（Ｈｉｇｈ）パルス幅値を求めることができる。
【００９６】
ジッタのない理想的な受信データ系列を示した図４（ｌ）から、本実施形態のデューティ比は５０％であることがわかるが、デューティ比５０％の場合には、本来のローパルス幅値とハイパルス幅値は同じなので、両者を区別することなく、同期ずれを検出することができる。
【００９７】
したがって、パルス幅測定回路５５は、単に連続２エッジがそろったときに、その２エッジの位相番号の差を求めるだけでローパルス幅値（またはハイパルス幅値）を算出することができる。
【００９８】
このため、前記位相番号選択回路１４は、本実施形態では、４つのレジスタ４１〜４４を持つ必要はなく、２つのレジスタだけを持てばよい。そして、２つのレジスタに位相番号がそろうのを待たなければならない動作開始直後を除き、いずれか一方のレジスタに新しい位相番号が格納されるたびに、次の式（２）に応じたパルス幅演算を実行し、パルス幅値ＰＷ１を算出する。
【００９９】
ＰＷ１＝最大位相番号−旧位相番号＋新位相番号 …（２）
ここで、最大位相番号とは、前記カウント値ＮＢ１の範囲１〜８の最大値、すなわち、８を指す。また、旧位相番号とは前記位相番号選択回路１４内の２つのレジスタに格納されている位相番号のうち古いほうを指し、新位相番号とは、当該２つのレジスタに格納されている位相番号のうち新しいほうを指す。
【０１００】
したがって、例えば、図４（ｂ）に示す受信データ系列ＲＤ１のうち最初のエッジであるＥＧ２１の位相番号４と、２番目のエッジであるＥＧ２２の位相番号５が、前記２つのレジスタの各々にこの順番で格納されたときには、前記式（２）は、
ＰＷ１＝８−４＋５＝９
となる。この９は、図４（ｆ）に示した最初のハイレベルパルス幅値である。
【０１０１】
同様に、３番目のエッジＥＧ２３の位相番号４が前記２つのレジスタのうち古いほうの位相番号（ここでは、４）を格納したレジスタに格納されると、今度は、ここで格納した位相番号４が新位相番号となり、前回の新位相番号であるＥＧ２２の位相番号５が旧位相番号となるため、式（２）は、
ＰＷ１＝８−５＋４＝７
となる。この７は、図４（ｇ）に示した最初のローパルス幅値である。
【０１０２】
以降は、同様な動作の繰り返しであり、新たな位相番号がいずれかのレジスタに格納されるごとに、前記式（２）にしたがって、パルス幅演算が実行され、新たなパルス幅値ＰＷ１が算出される。パルス幅値ＰＷ１としては、例えば図４（ｆ）に示すようなハイパルス幅値と、図４（ｈ）に示すようなローパルス幅値が交互に得られる。
【０１０３】
本実施形態では、前記最短パルス幅レジスタ５９に、許容できるパルス幅の下限を示す値として、しきい値ＴＨ２が格納され、パルス幅測定回路５５で得られたパルス幅値ＰＷ１が、当該しきい値ＴＨ２より長いか否かをパルス幅エラー判定回路５８が検査する。
【０１０４】
しきい値ＴＨ２未満のパルス幅値ＰＷ１が得られると、当該パルス幅エラー判定回路５８は、同期ずれの発生を前記エラー検出制御部２３に伝えるパルス幅エラー信号ＥＤ４を出力する。
【０１０５】
一般的には、しきい値で許容できる上限を設定し、あるしきい値よりも長いパルス幅値ＰＷ１が得られたときに、パルス幅エラー信号を出力する構成を取ることも可能であるが、ここでは、前記受信データ系列ＲＤ１の伝送符号としてＮＲＺ方式を用いているために、正常時でも長いパルス幅値（原理的には、無限に長いパルス幅値もあり得る）が得られるから、しきい値ＴＨ２として下限を設定する構成としてある。
【０１０６】
受信データ系列ＲＤ１の伝送符号として、例えば、ＲＺ方式を用いる場合などには、しきい値ＴＨ２で、下限を設定することも上限を設定することも可能である。
【０１０７】
本実施形態では、許容できるパルス幅の下限を示す前記しきい値ＴＨ２の値は、図４（ｅ）に示すように、５である。したがって、当該５未満のパルス幅値ＰＷ１が得られたときに、前記パルス幅エラー信号ＥＤ４が出力される。
【０１０８】
図４（ｉ）では、ＥＰ１とＥＰ２のパルス幅エラー信号ＥＤ４が得られている。
【０１０９】
信号ＥＰ１は、図４（ｂ）のエッジＥＧ２４とＥＧ２５のあいだのローパルス幅値が４となって、しきい値ＴＨ２（＝５）を下回ったことに対応する。信号ＥＰ２は、図４（ｂ）のエッジＥＧ２７とＥＧ２８のあいだのハイパルス幅値が１となって、しきい値ＴＨ２（＝５）を下回ったことに対応する。
【０１１０】
エッジＥＧ２４とＥＧ２５のあいだのローパルス幅値は、受信データ系列ＲＤ１のデューティ比の変動によって発生したものであるが、このようなデューティ比の変動は、上述したビットの抜けや挿入、ジッタなどに起因して発生し得る。また、エッジＥＧ２７とＥＧ２８のあいだのハイパルス幅値は、例えば、ノイズ（場合によって、このノイズは、ビットの挿入などとして認識され得る）などによって発生し得る。
【０１１１】
パルス幅エラー検出回路５０がパルス幅エラー信号ＥＤ４を出力したときのエラー検出制御部２３の動作は、第１の実施形態で、位相変動エラー信号ＥＤ３が出力された場合と同じであってよい。
【０１１２】
（Ｂ−３）第２の実施形態の効果
本実施形態によれば、第１の実施形態とほぼ同等な効果を、異なる構成によって得ることができる。
【０１１３】
加えて、本実施形態では、連続する２エッジ間で、パルス幅値の正常性を検査できるので、演算のために４エッジを要し、なおかつ、当該４エッジから求めた位相平均値の差を取る第１の実施形態に比べて、はるかに速やかに、同期ずれを検出することが可能である。
【０１１４】
（Ｃ）他の実施形態
なお、上記第１の実施形態では時間的に連続するエッジにつき、抜けなくその位相番号を求めて平均化演算を実行したが、速やかに同期ずれを検出する必要性が高くない場合などには、平均化演算に使用しないエッジが存在してもかまわない。例えば、１エッジ置き（例えば、前記ＥＧ１２，ＥＧ１４，ＥＧ１６は無視する）や、２エッジ置きに、位相番号を求めて平均化演算を実行しても、上記とほぼ同等な効果を得ることができる。同様なことは、第２の実施形態についても成立する。
【０１１５】
また、上記第１、第２の実施形態では、通信装置２０内に位相変動エラー検出回路１０またはパルス幅エラー検出回路５０のいずれかを配置するものとしたが、これら双方を１つの通信装置内に配置してもかまわない。その場合、例えば、位相変動エラー検出回路１０またはパルス幅エラー検出回路５０のいずれか一方から同期ずれの発生を示す出力ＥＤ３またはＥＤ４が出力されたことをもって、前記エラー検出制御部（前記２３に相当）は、同期ずれが発生したものと認識するようにしてもよい。
【０１１６】
さらに、上記第２の実施形態では受信データ系列のデューティ比は５０％であったが、これが５０％以外の場合には、本来のハイパルス幅値とローパルス幅値が異なるため、パルス幅測定回路５５ではハイパルス幅値とローパルス幅値を区別して算出し、しきい値ＴＨ２も、ハイパルス幅のためのしきい値と、ローパルス幅のためのしきい値を別個に用意する必要がある。
【０１１７】
そして、算出したパルス幅値ＰＷ１がハイパルス幅値に対応するものである場合には、パルス幅エラー判定回路５８でハイパルス幅のためのしきい値と比較し、ローパルス幅値に対応するものである場合には、パルス幅エラー判定回路５８でローパルス幅のためのしきい値と比較することになる。
【０１１８】
また、送信側の通信装置と受信側の通信装置２０のあいだで、受信データ系列ＲＤ１の伝送速度を重視する第１の通信モードと、伝送速度を犠牲にしても伝送品質を重視する第２の通信モードがある場合には、次のような構成を取ることも有効である。
【０１１９】
すなわち、前記位相変動エラー信号ＥＤ３および／またはパルス幅エラー信号ＥＤ４の発生頻度を所定のしきい値と比較し、この発生頻度が当該しきい値以下の場合には第１の通信モードで通信を行い、当該しきい値を越えた場合には、伝送路ＰＬの状態が安定的に劣化していると判断して、第２の通信モードに切り替えて伝送品質の向上をはかる。
【０１２０】
また、第２の通信モードに切り替えたあとも、前記発生頻度の測定としきい値との比較を行い、発生頻度がしきい値以下にもどった場合には、通信モードも第１の通信モードに復帰する。
【０１２１】
発生頻度の測定やしきい値との比較は、ソフトウエア的に行ってもハードウエア的に行ってもかまわない。
【０１２２】
ただし発生頻度の測定は、前記平均化演算やパルス幅演算に比べて十分に遅い処理速度で実行可能であるため、ソフトウエア的に実現できる可能性が高い。ハードウエアでもソフトウエアでも実現可能ならば、一般的に、ソフトウエアで実現したほうが柔軟性や拡張性などの点で有利である。
【０１２３】
以上の説明では主としてハードウエア的に本発明を実現したが、本発明はソフトウエア的に実現することも可能である。
【０１２４】
【発明の効果】
以上に説明したように、本発明によれば、既存の誤り制御方式（例えば、ＣＲＣ方式やＦＥＣ方式など）が誤判定を行いやすいケースでも、誤り検出の信頼性を補完できるため、通信の品質を維持し、通信の信頼性を確保することが可能である。
【図面の簡単な説明】
【図１】第１の実施形態に係る位相変動エラー検出回路の主要部の構成例を示す概略図である。
【図２】第１の実施形態の動作を示すタイミングチャートである。
【図３】第２の実施形態に係るパルス幅エラー検出回路の主要部の構成例を示す概略図である。
【図４】第２の実施形態の動作を示すタイミングチャートである。
【図５】第１および第２の実施形態に関する通信装置の復号部における主要部の構成例を示す概略図である。
【図６】第１および第２の実施形態で使用する変化点検出回路の主要部の構成例を示す概略図である。
【図７】第１の実施形態で使用する位相番号選択回路の主要部の構成例を示す概略図である。
【符号の説明】
１０…位相変動エラー検出回路、１１，１２…変化点検出回路、１３…位相カウンタ、１４…位相番号選択回路、１５…位相平均化回路、１６…平均回数レジスタ、１７…位相変動測定回路、１８…位相変動エラー判定回路、１９…最大位相変動幅レジスタ、２０…通信装置、２１…ＣＲＣ処理回路、２２…ＦＥＣ処理回路、２３…エラー検出制御部、２４…再送要求部、４０…振分回路、４１〜４４…レジスタ、５０…パルス幅エラー検出回路、５５…パルス幅測定回路、５８…パルス幅エラー判定回路、５９…最大パルス幅レジスタ、ＮＢ１…カウント値、ＮＢ１１〜ＮＢ１４…位相番号（選択されたカウント値）、ＶＴ１，ＶＴ２…変化点検出信号、ＴＭ…演算開始タイミング信号、ＥＧ１１〜ＥＧ１９，ＥＧ２１〜ＥＧ３１…エッジ、ＲＤ１…受信データ系列。
Claims (5)
- 受信パルス系列の同期ずれによって生じる誤りを検出する同期誤り検出回路において、
前記受信パルス系列を構成する各パルスの立ち上がりエッジまたは立ち下がりエッジを検出するエッジ検出手段と、
前記パルスの時間幅に応じた一定の時間で、循環的に変化する循環番号を発生する循環番号発生手段と、
前記エッジ検出手段が前記エッジを検出したときに、当該エッジに前記循環番号発生手段が発生した循環番号を付与する循環番号付与手段と、
前記受信パルス系列上で、前記各エッジに付与された循環番号の変化を所定の処理手順で統計的に処理することによって、同期ずれの発生を検出する同期ずれ検出手段とを備えたことを特徴とする同期誤り検出回路。 - 請求項１の同期誤り検出回路において、
前記同期はずれ検出手段は、
所定の間隔で、前記エッジに付与された循環番号を基準循環番号とし、当該エッジの後続のエッジに付与された循環番号と当該基準循環番号の誤差を利用して同期ずれの発生を検出する誤差処理部を備えたことを特徴とする同期誤り検出回路。 - 請求項２の同期誤り検出回路において、
前記誤差処理部は、
前記基準循環番号と、後続のエッジに関する前記誤差とを加算し、この加算結果を、基準循環番号を付与されたエッジから当該誤差を求めた後続のエッジまでの期間に相当するパルス数で除算することによって、平均循環番号を求める平均循環番号算出部と、
当該平均循環番号が第１の設定番号より大きいときに、同期ずれの発生を検出する第１の比較部とを備えたことを特徴とする同期誤り検出回路。 - 請求項１の同期誤り検出回路において、
前記同期ずれ検出手段は、
前記パルスのハイレベル区間またはローレベル区間の両端に位置するエッジに付与された循環番号の差を取ることによって、ハイレベル区間またはローレベル区間の長さに相当する循環番号値を求めるパルス幅算出部と、
当該循環番号値が第２の設定番号より小さいときに、同期ずれの発生を検出する第２の比較部とを備えたことを特徴とする同期誤り検出回路。 - 請求項１〜４のいずれかの同期誤り検出回路において、
前記同期ずれの発生が検出されたときには、前記受信パルス系列の送信元に対し、再送要求を返送する再送要求手段を備えたことを特徴とする同期誤り検出回路。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5140915B2 (ja) * | 2005-09-29 | 2013-02-13 | 富士通セミコンダクター株式会社 | ノイズフィルタ及びフィルタリング方法 |
| JP2009250807A (ja) * | 2008-04-07 | 2009-10-29 | Seiko Epson Corp | 周波数測定装置及び測定方法 |
| JP2010271091A (ja) * | 2009-05-20 | 2010-12-02 | Seiko Epson Corp | 周波数測定装置 |
| JP5517033B2 (ja) * | 2009-05-22 | 2014-06-11 | セイコーエプソン株式会社 | 周波数測定装置 |
| JP5440999B2 (ja) * | 2009-05-22 | 2014-03-12 | セイコーエプソン株式会社 | 周波数測定装置 |
| JP5582447B2 (ja) * | 2009-08-27 | 2014-09-03 | セイコーエプソン株式会社 | 電気回路、同電気回路を備えたセンサーシステム、及び同電気回路を備えたセンサーデバイス |
| JP5815918B2 (ja) | 2009-10-06 | 2015-11-17 | セイコーエプソン株式会社 | 周波数測定方法、周波数測定装置及び周波数測定装置を備えた装置 |
| JP5876975B2 (ja) * | 2009-10-08 | 2016-03-02 | セイコーエプソン株式会社 | 周波数測定装置及び周波数測定装置における変速分周信号の生成方法 |
| US8676753B2 (en) | 2009-10-26 | 2014-03-18 | Amazon Technologies, Inc. | Monitoring of replicated data instances |
| US8433991B2 (en) * | 2010-06-16 | 2013-04-30 | Qualcomm Incorporated | Global Navigation Satellite System (GLONASS) data bit edge detection |
| US8780958B2 (en) | 2010-08-27 | 2014-07-15 | Qualcomm Incorporated | Hybrid bit extraction for global position receiver |
| JP5883558B2 (ja) | 2010-08-31 | 2016-03-15 | セイコーエプソン株式会社 | 周波数測定装置及び電子機器 |
| US8619919B2 (en) | 2010-10-14 | 2013-12-31 | Qualcomm Incorporated | Selective coherent and non-coherent demodulation methods and apparatuses |
| KR102061178B1 (ko) * | 2013-06-19 | 2019-12-31 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그를 이용한 반도체 시스템 |
| US9736579B2 (en) * | 2015-05-20 | 2017-08-15 | uBeam Inc. | Multichannel waveform synthesis engine |
| CN113228177A (zh) * | 2018-12-31 | 2021-08-06 | 美光科技公司 | 用于存储器模块的可配置数据路径 |
| US11994943B2 (en) | 2018-12-31 | 2024-05-28 | Lodestar Licensing Group Llc | Configurable data path for memory modules |
| DE112021001006T5 (de) * | 2020-02-13 | 2023-04-13 | Alps Alpine Co., Ltd. | Empfänger |
| EP3926904A1 (en) * | 2020-06-15 | 2021-12-22 | Nxp B.V. | Controller area network apparatus |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4646312A (en) * | 1984-12-13 | 1987-02-24 | Ncr Corporation | Error detection and correction system |
| JP2933751B2 (ja) | 1990-08-10 | 1999-08-16 | 株式会社リコー | デジタルデータの検出回路及びその検出方法 |
| JP3178612B2 (ja) | 1991-05-24 | 2001-06-25 | 日本電信電話株式会社 | 位相同期クロック抽出回路 |
| JPH05110551A (ja) | 1991-10-16 | 1993-04-30 | Sharp Corp | データパルス発生装置 |
| US5502728A (en) * | 1992-02-14 | 1996-03-26 | International Business Machines Corporation | Large, fault-tolerant, non-volatile, multiported memory |
| JPH088889A (ja) | 1994-06-22 | 1996-01-12 | Matsushita Electric Ind Co Ltd | 外部同期装置 |
| JP3288192B2 (ja) | 1994-12-22 | 2002-06-04 | 富士通株式会社 | 同期クロック回路 |
| US5832031A (en) * | 1995-08-18 | 1998-11-03 | Hughes Electronics Corporation | Method and apparatus for performing cyclic redundancy check synchronization |
| JP3073919B2 (ja) * | 1995-12-30 | 2000-08-07 | 松下電器産業株式会社 | 同期装置 |
| US5636208A (en) * | 1996-04-12 | 1997-06-03 | Bell Communications Research, Inc. | Technique for jointly performing bit synchronization and error detection in a TDM/TDMA system |
| JP3299219B2 (ja) * | 1999-05-07 | 2002-07-08 | 日本電気株式会社 | ディジタルｐｌｌ回路 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012058183A (ja) * | 2010-09-13 | 2012-03-22 | Toshiba Corp | 受信装置 |
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