JP2003515954A - トレンチゲート半導体装置の製造 - Google Patents
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Abstract
Description
)絶縁ゲート形電界効果パワートランジスタや(通例”IGBT”と呼ばれる)絶縁
ゲート形バイポーラトランジスタを製造する方法に関する。本発明はまた、その
ような方法により製造された半導体装置にも関する。
基体領域(channel-accommodating body region)により分離されているトレンチ
ゲート半導体装置が知られている。有利な製造方法が、米国特許第US-A-5,378,6
55号(本願出願人参照番号PHB33836)に開示されている。この方法においては、
ソース領域の形成が、ゲートを有する(“溝”と呼ばれる)トレンチとセルフア
ライメントされる。このセルフアライメント(self-alignment)は、以下のように
要約される開示され示唆されている方法により実現される。トレンチが、半導体
基体上のマスク内の窓を通じてエッチングされる。マスクを取り除いた後、ゲー
ト材料がトレンチ内に設けられ、次いで、該ゲート材料の上部が、ゲート上に絶
縁キャップを持つトレンチゲート構造を形成するように酸化される。次いで、絶
縁キャップに、隣接する半導体表面から突出するステップが形成される。次いで
、層が表面構造上に設けられ、次いで、トレンチゲートのステップ内にサイドウ
ォールスペーサを残すようにエッチングされる。次いで、スペーサが、ソース領
域を規定するために用いられる。このようにして、ソース領域は、トレンチゲー
ト構造に対してセルフアライメントされるように形成される。
て組み込まれる。米国特許第US-A-5,378,655号に開示されるような技術を用いる
ことにより、別個のアライメントを必要とするフォトリソグラフィマスキング工
程の数を低減させることができ、小型のセルラー装置構造を形成することができ
る。
るトレンチゲート半導体装置も知られている。この場合においては、導電チャネ
ルが、トレンチゲートによる電荷キャリアの蓄積により形成される。チャネル収
容領域が反対の第2導電形であるより通例の装置における場合と同様の考えが、
それら領域のドーピング及びトレンチのエッチングに対しても生じる。
ト構造におけるサイドウォールスペーサを用いることを可能にすると共に、ソー
ス領域をより明確に規定するようなより簡単なプロセスを提供するようにトレン
チゲート半導体装置の製造を変形することにある。
ップを形成するように、依然存在しているトレンチ用のエッチング液に対するマ
スクを用いてトレンチ内に設けられ、サイドウォールスペーサ(side wall space
r)が該ステップ内に前記マスクと置き換わるように形成され、ソース領域が該ス
ペーサにより決定される横方向の大きさを持って形成され、次いで、ゲートに絶
縁オーバレイヤ(insulating overlayer)が設けられるような製造方法が提供され
る。
全く異なる工程(a)乃至(g)を含む。とりわけ、サイドウォールスペーサが
、ゲートに絶縁オーバレイヤを設ける前の段階で、トレンチゲート構造における
ステップ内に形成される。利点は、この早い段階でトレンチゲート構造が、米国
特許第US-A-5,378,655号の方法においては酸化ゲート絶縁キャップによってより
後に設けられるエッジと比較し、ゲート材料によって設けられるより明確に規定
されたエッジを持つことである。結果として、ソース領域の横方向の大きさがよ
り明確に規定され、ソース電極がソース領域及びチャネル収容基体領域と接触す
るエリアもより明確に規定される。
しい特徴の一つにおいては、サイドウォールスペーサの形成が、マスクを除去し
、次いで、ゲート材料の突出しているステップ及び半導体基体の隣接している面
を被覆し、次いで、当該スペーサを残すように被覆材料をエッチングすることに
より実現されても良い。他の好ましい特徴においては、ソース領域の形成後、ス
ペーサに加えて、該スペーサの頂部に誘電体カバーが設けられても良く、ゲート
材料の選択的エッチングが該スペーサの頂部より下にゲートの頂面を残し、ゲー
ト絶縁オーバレイヤが該ゲートの頂面上に設けられ、次いで、上記誘電体カバー
が除去される。他の例においては、ゲート材料がシリコンである場合、絶縁オー
バレイヤが、該ゲート材料の上部を酸化することにより設けられても良い。半導
体基体が単結晶シリコンであり、スペーサが二酸化シリコンであり、ゲート材料
がドープされた多結晶シリコンである場合の、絶縁オーバレイヤを形成するため
のそのような酸化方法の好ましい例においては、異なる酸化速度が、単結晶シリ
コン及び多結晶シリコン内に各々薄い酸化層及び厚い酸化層をもたらし、次いで
、該薄い酸化層が、ゲート絶縁オーバレイヤとしていくらかの該厚い酸化層を残
すようにして除去される。他の好ましい特徴においては、三つのドープされた層
が、出発半導体基体に初めに設けられ、ソース領域及びチャネル収容基体領域が
、上側の二つの層から形成されることになる。サイドウォールスペーサの形成後
、ソース領域は、スペーサによりマスクされている場所を除いて頂部層を介して
エッチングすることにより設けられても良く、その下に横たわっている層が、ス
ペーサの下に前記基体領域の側壁を設けるように一部エッチングされても良い。
発明の実施例において説明する。
それら図面の各部分の相対的な寸法及び比率は、図面における明白さ及び利便性
のために、大きさが誇張されているか、縮小されて示されている。同一の参照符
号は、概ね、異なる製造工程において及び変形された異なる実施例において対応
する又は同様のフィーチャーを参照するために用いられている。
している。この装置のトランジスタセルエリアにおいては、それぞれ第1導電形
(この例においてはn形)のソース領域13及びドレイン領域14が、反対の第
2導電形(即ち、この例においてはp形)のチャネル収容基体領域15により分
離されている。ゲート11が、領域13及び15を越えて、ドレイン領域14の
下に横たわっている部分内に延在するトレンチ20内に存する。当該装置のオン
状態におけるゲート11に対する電圧信号の印加は、既知のように、領域15内
に導電チャネル12を誘発し、ソース領域13とドレイン領域14との間のこの
導電チャネル12内の電流の流れを制御する働きをする。
一例として、図6は、領域14を、高い導電性の基板領域14a上に高い抵抗性
(低ドーピング)のエピタキシャル層により形成されるドレインドリフト領域と
することができる縦型装置構造を示している。この基板領域14aは、縦型MO
SFETを提供するために領域14と同一の導電形(この例においてはn形)と
しても良いが、縦型IGBTを提供するために反対の導電形(この例においては
p形)としても良い。基板領域14aは、MOSFETの場合ドレイン電極と呼
ばれ、IGBTの場合アノード電極と呼ばれる電極24と当該装置本体の底側主
面10bにおいて接触する。
10のあるエリアにおいて窓51aを持つマスク51を形成する工程(図1参照
)、 (b)基体領域15を越えてドレイン領域14の下に横たわっている部分内に延
在するように窓51aにおいて前記半導体基体内にトレンチ20をエッチングす
る工程(図1参照)、 (c)ゲート材料11’が、半導体基体10の、依然存在しているマスク51と
隣接している面から突出するステップ30を形成するように、該ゲート材料11
’をトレンチ20内に及び窓51a内に設ける工程(図2参照)、 (d)マスク51と置き換わるようにステップ30内にサイドウォールスペーサ
32を形成する工程(図3及び4参照)、 (e)トレンチ20からの、スペーサ32により決定される横方向の大きさを持
つソース領域13を形成する工程(図5参照)、 (f)ソース領域13の形成後、絶縁オーバレイヤ18をゲート11に設ける工
程(図6参照)、及び (g)ソース領域13の露出されている面13a及び基体領域15の露出されて
いる面15aと接触するように並びにゲート絶縁オーバレイヤ18上を延在する
ようにソース電極23を設ける工程(図6参照)を含む方法により製造される。
ソース領域13を規定するように用いられ、斯くして、該ソース領域13は、ゲ
ート絶縁オーバレイヤ18が形成される前の段階においてゲート材料11’によ
り設けられたトレンチゲート構造のエッジに対してセルフアライメントされるよ
うに形成される。このセルフアライメントは、例えば2μm以下のセルピッチを
持つ、即ち、隣接するトレンチ20の中心間に2μm(またはより短い)の間隔
を持つトランジスタセルの再現性のある近接した離間を可能にする。
1乃至図8の方法は、それぞれ全く異なる、既知のセル幾何学形状に対して用い
られても良いからである。即ち、例えば、セルは、米国特許第US-A-5,378,655号
の図14に図示されるような正方形状を持っても良く、六方最密形状や長尺の帯
形状を持っても良い。それぞれの場合において、(ゲート11を持つ)トレンチ
20は、各セルの境界の周りに延在する。図6は数セルしか示していないが、典
型的には、当該装置は、電極23及び24の間に何百ものそれら平行するセルを
有する。当該装置のアクティブのセルラーエリアが、種々の既知である周辺終端
機構(peripheral termination schemes)(図示せず)により基体10の周辺部の
周りで境界付けられても良い。そのような方式は、通例、トランジスタセルの加
工工程の前に、基体表面10aの周辺エリアにおける厚いフィールド酸化膜層の
形成を含む。更に、(ゲート制御回路等の)種々の既知である回路が、基体10
の、アクティブのセルラーエリアと周辺終端機構との間のエリアにおいて当該装
置と集積されても良い。典型的には、それら回路部品は、トランジスタセルに用
いられるのと同様のマスキング及びドーピング工程を用いて、この回路エリアに
おいて自身のレイアウトを持つように加工されても良い。
6を参照して説明する。
る。この半導体基体10は、高い導電性の基板領域14aを持ち、その上に、ド
レインドリフト領域に適した高い抵抗性の(低くドープされた)エピタキシャル
n形第1層14、該第1層14の頂部上にチャネル収容基体領域に適したエピタ
キシャルp形第2層15、該第2層15の頂部上にソース領域に適した高い導電
性の(高くドープされた)エピタキシャルn形第3層13が形成されている。他
の例においては、層15及び13の一方又は両方とも、ドーパントを層14に注
入することにより、例えば、適宜のドーパントイオンを打ち込み、その後、層1
5又は13に対する所望の深さに関連するドーパントを拡散すべく加熱すること
により形成されても良い。
aに設けられる。このマスクは、二酸化シリコン材料を堆積し、次いで、既知の
フォトリソグラフィエッチング技術を用いて窓51aを開口することにより形成
することができる。このようにして、明確に規定された窓のエッジをマスク51
に対して形成することができる。酸化マスクの厚さは、例えば、0.2μm乃至
0.5μmの範囲内であっても良い。次いで、シリコンエッチング処理が、二酸
化シリコンマスク51をエッチング液用のマスクとして用いて既知のようにして
実施され、トレンチ20が窓51aにおいてシリコン基体10内にエッチングさ
れる。その結果の構造が図1に図示されている。トレンチ20は、ソース領域用
の層13及びチャネル収容基体領域用の層15の両方を介し且つ越えて延在し、
ドレイン領域用の層14の下に横たわっている部分内に延在する。トレンチ20
のレイアウトパターンは、六方幾何学形状の装置が製造される場合には六方格子
である。エッチングされたトレンチ20の幅は、例えば、0.5μm乃至1.0
μmの範囲内であっても良い。
酸化処理が施され、トレンチ20の露出されている面上に薄い二酸化シリコン層
が成長する。この層は、トレンチ20におけるゲート絶縁層17を供する。図2
に図示されるように、ここで、多結晶シリコン11’を、既知のようにして、窓
51a内に及び酸化マスク51上に堆積させることができる。次いで、この堆積
された多結晶シリコン11’が、ゲート材料11’が半導体基体10の、依然存
在している酸化マスク51と隣接している面10aから突出するステップ30を
形成するように、ゲート11を形成するための材料が存することになるトレンチ
20内に及び窓51a内にもゲート材料11’を備えて表面が平坦化されるまで
エッチングバックされる。
より完全に除去され、次いで、新しい二酸化シリコン層52が、ゲート材料11
’により形成された突出ステップ30、及び半導体基体10の隣接している面1
0a、即ち、層13の上面を被覆するように堆積される。この酸化層の厚さは、
例えば、0.5μm乃至1.0μmの範囲内であっても良い。層52の上面は、
ゲート材料11’の突出ステップにより決定される輪郭を持つ。
及び図2に示されるマスク51と置き換わることになるサイドウォールスペーサ
32をステップ30内に残すように、下方に一様にエッチングバックされる。n
形層13が、サイドウォールスペーサ32に隣接して露出される。
第1段階において、単結晶シリコンが、露出されているn形層13を介して及び
該露出されている層13の下に横たわっているp形層15を一部介してエッチン
グされる。このエッチングは、各トランジスタセルに対して、トレンチ20から
の、スペーサ32により決定される横方向の大きさを持つソース領域13を形成
する。このエッチングはまた、スペーサ32の下にソース領域13の露出された
側面13a、及び該スペーサ32の下に基体領域15の露出された側面15aも
供する。また、基体領域15の上面15bが、各トランジスタセル内で露出され
る。
レンチ区画20は、当該セルの境界の周りに延在する環状トレンチ20を通る区
画である。基体領域15の上面15bが、当該セルの中央領域に位置する。各々
が二つの隣接するトレンチ区画20の一方のエッジにおける、図4乃至図6に示
される二つのサイドウォールスペーサ区画32は、環状トレンチ20内で当該セ
ルの周りに延在する環状スペーサ32を通る区画である。各々が二つの隣接する
トレンチ区画20の一方のエッジにおける、図5及び図6に示される二つのソー
ス領域区画13は、露出されている環状側面13aを持つ環状スペーサ32下方
の環状ソース領域13を通る区画である。基体領域15の露出されている側面1
5aも同様に環状である。ソース領域13の横方向の大きさは、スペーサ32に
より決定され、該スペーサ32がゲート材料11’により設けられた、図2に示
される明確に規定されたエッジを持つトレンチゲート構造に対して形成されるこ
とに起因して明確に規定される。
、サイドウォールスペーサ32、ソース領域13の露出されている側面13a並
びに基体領域15の露出されている面15a及び15bが、誘電体材料40で被
覆される。誘電体材料40は、例えば、窒化シリコン材料又はPSG材料(phosp
ho-silicate glass material)であっても良い。次いで、この誘電体材料40は
、ゲート材料11’の頂面まで下方にエッチングバックされる。斯くして、図5
に示されるように、誘電体カバー40が、基体領域15、ソース領域13及びサ
イドウォールスペーサ32上をわたり、スペーサ32の頂部まで、しかしながら
ゲート材料11’上をわたらずに設けられる。その結果としての構造が図5に図
示されている。
つの更なる段階を図示している。第1段階において、選択的エッチングが、ゲー
ト材料11’をいくらか除去し、スペーサ32の頂部より下に頂面11aを持つ
ゲート11を残しつつ、誘電体カバー40を残すように実行される。次の段階に
おいて、厚い二酸化シリコンの層が頂面に堆積される。この層は、ゲート11の
頂面11a及び誘電体カバー40の頂面を被覆するためのものである。次いで、
この厚い二酸化シリコン層が、スペーサ32の頂部まで下方にエッチングバック
される。斯くして、除去されたゲート材料11’が、ゲート頂面11a上におけ
る二酸化シリコン材料の絶縁オーバレイヤ18により置き換えられる。とりわけ
、上述した図1乃至図6に図示されている加工方法において、ソース領域13の
形成後ゲート11に絶縁オーバレイヤ18が設けられることに留意されたい。次
の段階において、誘電体カバー40が除去される。この除去は、絶縁層18が実
質的に不変であるように誘電体カバー40のエッチング速度が二酸化シリコンの
ゲート絶縁オーバレイヤ18のエッチング速度よりもかなり速いようなウェット
エッチングによっても良い。既知のエッチング液がこの段階に対して用いられて
も良く、例えば、誘電体40がPSGである場合、BOE7:1(HFとNH4 Fとの混合物であるバッファード酸化エッチング液(Buffered Oxide Etchant)で
あっても良く、誘電体が窒化シリコンである場合、窒化物エッチングであっても
良い。誘電体カバー40の除去は、ソース領域13の表面13a、チャネル収容
基体領域15の表面15a及び15b並びにゲート絶縁オーバレイヤ18の頂面
を再び露出させる。
、ソース領域13の露出されている表面13a並びにチャネル収容基体領域15
の露出されている表面15a及び15bと接し、ゲート絶縁オーバレイヤ18上
を延在するようにソース電極23を設けるために堆積される。
う。図7及び図8に図示される変形された加工段階を述べる前に、図示されてい
ない幾つかの可能な変形例及び修正例を以下に述べる。基体領域15の、トラン
ジスタセルエリアの少なくとも一つの中央領域における表面15bより下の部分
を、該基体領域15の、(図6に示される)チャネル領域12を収容するスペー
サ32より下の部分よりも高くドープさせることができる。このより高くドープ
された領域は、第2導電形のドーパント(この例においてはアクセプタドーパン
ト)を注入することにより、例えば、スペーサ32を設けた後でソース電極23
を設ける前の適宜の段階においてイオン打ち込みを行うことにより設けられても
良い。このより高くドープされた領域は、ソース電極に対する改善された接触領
域を形成するであろう。図5及び図6に示されるソース領域13は、図1に示さ
れる初めに設けられるエピタキシャル層13から形成される必要はない。この初
期の層13はなくても良く、その代わり、スペーサ32が、ドープされた(この
例においてはドナーがドープされた)材料、例えば、ドープされた二酸化シリコ
ンから層15上に加工されても良い。適宜の段階において、例えば、層15を介
して一部エッチングした後で誘電体材料40を設ける前、即ち、図5に関して上
述した第1及び第2段階の間に、斯様にドープされたスペーサ32を、n形ドー
パントを該ドープされたスペーサ32から、層15の下に横たわっている部分内
に拡散させるように加熱して、ソース領域13を規定しても良い。サイドウォー
ルスペーサ32は、二酸化シリコン以外の材料から、図1乃至図4に図示される
ものと同様の加工工程により形成されても良く、例えば、図1乃至図3に示され
るマスク51及び置換層52が、窒化シリコン材料や、PSG材料であっても良
い。この場合、誘電体カバー材料40を、二酸化シリコン材料とすることができ
る。更に、この場合、図6に関して上述した初めの二つの段階を、再びいくらか
のゲート材料11’を(例えばプラズマエッチングを用いて)除去し、次いで、
堆積されそしてスペーサ32の頂部まで(例えばCMP(chemical and mechanical
polishing)を用いて)平坦化されるような誘電体の絶縁オーバレイヤ18を設
けることにより実行することができる。
された方法において、加工段階は、図5に関して説明した第1の加工段階までを
含んで、図1乃至図5に関して述べたのと同様である。即ち、図5に示されるよ
うに、各トランジスタセルに対して、二酸化シリコンスペーサ32の下に露出さ
れた側面13aを持つ単結晶シリコンソース領域13があり、該スペーサ32の
下に露出された側面15a及び露出された上面15bを持つ単結晶シリコン基体
領域15がある。重要な例外は、多結晶シリコン11’の堆積後、この材料が、
例えばPOCL3ドーピングにより強くドープされる点である。更に、図5に図
示される第2の段階による誘電体カバー40を設ける代わりに、低温酸化が、例
えば700°Cで実行される。このかなり高いドーピング濃度に起因して、ドー
プされた多結晶シリコンゲート材料11’は、多結晶シリコンよりもかなり速く
(10倍程度)酸化する。故に、薄い酸化層61が、ソース領域13及び基体領
域15を被覆する単結晶シリコン内に形成され、厚い酸化層62が、ゲート11
の頂面11aを被覆する絶縁層としてドープされた多結晶シリコン内に形成され
る。この構造が図7に図示されている。
ルスペーサ32及びいくらかの厚い酸化層62を除去するためにエッチング液に
侵漬される。再び、ソース領域13の露出された面13a、チャネル収容基体領
域15の露出された面15a及び15b、並びにゲート絶縁オーバレイヤ62’
の露出された頂面が設けられる。
、必要とされる平坦化工程が1つ少ないという点であり、あり得る相対的に不利
な点は、酸化工程がいくらかのドーパントの拡散を伴うことかもしれない。酸化
工程がソース領域を狭めるが、当該プロセスは依然完全にセルフアライメントさ
れるので、その規定は依然良好であろう。
に関して先に述べたのと同様にして、ソース領域13の露出されている表面13
a並びにチャネル収容基体領域15の露出されている表面15a及び15bと接
し、ゲート絶縁オーバレイヤ62’上を延在するようにソース電極23を設ける
ために堆積される。
される。しかしながら、他の既知のゲート技術が特定の装置において用いられて
も良い。即ち、例えば、多結晶シリコン材料とケイ化物を形成する薄い金属層等
の付加的な材料がゲート用に用いられても良い。他の例では、ゲート11全体が
、多結晶シリコンに代えて金属からなっても良い。図2乃至図8は、絶縁ゲート
構造の好ましい状況を図示している。ここでは、導電ゲート11が、絶縁誘電体
層17によりチャネル収容基体領域15に容量的に結合されている。しかしなが
ら、他の例においては、いわゆるショットキーゲート技術が用いられても良い。
この場合、ゲート絶縁誘電体層17がなく、導電ゲート11が、低くドープされ
たチャネル収容基体領域15とショットキー障壁を形成する金属からなる。ショ
ットキーゲート11は、ショットキー障壁に存する空乏層によりチャネル収容領
域15に容量的に結合される。
、より高くドープされた(p+)領域を何等持たない、各セルの中央領域におい
て一様な深さのp形基体領域15を持つ装置を図示している。図6及び図8の装
置のいくつかのセルは(図示せず)は、チャネル収容領域15に代えてより深く
、より高くドープされた(p+)領域を有しても良い。それらより深く、より高
くドープされた(p+)領域は、適宜のマスクの窓を介して、例えば図1の段階
の前に打ち込まれても良い。チャネル収容領域15を持つアクティブのセル内に
、より深く、より高くドープされた(p+)局部領域を打ち込むことも可能であ
るが、この場合、セルの幾何学形状はあまりコンパクトではない。
形の導電性であり、領域15がp形の導電性であり、電子反転層12がゲート1
1により領域15内に誘発される。反対の導電形のドーパントを用いることによ
り、pチャネル装置を本発明による方法により製造することができる。この場合
、領域13及び14がp形の導電性のものであり、領域15がn形の導電性のも
のであり、正孔反転チャネル12がゲート11により領域15内に誘発される。
device)を製造するために用いられても良い。そのようなpチャネル形の装置は
、p形のソース領域13及びドレイン領域14a並びにp形のチャネル収容領域
15を持つ。また、各セル内でn形の深い局部領域を持っても良い。n形の多結
晶シリコンが、ゲート11に用いられても良い。動作時、正孔蓄積チャネル12
が、オン状態においてゲート11により領域15内に誘発される。低くドープさ
れたp形領域15が、オフ状態において、絶縁ゲート11から及び深いn形領域
から空乏層により全体的に空乏とされても良い。
縦型ディスクリート装置が、図1乃至図8を参照して図示されている。しかしな
がら、本発明によれば集積装置も可能である。この場合、領域14aは、装置基
板と低くドープされたエピタキシャルドレイン領域14との間のドープされた埋
込層であっても良い。この埋込層領域14aは、前側主面10aにおいて、該面
10aから該埋込層の深さまで延在するドープされた周辺接触領域を介して電極
24と接触しても良い。
。そのような変形及び修正は、半導体装置の設計、製造及び使用において既に知
られ、ここで述べた特徴に代えて又は加えて用いられるかもしれない均等の及び
他の特徴を伴うことであろう。
願発明の開示の範囲が、ここに明白に若しくは暗黙的に開示された如何なる新規
の特徴及び如何なる新規の特徴の組み合わせ、又はそれらの如何なる一般化した
もの、如何なる請求項において現在主張されているのと同様の発明に関するもの
、並びに本願発明が目論むのと同様の如何なる及び全ての技術的課題を軽減する
ものを含むことを理解されたい。
る如何なる他の出願の審査の間に、如何なる斯様な特徴及び/又は斯様な特徴の
組み合わせに対して規定されるかもしれないことを通知する。
おけるある段階の半導体基体のトランジスタセルエリアの断面図である。
おける図1の段階後の半導体基体のトランジスタセルエリアの断面図である。
おける図2の段階後の半導体基体のトランジスタセルエリアの断面図である。
おける図3の段階後の半導体基体のトランジスタセルエリアの断面図である。
おける図4の段階後の半導体基体のトランジスタセルエリアの断面図である。
おける図5の段階後の半導体基体のトランジスタセルエリアの断面図である。
る、図4の段階後の図4のトランジスタセルエリアの断面図である。
る、図7の段階後のトランジスタセルエリアの断面図である。
Claims (9)
- 【請求項1】 トレンチゲートに隣接するチャネル収容基体領域により分離
されたソース領域及びドレイン領域を持つトレンチゲート半導体装置を製造する
方法であって、 (a)半導体基体の表面において、該基体のあるエリアにおいて窓を持つマスク
を形成する工程、 (b)前記基体領域を介して前記ドレイン領域の下に横たわっている部分内に延
在するように前記窓において前記半導体基体内にトレンチをエッチングする工程
、 (c)ゲート材料が、前記半導体基体の、依然存在している前記マスクと隣接す
る面から突出するステップを形成するように、該ゲート材料を前記トレンチ内に
及び前記窓内に設ける工程、 (d)前記マスクと置き換わるように前記ステップ内にサイドウォールスペーサ
を形成する工程、 (e)前記トレンチからの、前記スペーサにより決定される横方向の大きさを持
つ前記ソース領域を形成する工程、 (f)前記ソース領域の形成後、絶縁オーバレイヤを前記ゲートに設ける工程、
及び (g)前記ソース領域の露出されている面及び前記基体領域の露出されている面
と接触するように並びに前記ゲート絶縁オーバレイヤ上を延在するようにソース
電極を設ける工程を含むトレンチゲート半導体装置を製造する方法。 - 【請求項2】 前記工程(d)において、前記マスクが除去され、次いで、
前記ゲート材料の前記突出するステップ及び前記半導体基体の前記隣接する面が
、前記サイドウォールスペーサ用の材料で被覆され、次いで、この材料が、前記
サイドウォールスペーサを残すようにエッチングされることを特徴とする請求項
1に記載のトレンチゲート半導体装置を製造する方法。 - 【請求項3】 前記工程(f)において、誘電体カバーが、前記基体領域、
前記ソース領域及び前記サイドウォールスペーサ上をわたり、該スペーサの頂部
まで、しかしながら前記ゲート材料上をわたらずに設けられ、次いで、選択的エ
ッチングが、前記ゲート材料をいくらか除去し、前記スペーサの前記頂部より下
にゲートの頂面を残しつつ、前記誘電体カバーを残すように実行され、次いで、
前記除去されたゲート材料が、前記ゲートの頂面上における前記絶縁オーバレイ
ヤにより置き換えられ、前記工程(g)において、前記誘電体カバーが、前記ソ
ース領域の前記露出された面及び前記基体領域の前記露出された面を設けるよう
に除去されることを特徴とする請求項1又は2に記載のトレンチゲート半導体装
置を製造する方法。 - 【請求項4】 前記工程(c)において、前記ゲート材料が、シリコン材料
であり、前記トレンチ内の絶縁層上に設けられ、前記工程(f)において、前記
シリコンゲート材料の上部が、前記絶縁オーバレイヤを前記ゲートに設けるよう
に酸化されることを特徴とする請求項1又は2に記載のトレンチゲート半導体装
置を製造する方法。 - 【請求項5】 前記半導体基体は単結晶シリコン材料であり、前記サイドウ
ォールスペーサは二酸化シリコン材料であり、前記ゲート材料はドープされた多
結晶シリコンであり、前記工程(f)において、前記単結晶シリコン及び前記多
結晶シリコンが、前記単結晶シリコン内に薄い酸化層を形成し、前記ドープされ
た多結晶シリコン内に厚い酸化層を形成するように酸化され、次いで、エッチン
グが、前記工程(g)において必要とされる露出されたソース領域及び基体領域
を設けるよう前記薄い酸化層及びいくらかの前記サイドウォールスペーサを除去
しつつ、前記ゲート絶縁オーバレイヤを設けるよういくらかの前記厚い酸化層を
残すように実行されることを特徴とする請求項4に記載のトレンチゲート半導体
装置を製造する方法。 - 【請求項6】 前記工程(a)に対して設けられる前記半導体基体が、前記
ドレイン領域に適した導電形の第1の層、該第1の層の頂部上に、前記チャネル
収容基体領域に適した導電形の第2の層、及び該第2の層の頂部上に、前記ソー
ス領域に適した導電形の第3の層を持つことを特徴とする請求項1乃至5の何れ
か一項に記載のトレンチゲート半導体装置を製造する方法。 - 【請求項7】 前記工程(d)において、前記第3の層が、前記サイドウォ
ールスペーサに隣接して露出され、前記工程(e)において、前記スペーサの下
に前記ソース領域の側面を及び該スペーサの下に前記チャネル収容基体領域の側
面を設けるように、露出されている前記第3の層を介して及び該露出されている
第3の層の下に横たわっている前記第2の層15を一部介してエッチングがなさ
れることを特徴とする請求項6に記載のトレンチゲート半導体装置を製造する方
法。 - 【請求項8】 前記ソース領域及び前記ドレイン領域が第1導電形であり、
前記チャネル収容基体領域が反対の第2導電形であることを特徴とする請求項1
乃至7の何れか一項に記載のトレンチゲート半導体装置を製造する方法。 - 【請求項9】 請求項1乃至8の何れか一項に記載の方法により製造された
トレンチゲート半導体装置。
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