JP2003515954A - トレンチゲート半導体装置の製造 - Google Patents
トレンチゲート半導体装置の製造Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
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- H01L29/66333—Vertical insulated gate bipolar transistors
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
Abstract
(57)【要約】
トレンチゲート半導体装置、例えば、ＭＯＳＦＥＴ又はＩＧＢＴの製造において、出発半導体基体（１０）が、ソース領域及び基体領域を形成するために設けられた二つのトップレイヤ（１３，１５）を持つ。ゲート材料（１１’）が半導体基体の隣接している面（１０ａ）から突出するステップ（３０）を形成するように、依然存在しているトレンチ用のエッチング液に対するマスク（５１，図２）を用いてトレンチ（２０）内に設けられ、次いで、サイドウォールスペーサ（３２）が該ステップ（３０）内にマスク（５１）と置き換わるように形成される。ソース領域（１３）が、スペーサ（３２，図５）により決定される横方向の大きさを持って突出トレンチゲート構造とセルフアライメントされ、次いで、ゲート（１１）に絶縁オーバレイヤ（１８，図６）が設けられる。突出トレンチゲート構造がゲート材料（１１’）により設けられる明確に規定されたエッジを持つ場合にサイドウォールスペーサ（３２）を形成することは、サイドウォールスペーサのための突出ステップをトレンチゲート構造に持たせる前にゲート絶縁オーバレイヤがトレンチ内に設けられる従来のプロセスと比較して、ソース領域のより明確な規定を可能にする。
Description
【０００１】
本発明は、トレンチゲート半導体装置、例えば、（通例”MOSFET”と呼ばれる
）絶縁ゲート形電界効果パワートランジスタや（通例”IGBT”と呼ばれる）絶縁
ゲート形バイポーラトランジスタを製造する方法に関する。本発明はまた、その
ような方法により製造された半導体装置にも関する。
）絶縁ゲート形電界効果パワートランジスタや（通例”IGBT”と呼ばれる）絶縁
ゲート形バイポーラトランジスタを製造する方法に関する。本発明はまた、その
ような方法により製造された半導体装置にも関する。
【０００２】
第１導電形のソース領域及びドレイン領域が反対の第２導電形のチャネル収容
基体領域(channel-accommodating body region)により分離されているトレンチ
ゲート半導体装置が知られている。有利な製造方法が、米国特許第US-A-5,378,6
55号（本願出願人参照番号PHB33836）に開示されている。この方法においては、
ソース領域の形成が、ゲートを有する（“溝”と呼ばれる）トレンチとセルフア
ライメントされる。このセルフアライメント(self-alignment)は、以下のように
要約される開示され示唆されている方法により実現される。トレンチが、半導体
基体上のマスク内の窓を通じてエッチングされる。マスクを取り除いた後、ゲー
ト材料がトレンチ内に設けられ、次いで、該ゲート材料の上部が、ゲート上に絶
縁キャップを持つトレンチゲート構造を形成するように酸化される。次いで、絶
縁キャップに、隣接する半導体表面から突出するステップが形成される。次いで
、層が表面構造上に設けられ、次いで、トレンチゲートのステップ内にサイドウ
ォールスペーサを残すようにエッチングされる。次いで、スペーサが、ソース領
域を規定するために用いられる。このようにして、ソース領域は、トレンチゲー
ト構造に対してセルフアライメントされるように形成される。
基体領域(channel-accommodating body region)により分離されているトレンチ
ゲート半導体装置が知られている。有利な製造方法が、米国特許第US-A-5,378,6
55号（本願出願人参照番号PHB33836）に開示されている。この方法においては、
ソース領域の形成が、ゲートを有する（“溝”と呼ばれる）トレンチとセルフア
ライメントされる。このセルフアライメント(self-alignment)は、以下のように
要約される開示され示唆されている方法により実現される。トレンチが、半導体
基体上のマスク内の窓を通じてエッチングされる。マスクを取り除いた後、ゲー
ト材料がトレンチ内に設けられ、次いで、該ゲート材料の上部が、ゲート上に絶
縁キャップを持つトレンチゲート構造を形成するように酸化される。次いで、絶
縁キャップに、隣接する半導体表面から突出するステップが形成される。次いで
、層が表面構造上に設けられ、次いで、トレンチゲートのステップ内にサイドウ
ォールスペーサを残すようにエッチングされる。次いで、スペーサが、ソース領
域を規定するために用いられる。このようにして、ソース領域は、トレンチゲー
ト構造に対してセルフアライメントされるように形成される。
【０００３】
米国特許第US-A-5,378,655号の全内容は、これにより本明細書に参照文献とし
て組み込まれる。米国特許第US-A-5,378,655号に開示されるような技術を用いる
ことにより、別個のアライメントを必要とするフォトリソグラフィマスキング工
程の数を低減させることができ、小型のセルラー装置構造を形成することができ
る。
て組み込まれる。米国特許第US-A-5,378,655号に開示されるような技術を用いる
ことにより、別個のアライメントを必要とするフォトリソグラフィマスキング工
程の数を低減させることができ、小型のセルラー装置構造を形成することができ
る。
【０００４】
チャネル収容基体領域がソース領域及びドレイン領域と同一の第１導電形であ
るトレンチゲート半導体装置も知られている。この場合においては、導電チャネ
ルが、トレンチゲートによる電荷キャリアの蓄積により形成される。チャネル収
容領域が反対の第２導電形であるより通例の装置における場合と同様の考えが、
それら領域のドーピング及びトレンチのエッチングに対しても生じる。
るトレンチゲート半導体装置も知られている。この場合においては、導電チャネ
ルが、トレンチゲートによる電荷キャリアの蓄積により形成される。チャネル収
容領域が反対の第２導電形であるより通例の装置における場合と同様の考えが、
それら領域のドーピング及びトレンチのエッチングに対しても生じる。
【０００５】
本発明の目的は、ソース領域のセルフアライメント形成に対してトレンチゲー
ト構造におけるサイドウォールスペーサを用いることを可能にすると共に、ソー
ス領域をより明確に規定するようなより簡単なプロセスを提供するようにトレン
チゲート半導体装置の製造を変形することにある。
ト構造におけるサイドウォールスペーサを用いることを可能にすると共に、ソー
ス領域をより明確に規定するようなより簡単なプロセスを提供するようにトレン
チゲート半導体装置の製造を変形することにある。
【０００６】
本発明によれば、ゲート材料が半導体基体の隣接している面から突出するステ
ップを形成するように、依然存在しているトレンチ用のエッチング液に対するマ
スクを用いてトレンチ内に設けられ、サイドウォールスペーサ(side wall space
r)が該ステップ内に前記マスクと置き換わるように形成され、ソース領域が該ス
ペーサにより決定される横方向の大きさを持って形成され、次いで、ゲートに絶
縁オーバレイヤ(insulating overlayer)が設けられるような製造方法が提供され
る。
ップを形成するように、依然存在しているトレンチ用のエッチング液に対するマ
スクを用いてトレンチ内に設けられ、サイドウォールスペーサ(side wall space
r)が該ステップ内に前記マスクと置き換わるように形成され、ソース領域が該ス
ペーサにより決定される横方向の大きさを持って形成され、次いで、ゲートに絶
縁オーバレイヤ(insulating overlayer)が設けられるような製造方法が提供され
る。
【０００７】
請求項１に述べられる方法は、米国特許第US-A-5,378,655号の方法の工程とは
全く異なる工程（ａ）乃至（ｇ）を含む。とりわけ、サイドウォールスペーサが
、ゲートに絶縁オーバレイヤを設ける前の段階で、トレンチゲート構造における
ステップ内に形成される。利点は、この早い段階でトレンチゲート構造が、米国
特許第US-A-5,378,655号の方法においては酸化ゲート絶縁キャップによってより
後に設けられるエッジと比較し、ゲート材料によって設けられるより明確に規定
されたエッジを持つことである。結果として、ソース領域の横方向の大きさがよ
り明確に規定され、ソース電極がソース領域及びチャネル収容基体領域と接触す
るエリアもより明確に規定される。
全く異なる工程（ａ）乃至（ｇ）を含む。とりわけ、サイドウォールスペーサが
、ゲートに絶縁オーバレイヤを設ける前の段階で、トレンチゲート構造における
ステップ内に形成される。利点は、この早い段階でトレンチゲート構造が、米国
特許第US-A-5,378,655号の方法においては酸化ゲート絶縁キャップによってより
後に設けられるエッジと比較し、ゲート材料によって設けられるより明確に規定
されたエッジを持つことである。結果として、ソース領域の横方向の大きさがよ
り明確に規定され、ソース電極がソース領域及びチャネル収容基体領域と接触す
るエリアもより明確に規定される。
【０００８】
本発明による種々の好ましい特徴が、請求項２乃至９に述べられている。好ま
しい特徴の一つにおいては、サイドウォールスペーサの形成が、マスクを除去し
、次いで、ゲート材料の突出しているステップ及び半導体基体の隣接している面
を被覆し、次いで、当該スペーサを残すように被覆材料をエッチングすることに
より実現されても良い。他の好ましい特徴においては、ソース領域の形成後、ス
ペーサに加えて、該スペーサの頂部に誘電体カバーが設けられても良く、ゲート
材料の選択的エッチングが該スペーサの頂部より下にゲートの頂面を残し、ゲー
ト絶縁オーバレイヤが該ゲートの頂面上に設けられ、次いで、上記誘電体カバー
が除去される。他の例においては、ゲート材料がシリコンである場合、絶縁オー
バレイヤが、該ゲート材料の上部を酸化することにより設けられても良い。半導
体基体が単結晶シリコンであり、スペーサが二酸化シリコンであり、ゲート材料
がドープされた多結晶シリコンである場合の、絶縁オーバレイヤを形成するため
のそのような酸化方法の好ましい例においては、異なる酸化速度が、単結晶シリ
コン及び多結晶シリコン内に各々薄い酸化層及び厚い酸化層をもたらし、次いで
、該薄い酸化層が、ゲート絶縁オーバレイヤとしていくらかの該厚い酸化層を残
すようにして除去される。他の好ましい特徴においては、三つのドープされた層
が、出発半導体基体に初めに設けられ、ソース領域及びチャネル収容基体領域が
、上側の二つの層から形成されることになる。サイドウォールスペーサの形成後
、ソース領域は、スペーサによりマスクされている場所を除いて頂部層を介して
エッチングすることにより設けられても良く、その下に横たわっている層が、ス
ペーサの下に前記基体領域の側壁を設けるように一部エッチングされても良い。
しい特徴の一つにおいては、サイドウォールスペーサの形成が、マスクを除去し
、次いで、ゲート材料の突出しているステップ及び半導体基体の隣接している面
を被覆し、次いで、当該スペーサを残すように被覆材料をエッチングすることに
より実現されても良い。他の好ましい特徴においては、ソース領域の形成後、ス
ペーサに加えて、該スペーサの頂部に誘電体カバーが設けられても良く、ゲート
材料の選択的エッチングが該スペーサの頂部より下にゲートの頂面を残し、ゲー
ト絶縁オーバレイヤが該ゲートの頂面上に設けられ、次いで、上記誘電体カバー
が除去される。他の例においては、ゲート材料がシリコンである場合、絶縁オー
バレイヤが、該ゲート材料の上部を酸化することにより設けられても良い。半導
体基体が単結晶シリコンであり、スペーサが二酸化シリコンであり、ゲート材料
がドープされた多結晶シリコンである場合の、絶縁オーバレイヤを形成するため
のそのような酸化方法の好ましい例においては、異なる酸化速度が、単結晶シリ
コン及び多結晶シリコン内に各々薄い酸化層及び厚い酸化層をもたらし、次いで
、該薄い酸化層が、ゲート絶縁オーバレイヤとしていくらかの該厚い酸化層を残
すようにして除去される。他の好ましい特徴においては、三つのドープされた層
が、出発半導体基体に初めに設けられ、ソース領域及びチャネル収容基体領域が
、上側の二つの層から形成されることになる。サイドウォールスペーサの形成後
、ソース領域は、スペーサによりマスクされている場所を除いて頂部層を介して
エッチングすることにより設けられても良く、その下に横たわっている層が、ス
ペーサの下に前記基体領域の側壁を設けるように一部エッチングされても良い。
【０００９】
本発明によるこれらの及び他の特徴を、添付の図的な図面を参照して述べる本
発明の実施例において説明する。
発明の実施例において説明する。
【００１０】
全ての図面は概略的であり縮尺通りには描かれていないことに留意されたい。
それら図面の各部分の相対的な寸法及び比率は、図面における明白さ及び利便性
のために、大きさが誇張されているか、縮小されて示されている。同一の参照符
号は、概ね、異なる製造工程において及び変形された異なる実施例において対応
する又は同様のフィーチャーを参照するために用いられている。
それら図面の各部分の相対的な寸法及び比率は、図面における明白さ及び利便性
のために、大きさが誇張されているか、縮小されて示されている。同一の参照符
号は、概ね、異なる製造工程において及び変形された異なる実施例において対応
する又は同様のフィーチャーを参照するために用いられている。
【００１１】
図６は、トレンチゲート１１を持つパワー半導体装置の例示的な実施例を図示
している。この装置のトランジスタセルエリアにおいては、それぞれ第１導電形
（この例においてはｎ形）のソース領域１３及びドレイン領域１４が、反対の第
２導電形（即ち、この例においてはｐ形）のチャネル収容基体領域１５により分
離されている。ゲート１１が、領域１３及び１５を越えて、ドレイン領域１４の
下に横たわっている部分内に延在するトレンチ２０内に存する。当該装置のオン
状態におけるゲート１１に対する電圧信号の印加は、既知のように、領域１５内
に導電チャネル１２を誘発し、ソース領域１３とドレイン領域１４との間のこの
導電チャネル１２内の電流の流れを制御する働きをする。
している。この装置のトランジスタセルエリアにおいては、それぞれ第１導電形
（この例においてはｎ形）のソース領域１３及びドレイン領域１４が、反対の第
２導電形（即ち、この例においてはｐ形）のチャネル収容基体領域１５により分
離されている。ゲート１１が、領域１３及び１５を越えて、ドレイン領域１４の
下に横たわっている部分内に延在するトレンチ２０内に存する。当該装置のオン
状態におけるゲート１１に対する電圧信号の印加は、既知のように、領域１５内
に導電チャネル１２を誘発し、ソース領域１３とドレイン領域１４との間のこの
導電チャネル１２内の電流の流れを制御する働きをする。
【００１２】
ソース領域１３は、当該装置本体の頂部におけるソース電極２３と接触する。
一例として、図６は、領域１４を、高い導電性の基板領域１４ａ上に高い抵抗性
（低ドーピング）のエピタキシャル層により形成されるドレインドリフト領域と
することができる縦型装置構造を示している。この基板領域１４ａは、縦型ＭＯ
ＳＦＥＴを提供するために領域１４と同一の導電形（この例においてはｎ形）と
しても良いが、縦型ＩＧＢＴを提供するために反対の導電形（この例においては
ｐ形）としても良い。基板領域１４ａは、ＭＯＳＦＥＴの場合ドレイン電極と呼
ばれ、ＩＧＢＴの場合アノード電極と呼ばれる電極２４と当該装置本体の底側主
面１０ｂにおいて接触する。
一例として、図６は、領域１４を、高い導電性の基板領域１４ａ上に高い抵抗性
（低ドーピング）のエピタキシャル層により形成されるドレインドリフト領域と
することができる縦型装置構造を示している。この基板領域１４ａは、縦型ＭＯ
ＳＦＥＴを提供するために領域１４と同一の導電形（この例においてはｎ形）と
しても良いが、縦型ＩＧＢＴを提供するために反対の導電形（この例においては
ｐ形）としても良い。基板領域１４ａは、ＭＯＳＦＥＴの場合ドレイン電極と呼
ばれ、ＩＧＢＴの場合アノード電極と呼ばれる電極２４と当該装置本体の底側主
面１０ｂにおいて接触する。
【００１３】
図６の装置は、図１乃至図６の概要において以下の工程、即ち、
（ａ）（典型的には単結晶シリコンの）半導体基体１０の表面１０ａに、該基体
１０のあるエリアにおいて窓５１ａを持つマスク５１を形成する工程（図１参照
）、 （ｂ）基体領域１５を越えてドレイン領域１４の下に横たわっている部分内に延
在するように窓５１ａにおいて前記半導体基体内にトレンチ２０をエッチングす
る工程（図１参照）、 （ｃ）ゲート材料１１’が、半導体基体１０の、依然存在しているマスク５１と
隣接している面から突出するステップ３０を形成するように、該ゲート材料１１
’をトレンチ２０内に及び窓５１ａ内に設ける工程（図２参照）、 （ｄ）マスク５１と置き換わるようにステップ３０内にサイドウォールスペーサ
３２を形成する工程（図３及び４参照）、 （ｅ）トレンチ２０からの、スペーサ３２により決定される横方向の大きさを持
つソース領域１３を形成する工程（図５参照）、 （ｆ）ソース領域１３の形成後、絶縁オーバレイヤ１８をゲート１１に設ける工
程（図６参照）、及び （ｇ）ソース領域１３の露出されている面１３ａ及び基体領域１５の露出されて
いる面１５ａと接触するように並びにゲート絶縁オーバレイヤ１８上を延在する
ようにソース電極２３を設ける工程（図６参照）を含む方法により製造される。
１０のあるエリアにおいて窓５１ａを持つマスク５１を形成する工程（図１参照
）、 （ｂ）基体領域１５を越えてドレイン領域１４の下に横たわっている部分内に延
在するように窓５１ａにおいて前記半導体基体内にトレンチ２０をエッチングす
る工程（図１参照）、 （ｃ）ゲート材料１１’が、半導体基体１０の、依然存在しているマスク５１と
隣接している面から突出するステップ３０を形成するように、該ゲート材料１１
’をトレンチ２０内に及び窓５１ａ内に設ける工程（図２参照）、 （ｄ）マスク５１と置き換わるようにステップ３０内にサイドウォールスペーサ
３２を形成する工程（図３及び４参照）、 （ｅ）トレンチ２０からの、スペーサ３２により決定される横方向の大きさを持
つソース領域１３を形成する工程（図５参照）、 （ｆ）ソース領域１３の形成後、絶縁オーバレイヤ１８をゲート１１に設ける工
程（図６参照）、及び （ｇ）ソース領域１３の露出されている面１３ａ及び基体領域１５の露出されて
いる面１５ａと接触するように並びにゲート絶縁オーバレイヤ１８上を延在する
ようにソース電極２３を設ける工程（図６参照）を含む方法により製造される。
【００１４】
図１乃至図８に図示される実施例においては、サイドウォールスペーサ３２が
ソース領域１３を規定するように用いられ、斯くして、該ソース領域１３は、ゲ
ート絶縁オーバレイヤ１８が形成される前の段階においてゲート材料１１’によ
り設けられたトレンチゲート構造のエッジに対してセルフアライメントされるよ
うに形成される。このセルフアライメントは、例えば２μｍ以下のセルピッチを
持つ、即ち、隣接するトレンチ２０の中心間に２μｍ（またはより短い）の間隔
を持つトランジスタセルの再現性のある近接した離間を可能にする。
ソース領域１３を規定するように用いられ、斯くして、該ソース領域１３は、ゲ
ート絶縁オーバレイヤ１８が形成される前の段階においてゲート材料１１’によ
り設けられたトレンチゲート構造のエッジに対してセルフアライメントされるよ
うに形成される。このセルフアライメントは、例えば２μｍ以下のセルピッチを
持つ、即ち、隣接するトレンチ２０の中心間に２μｍ（またはより短い）の間隔
を持つトランジスタセルの再現性のある近接した離間を可能にする。
【００１５】
セルラーレイアウト幾何学形状の平面図は図に示されていない。なぜなら、図
１乃至図８の方法は、それぞれ全く異なる、既知のセル幾何学形状に対して用い
られても良いからである。即ち、例えば、セルは、米国特許第US-A-5,378,655号
の図１４に図示されるような正方形状を持っても良く、六方最密形状や長尺の帯
形状を持っても良い。それぞれの場合において、（ゲート１１を持つ）トレンチ
２０は、各セルの境界の周りに延在する。図６は数セルしか示していないが、典
型的には、当該装置は、電極２３及び２４の間に何百ものそれら平行するセルを
有する。当該装置のアクティブのセルラーエリアが、種々の既知である周辺終端
機構(peripheral termination schemes)（図示せず）により基体１０の周辺部の
周りで境界付けられても良い。そのような方式は、通例、トランジスタセルの加
工工程の前に、基体表面１０ａの周辺エリアにおける厚いフィールド酸化膜層の
形成を含む。更に、（ゲート制御回路等の）種々の既知である回路が、基体１０
の、アクティブのセルラーエリアと周辺終端機構との間のエリアにおいて当該装
置と集積されても良い。典型的には、それら回路部品は、トランジスタセルに用
いられるのと同様のマスキング及びドーピング工程を用いて、この回路エリアに
おいて自身のレイアウトを持つように加工されても良い。
１乃至図８の方法は、それぞれ全く異なる、既知のセル幾何学形状に対して用い
られても良いからである。即ち、例えば、セルは、米国特許第US-A-5,378,655号
の図１４に図示されるような正方形状を持っても良く、六方最密形状や長尺の帯
形状を持っても良い。それぞれの場合において、（ゲート１１を持つ）トレンチ
２０は、各セルの境界の周りに延在する。図６は数セルしか示していないが、典
型的には、当該装置は、電極２３及び２４の間に何百ものそれら平行するセルを
有する。当該装置のアクティブのセルラーエリアが、種々の既知である周辺終端
機構(peripheral termination schemes)（図示せず）により基体１０の周辺部の
周りで境界付けられても良い。そのような方式は、通例、トランジスタセルの加
工工程の前に、基体表面１０ａの周辺エリアにおける厚いフィールド酸化膜層の
形成を含む。更に、（ゲート制御回路等の）種々の既知である回路が、基体１０
の、アクティブのセルラーエリアと周辺終端機構との間のエリアにおいて当該装
置と集積されても良い。典型的には、それら回路部品は、トランジスタセルに用
いられるのと同様のマスキング及びドーピング工程を用いて、この回路エリアに
おいて自身のレイアウトを持つように加工されても良い。
【００１６】
ここで、図６のトランジスタセルの加工における連続した段階を、図１乃至図
６を参照して説明する。
６を参照して説明する。
【００１７】
図１を参照すると、単結晶シリコン材料の半導体基体１０が先ず設けられてい
る。この半導体基体１０は、高い導電性の基板領域１４ａを持ち、その上に、ド
レインドリフト領域に適した高い抵抗性の（低くドープされた）エピタキシャル
ｎ形第１層１４、該第１層１４の頂部上にチャネル収容基体領域に適したエピタ
キシャルｐ形第２層１５、該第２層１５の頂部上にソース領域に適した高い導電
性の（高くドープされた）エピタキシャルｎ形第３層１３が形成されている。他
の例においては、層１５及び１３の一方又は両方とも、ドーパントを層１４に注
入することにより、例えば、適宜のドーパントイオンを打ち込み、その後、層１
５又は１３に対する所望の深さに関連するドーパントを拡散すべく加熱すること
により形成されても良い。
る。この半導体基体１０は、高い導電性の基板領域１４ａを持ち、その上に、ド
レインドリフト領域に適した高い抵抗性の（低くドープされた）エピタキシャル
ｎ形第１層１４、該第１層１４の頂部上にチャネル収容基体領域に適したエピタ
キシャルｐ形第２層１５、該第２層１５の頂部上にソース領域に適した高い導電
性の（高くドープされた）エピタキシャルｎ形第３層１３が形成されている。他
の例においては、層１５及び１３の一方又は両方とも、ドーパントを層１４に注
入することにより、例えば、適宜のドーパントイオンを打ち込み、その後、層１
５又は１３に対する所望の深さに関連するドーパントを拡散すべく加熱すること
により形成されても良い。
【００１８】
図１に図示されるように、厚い酸化マスク５１が、半導体基体１０の表面１０
ａに設けられる。このマスクは、二酸化シリコン材料を堆積し、次いで、既知の
フォトリソグラフィエッチング技術を用いて窓５１ａを開口することにより形成
することができる。このようにして、明確に規定された窓のエッジをマスク５１
に対して形成することができる。酸化マスクの厚さは、例えば、０．２μｍ乃至
０．５μｍの範囲内であっても良い。次いで、シリコンエッチング処理が、二酸
化シリコンマスク５１をエッチング液用のマスクとして用いて既知のようにして
実施され、トレンチ２０が窓５１ａにおいてシリコン基体１０内にエッチングさ
れる。その結果の構造が図１に図示されている。トレンチ２０は、ソース領域用
の層１３及びチャネル収容基体領域用の層１５の両方を介し且つ越えて延在し、
ドレイン領域用の層１４の下に横たわっている部分内に延在する。トレンチ２０
のレイアウトパターンは、六方幾何学形状の装置が製造される場合には六方格子
である。エッチングされたトレンチ２０の幅は、例えば、０．５μｍ乃至１．０
μｍの範囲内であっても良い。
ａに設けられる。このマスクは、二酸化シリコン材料を堆積し、次いで、既知の
フォトリソグラフィエッチング技術を用いて窓５１ａを開口することにより形成
することができる。このようにして、明確に規定された窓のエッジをマスク５１
に対して形成することができる。酸化マスクの厚さは、例えば、０．２μｍ乃至
０．５μｍの範囲内であっても良い。次いで、シリコンエッチング処理が、二酸
化シリコンマスク５１をエッチング液用のマスクとして用いて既知のようにして
実施され、トレンチ２０が窓５１ａにおいてシリコン基体１０内にエッチングさ
れる。その結果の構造が図１に図示されている。トレンチ２０は、ソース領域用
の層１３及びチャネル収容基体領域用の層１５の両方を介し且つ越えて延在し、
ドレイン領域用の層１４の下に横たわっている部分内に延在する。トレンチ２０
のレイアウトパターンは、六方幾何学形状の装置が製造される場合には六方格子
である。エッチングされたトレンチ２０の幅は、例えば、０．５μｍ乃至１．０
μｍの範囲内であっても良い。
【００１９】
図２に図示されるように、ここで、シリコン基体１０及び酸化マスク５１に、
酸化処理が施され、トレンチ２０の露出されている面上に薄い二酸化シリコン層
が成長する。この層は、トレンチ２０におけるゲート絶縁層１７を供する。図２
に図示されるように、ここで、多結晶シリコン１１’を、既知のようにして、窓
５１ａ内に及び酸化マスク５１上に堆積させることができる。次いで、この堆積
された多結晶シリコン１１’が、ゲート材料１１’が半導体基体１０の、依然存
在している酸化マスク５１と隣接している面１０ａから突出するステップ３０を
形成するように、ゲート１１を形成するための材料が存することになるトレンチ
２０内に及び窓５１ａ内にもゲート材料１１’を備えて表面が平坦化されるまで
エッチングバックされる。
酸化処理が施され、トレンチ２０の露出されている面上に薄い二酸化シリコン層
が成長する。この層は、トレンチ２０におけるゲート絶縁層１７を供する。図２
に図示されるように、ここで、多結晶シリコン１１’を、既知のようにして、窓
５１ａ内に及び酸化マスク５１上に堆積させることができる。次いで、この堆積
された多結晶シリコン１１’が、ゲート材料１１’が半導体基体１０の、依然存
在している酸化マスク５１と隣接している面１０ａから突出するステップ３０を
形成するように、ゲート１１を形成するための材料が存することになるトレンチ
２０内に及び窓５１ａ内にもゲート材料１１’を備えて表面が平坦化されるまで
エッチングバックされる。
【００２０】
図３に図示されるように、図２の二酸化シリコンマスク５１は、エッチングに
より完全に除去され、次いで、新しい二酸化シリコン層５２が、ゲート材料１１
’により形成された突出ステップ３０、及び半導体基体１０の隣接している面１
０ａ、即ち、層１３の上面を被覆するように堆積される。この酸化層の厚さは、
例えば、０．５μｍ乃至１．０μｍの範囲内であっても良い。層５２の上面は、
ゲート材料１１’の突出ステップにより決定される輪郭を持つ。
より完全に除去され、次いで、新しい二酸化シリコン層５２が、ゲート材料１１
’により形成された突出ステップ３０、及び半導体基体１０の隣接している面１
０ａ、即ち、層１３の上面を被覆するように堆積される。この酸化層の厚さは、
例えば、０．５μｍ乃至１．０μｍの範囲内であっても良い。層５２の上面は、
ゲート材料１１’の突出ステップにより決定される輪郭を持つ。
【００２１】
図４に図示されるように、ここで、酸化層５２が異方性エッチングされ、図１
及び図２に示されるマスク５１と置き換わることになるサイドウォールスペーサ
３２をステップ３０内に残すように、下方に一様にエッチングバックされる。ｎ
形層１３が、サイドウォールスペーサ３２に隣接して露出される。
及び図２に示されるマスク５１と置き換わることになるサイドウォールスペーサ
３２をステップ３０内に残すように、下方に一様にエッチングバックされる。ｎ
形層１３が、サイドウォールスペーサ３２に隣接して露出される。
【００２２】
図５は、トランジスタセルの加工における二つの更なる段階を図示している。
第１段階において、単結晶シリコンが、露出されているｎ形層１３を介して及び
該露出されている層１３の下に横たわっているｐ形層１５を一部介してエッチン
グされる。このエッチングは、各トランジスタセルに対して、トレンチ２０から
の、スペーサ３２により決定される横方向の大きさを持つソース領域１３を形成
する。このエッチングはまた、スペーサ３２の下にソース領域１３の露出された
側面１３ａ、及び該スペーサ３２の下に基体領域１５の露出された側面１５ａも
供する。また、基体領域１５の上面１５ｂが、各トランジスタセル内で露出され
る。
第１段階において、単結晶シリコンが、露出されているｎ形層１３を介して及び
該露出されている層１３の下に横たわっているｐ形層１５を一部介してエッチン
グされる。このエッチングは、各トランジスタセルに対して、トレンチ２０から
の、スペーサ３２により決定される横方向の大きさを持つソース領域１３を形成
する。このエッチングはまた、スペーサ３２の下にソース領域１３の露出された
側面１３ａ、及び該スペーサ３２の下に基体領域１５の露出された側面１５ａも
供する。また、基体領域１５の上面１５ｂが、各トランジスタセル内で露出され
る。
【００２３】
各トランジスタセルに対して、図１乃至図６に示される各々二つの隣接するト
レンチ区画２０は、当該セルの境界の周りに延在する環状トレンチ２０を通る区
画である。基体領域１５の上面１５ｂが、当該セルの中央領域に位置する。各々
が二つの隣接するトレンチ区画２０の一方のエッジにおける、図４乃至図６に示
される二つのサイドウォールスペーサ区画３２は、環状トレンチ２０内で当該セ
ルの周りに延在する環状スペーサ３２を通る区画である。各々が二つの隣接する
トレンチ区画２０の一方のエッジにおける、図５及び図６に示される二つのソー
ス領域区画１３は、露出されている環状側面１３ａを持つ環状スペーサ３２下方
の環状ソース領域１３を通る区画である。基体領域１５の露出されている側面１
５ａも同様に環状である。ソース領域１３の横方向の大きさは、スペーサ３２に
より決定され、該スペーサ３２がゲート材料１１’により設けられた、図２に示
される明確に規定されたエッジを持つトレンチゲート構造に対して形成されるこ
とに起因して明確に規定される。
レンチ区画２０は、当該セルの境界の周りに延在する環状トレンチ２０を通る区
画である。基体領域１５の上面１５ｂが、当該セルの中央領域に位置する。各々
が二つの隣接するトレンチ区画２０の一方のエッジにおける、図４乃至図６に示
される二つのサイドウォールスペーサ区画３２は、環状トレンチ２０内で当該セ
ルの周りに延在する環状スペーサ３２を通る区画である。各々が二つの隣接する
トレンチ区画２０の一方のエッジにおける、図５及び図６に示される二つのソー
ス領域区画１３は、露出されている環状側面１３ａを持つ環状スペーサ３２下方
の環状ソース領域１３を通る区画である。基体領域１５の露出されている側面１
５ａも同様に環状である。ソース領域１３の横方向の大きさは、スペーサ３２に
より決定され、該スペーサ３２がゲート材料１１’により設けられた、図２に示
される明確に規定されたエッジを持つトレンチゲート構造に対して形成されるこ
とに起因して明確に規定される。
【００２４】
図５に図示される第２段階において、ゲート材料１１’の露出されている頂面
、サイドウォールスペーサ３２、ソース領域１３の露出されている側面１３ａ並
びに基体領域１５の露出されている面１５ａ及び１５ｂが、誘電体材料４０で被
覆される。誘電体材料４０は、例えば、窒化シリコン材料又はＰＳＧ材料(phosp
ho-silicate glass material)であっても良い。次いで、この誘電体材料４０は
、ゲート材料１１’の頂面まで下方にエッチングバックされる。斯くして、図５
に示されるように、誘電体カバー４０が、基体領域１５、ソース領域１３及びサ
イドウォールスペーサ３２上をわたり、スペーサ３２の頂部まで、しかしながら
ゲート材料１１’上をわたらずに設けられる。その結果としての構造が図５に図
示されている。
、サイドウォールスペーサ３２、ソース領域１３の露出されている側面１３ａ並
びに基体領域１５の露出されている面１５ａ及び１５ｂが、誘電体材料４０で被
覆される。誘電体材料４０は、例えば、窒化シリコン材料又はＰＳＧ材料(phosp
ho-silicate glass material)であっても良い。次いで、この誘電体材料４０は
、ゲート材料１１’の頂面まで下方にエッチングバックされる。斯くして、図５
に示されるように、誘電体カバー４０が、基体領域１５、ソース領域１３及びサ
イドウォールスペーサ３２上をわたり、スペーサ３２の頂部まで、しかしながら
ゲート材料１１’上をわたらずに設けられる。その結果としての構造が図５に図
示されている。
【００２５】
図６は、ソース電極を設けることに先立つトランジスタセルの形成における三
つの更なる段階を図示している。第１段階において、選択的エッチングが、ゲー
ト材料１１’をいくらか除去し、スペーサ３２の頂部より下に頂面１１ａを持つ
ゲート１１を残しつつ、誘電体カバー４０を残すように実行される。次の段階に
おいて、厚い二酸化シリコンの層が頂面に堆積される。この層は、ゲート１１の
頂面１１ａ及び誘電体カバー４０の頂面を被覆するためのものである。次いで、
この厚い二酸化シリコン層が、スペーサ３２の頂部まで下方にエッチングバック
される。斯くして、除去されたゲート材料１１’が、ゲート頂面１１ａ上におけ
る二酸化シリコン材料の絶縁オーバレイヤ１８により置き換えられる。とりわけ
、上述した図１乃至図６に図示されている加工方法において、ソース領域１３の
形成後ゲート１１に絶縁オーバレイヤ１８が設けられることに留意されたい。次
の段階において、誘電体カバー４０が除去される。この除去は、絶縁層１８が実
質的に不変であるように誘電体カバー４０のエッチング速度が二酸化シリコンの
ゲート絶縁オーバレイヤ１８のエッチング速度よりもかなり速いようなウェット
エッチングによっても良い。既知のエッチング液がこの段階に対して用いられて
も良く、例えば、誘電体４０がＰＳＧである場合、ＢＯＥ７：１（ＨＦとＮＨ４ Ｆとの混合物であるバッファード酸化エッチング液(Buffered Oxide Etchant)で
あっても良く、誘電体が窒化シリコンである場合、窒化物エッチングであっても
良い。誘電体カバー４０の除去は、ソース領域１３の表面１３ａ、チャネル収容
基体領域１５の表面１５ａ及び１５ｂ並びにゲート絶縁オーバレイヤ１８の頂面
を再び露出させる。
つの更なる段階を図示している。第１段階において、選択的エッチングが、ゲー
ト材料１１’をいくらか除去し、スペーサ３２の頂部より下に頂面１１ａを持つ
ゲート１１を残しつつ、誘電体カバー４０を残すように実行される。次の段階に
おいて、厚い二酸化シリコンの層が頂面に堆積される。この層は、ゲート１１の
頂面１１ａ及び誘電体カバー４０の頂面を被覆するためのものである。次いで、
この厚い二酸化シリコン層が、スペーサ３２の頂部まで下方にエッチングバック
される。斯くして、除去されたゲート材料１１’が、ゲート頂面１１ａ上におけ
る二酸化シリコン材料の絶縁オーバレイヤ１８により置き換えられる。とりわけ
、上述した図１乃至図６に図示されている加工方法において、ソース領域１３の
形成後ゲート１１に絶縁オーバレイヤ１８が設けられることに留意されたい。次
の段階において、誘電体カバー４０が除去される。この除去は、絶縁層１８が実
質的に不変であるように誘電体カバー４０のエッチング速度が二酸化シリコンの
ゲート絶縁オーバレイヤ１８のエッチング速度よりもかなり速いようなウェット
エッチングによっても良い。既知のエッチング液がこの段階に対して用いられて
も良く、例えば、誘電体４０がＰＳＧである場合、ＢＯＥ７：１（ＨＦとＮＨ４ Ｆとの混合物であるバッファード酸化エッチング液(Buffered Oxide Etchant)で
あっても良く、誘電体が窒化シリコンである場合、窒化物エッチングであっても
良い。誘電体カバー４０の除去は、ソース領域１３の表面１３ａ、チャネル収容
基体領域１５の表面１５ａ及び１５ｂ並びにゲート絶縁オーバレイヤ１８の頂面
を再び露出させる。
【００２６】
また、図６に図示されるように、ここで、電極材料（例えばアルミニウム）が
、ソース領域１３の露出されている表面１３ａ並びにチャネル収容基体領域１５
の露出されている表面１５ａ及び１５ｂと接し、ゲート絶縁オーバレイヤ１８上
を延在するようにソース電極２３を設けるために堆積される。
、ソース領域１３の露出されている表面１３ａ並びにチャネル収容基体領域１５
の露出されている表面１５ａ及び１５ｂと接し、ゲート絶縁オーバレイヤ１８上
を延在するようにソース電極２３を設けるために堆積される。
【００２７】
本発明の範囲内において多くの変形及び修正が可能であることは明らかであろ
う。図７及び図８に図示される変形された加工段階を述べる前に、図示されてい
ない幾つかの可能な変形例及び修正例を以下に述べる。基体領域１５の、トラン
ジスタセルエリアの少なくとも一つの中央領域における表面１５ｂより下の部分
を、該基体領域１５の、（図６に示される）チャネル領域１２を収容するスペー
サ３２より下の部分よりも高くドープさせることができる。このより高くドープ
された領域は、第２導電形のドーパント（この例においてはアクセプタドーパン
ト）を注入することにより、例えば、スペーサ３２を設けた後でソース電極２３
を設ける前の適宜の段階においてイオン打ち込みを行うことにより設けられても
良い。このより高くドープされた領域は、ソース電極に対する改善された接触領
域を形成するであろう。図５及び図６に示されるソース領域１３は、図１に示さ
れる初めに設けられるエピタキシャル層１３から形成される必要はない。この初
期の層１３はなくても良く、その代わり、スペーサ３２が、ドープされた（この
例においてはドナーがドープされた）材料、例えば、ドープされた二酸化シリコ
ンから層１５上に加工されても良い。適宜の段階において、例えば、層１５を介
して一部エッチングした後で誘電体材料４０を設ける前、即ち、図５に関して上
述した第１及び第２段階の間に、斯様にドープされたスペーサ３２を、ｎ形ドー
パントを該ドープされたスペーサ３２から、層１５の下に横たわっている部分内
に拡散させるように加熱して、ソース領域１３を規定しても良い。サイドウォー
ルスペーサ３２は、二酸化シリコン以外の材料から、図１乃至図４に図示される
ものと同様の加工工程により形成されても良く、例えば、図１乃至図３に示され
るマスク５１及び置換層５２が、窒化シリコン材料や、ＰＳＧ材料であっても良
い。この場合、誘電体カバー材料４０を、二酸化シリコン材料とすることができ
る。更に、この場合、図６に関して上述した初めの二つの段階を、再びいくらか
のゲート材料１１’を（例えばプラズマエッチングを用いて）除去し、次いで、
堆積されそしてスペーサ３２の頂部まで（例えばCMＰ(chemical and mechanical
polishing)を用いて）平坦化されるような誘電体の絶縁オーバレイヤ１８を設
けることにより実行することができる。
う。図７及び図８に図示される変形された加工段階を述べる前に、図示されてい
ない幾つかの可能な変形例及び修正例を以下に述べる。基体領域１５の、トラン
ジスタセルエリアの少なくとも一つの中央領域における表面１５ｂより下の部分
を、該基体領域１５の、（図６に示される）チャネル領域１２を収容するスペー
サ３２より下の部分よりも高くドープさせることができる。このより高くドープ
された領域は、第２導電形のドーパント（この例においてはアクセプタドーパン
ト）を注入することにより、例えば、スペーサ３２を設けた後でソース電極２３
を設ける前の適宜の段階においてイオン打ち込みを行うことにより設けられても
良い。このより高くドープされた領域は、ソース電極に対する改善された接触領
域を形成するであろう。図５及び図６に示されるソース領域１３は、図１に示さ
れる初めに設けられるエピタキシャル層１３から形成される必要はない。この初
期の層１３はなくても良く、その代わり、スペーサ３２が、ドープされた（この
例においてはドナーがドープされた）材料、例えば、ドープされた二酸化シリコ
ンから層１５上に加工されても良い。適宜の段階において、例えば、層１５を介
して一部エッチングした後で誘電体材料４０を設ける前、即ち、図５に関して上
述した第１及び第２段階の間に、斯様にドープされたスペーサ３２を、ｎ形ドー
パントを該ドープされたスペーサ３２から、層１５の下に横たわっている部分内
に拡散させるように加熱して、ソース領域１３を規定しても良い。サイドウォー
ルスペーサ３２は、二酸化シリコン以外の材料から、図１乃至図４に図示される
ものと同様の加工工程により形成されても良く、例えば、図１乃至図３に示され
るマスク５１及び置換層５２が、窒化シリコン材料や、ＰＳＧ材料であっても良
い。この場合、誘電体カバー材料４０を、二酸化シリコン材料とすることができ
る。更に、この場合、図６に関して上述した初めの二つの段階を、再びいくらか
のゲート材料１１’を（例えばプラズマエッチングを用いて）除去し、次いで、
堆積されそしてスペーサ３２の頂部まで（例えばCMＰ(chemical and mechanical
polishing)を用いて）平坦化されるような誘電体の絶縁オーバレイヤ１８を設
けることにより実行することができる。
【００２８】
図７及び図８を参照して、図１乃至図６の特定の変形例を説明する。この変形
された方法において、加工段階は、図５に関して説明した第１の加工段階までを
含んで、図１乃至図５に関して述べたのと同様である。即ち、図５に示されるよ
うに、各トランジスタセルに対して、二酸化シリコンスペーサ３２の下に露出さ
れた側面１３ａを持つ単結晶シリコンソース領域１３があり、該スペーサ３２の
下に露出された側面１５ａ及び露出された上面１５ｂを持つ単結晶シリコン基体
領域１５がある。重要な例外は、多結晶シリコン１１’の堆積後、この材料が、
例えばＰＯＣＬ３ドーピングにより強くドープされる点である。更に、図５に図
示される第２の段階による誘電体カバー４０を設ける代わりに、低温酸化が、例
えば７００°Ｃで実行される。このかなり高いドーピング濃度に起因して、ドー
プされた多結晶シリコンゲート材料１１’は、多結晶シリコンよりもかなり速く
（１０倍程度）酸化する。故に、薄い酸化層６１が、ソース領域１３及び基体領
域１５を被覆する単結晶シリコン内に形成され、厚い酸化層６２が、ゲート１１
の頂面１１ａを被覆する絶縁層としてドープされた多結晶シリコン内に形成され
る。この構造が図７に図示されている。
された方法において、加工段階は、図５に関して説明した第１の加工段階までを
含んで、図１乃至図５に関して述べたのと同様である。即ち、図５に示されるよ
うに、各トランジスタセルに対して、二酸化シリコンスペーサ３２の下に露出さ
れた側面１３ａを持つ単結晶シリコンソース領域１３があり、該スペーサ３２の
下に露出された側面１５ａ及び露出された上面１５ｂを持つ単結晶シリコン基体
領域１５がある。重要な例外は、多結晶シリコン１１’の堆積後、この材料が、
例えばＰＯＣＬ３ドーピングにより強くドープされる点である。更に、図５に図
示される第２の段階による誘電体カバー４０を設ける代わりに、低温酸化が、例
えば７００°Ｃで実行される。このかなり高いドーピング濃度に起因して、ドー
プされた多結晶シリコンゲート材料１１’は、多結晶シリコンよりもかなり速く
（１０倍程度）酸化する。故に、薄い酸化層６１が、ソース領域１３及び基体領
域１５を被覆する単結晶シリコン内に形成され、厚い酸化層６２が、ゲート１１
の頂面１１ａを被覆する絶縁層としてドープされた多結晶シリコン内に形成され
る。この構造が図７に図示されている。
【００２９】
図８を参照すると、図７の構造が、薄い酸化層６１、いくらかのサイドウォー
ルスペーサ３２及びいくらかの厚い酸化層６２を除去するためにエッチング液に
侵漬される。再び、ソース領域１３の露出された面１３ａ、チャネル収容基体領
域１５の露出された面１５ａ及び１５ｂ、並びにゲート絶縁オーバレイヤ６２’
の露出された頂面が設けられる。
ルスペーサ３２及びいくらかの厚い酸化層６２を除去するためにエッチング液に
侵漬される。再び、ソース領域１３の露出された面１３ａ、チャネル収容基体領
域１５の露出された面１５ａ及び１５ｂ、並びにゲート絶縁オーバレイヤ６２’
の露出された頂面が設けられる。
【００３０】
図５及び図６の方法と比較して図７及び図８を参照して述べた変形例の利点は
、必要とされる平坦化工程が１つ少ないという点であり、あり得る相対的に不利
な点は、酸化工程がいくらかのドーパントの拡散を伴うことかもしれない。酸化
工程がソース領域を狭めるが、当該プロセスは依然完全にセルフアライメントさ
れるので、その規定は依然良好であろう。
、必要とされる平坦化工程が１つ少ないという点であり、あり得る相対的に不利
な点は、酸化工程がいくらかのドーパントの拡散を伴うことかもしれない。酸化
工程がソース領域を狭めるが、当該プロセスは依然完全にセルフアライメントさ
れるので、その規定は依然良好であろう。
【００３１】
図８に図示されるように、ここで、電極材料（例えばアルミニウム）が、図６
に関して先に述べたのと同様にして、ソース領域１３の露出されている表面１３
ａ並びにチャネル収容基体領域１５の露出されている表面１５ａ及び１５ｂと接
し、ゲート絶縁オーバレイヤ６２’上を延在するようにソース電極２３を設ける
ために堆積される。
に関して先に述べたのと同様にして、ソース領域１３の露出されている表面１３
ａ並びにチャネル収容基体領域１５の露出されている表面１５ａ及び１５ｂと接
し、ゲート絶縁オーバレイヤ６２’上を延在するようにソース電極２３を設ける
ために堆積される。
【００３２】
大抵、導電ゲート１１は、上述のようにドープされた多結晶シリコンから形成
される。しかしながら、他の既知のゲート技術が特定の装置において用いられて
も良い。即ち、例えば、多結晶シリコン材料とケイ化物を形成する薄い金属層等
の付加的な材料がゲート用に用いられても良い。他の例では、ゲート１１全体が
、多結晶シリコンに代えて金属からなっても良い。図２乃至図８は、絶縁ゲート
構造の好ましい状況を図示している。ここでは、導電ゲート１１が、絶縁誘電体
層１７によりチャネル収容基体領域１５に容量的に結合されている。しかしなが
ら、他の例においては、いわゆるショットキーゲート技術が用いられても良い。
この場合、ゲート絶縁誘電体層１７がなく、導電ゲート１１が、低くドープされ
たチャネル収容基体領域１５とショットキー障壁を形成する金属からなる。ショ
ットキーゲート１１は、ショットキー障壁に存する空乏層によりチャネル収容領
域１５に容量的に結合される。
される。しかしながら、他の既知のゲート技術が特定の装置において用いられて
も良い。即ち、例えば、多結晶シリコン材料とケイ化物を形成する薄い金属層等
の付加的な材料がゲート用に用いられても良い。他の例では、ゲート１１全体が
、多結晶シリコンに代えて金属からなっても良い。図２乃至図８は、絶縁ゲート
構造の好ましい状況を図示している。ここでは、導電ゲート１１が、絶縁誘電体
層１７によりチャネル収容基体領域１５に容量的に結合されている。しかしなが
ら、他の例においては、いわゆるショットキーゲート技術が用いられても良い。
この場合、ゲート絶縁誘電体層１７がなく、導電ゲート１１が、低くドープされ
たチャネル収容基体領域１５とショットキー障壁を形成する金属からなる。ショ
ットキーゲート１１は、ショットキー障壁に存する空乏層によりチャネル収容領
域１５に容量的に結合される。
【００３３】
図６及び図８は、装置の堅牢さを改善するためにしばしば用いられるより深く
、より高くドープされた（ｐ＋）領域を何等持たない、各セルの中央領域におい
て一様な深さのｐ形基体領域１５を持つ装置を図示している。図６及び図８の装
置のいくつかのセルは（図示せず）は、チャネル収容領域１５に代えてより深く
、より高くドープされた（ｐ＋）領域を有しても良い。それらより深く、より高
くドープされた（ｐ＋）領域は、適宜のマスクの窓を介して、例えば図１の段階
の前に打ち込まれても良い。チャネル収容領域１５を持つアクティブのセル内に
、より深く、より高くドープされた（ｐ＋）局部領域を打ち込むことも可能であ
るが、この場合、セルの幾何学形状はあまりコンパクトではない。
、より高くドープされた（ｐ＋）領域を何等持たない、各セルの中央領域におい
て一様な深さのｐ形基体領域１５を持つ装置を図示している。図６及び図８の装
置のいくつかのセルは（図示せず）は、チャネル収容領域１５に代えてより深く
、より高くドープされた（ｐ＋）領域を有しても良い。それらより深く、より高
くドープされた（ｐ＋）領域は、適宜のマスクの窓を介して、例えば図１の段階
の前に打ち込まれても良い。チャネル収容領域１５を持つアクティブのセル内に
、より深く、より高くドープされた（ｐ＋）局部領域を打ち込むことも可能であ
るが、この場合、セルの幾何学形状はあまりコンパクトではない。
【００３４】
上述の特定の例は、ｎチャネル装置であり、ここでは、領域１３及び１４がｎ
形の導電性であり、領域１５がｐ形の導電性であり、電子反転層１２がゲート１
１により領域１５内に誘発される。反対の導電形のドーパントを用いることによ
り、ｐチャネル装置を本発明による方法により製造することができる。この場合
、領域１３及び１４がｐ形の導電性のものであり、領域１５がｎ形の導電性のも
のであり、正孔反転チャネル１２がゲート１１により領域１５内に誘発される。
形の導電性であり、領域１５がｐ形の導電性であり、電子反転層１２がゲート１
１により領域１５内に誘発される。反対の導電形のドーパントを用いることによ
り、ｐチャネル装置を本発明による方法により製造することができる。この場合
、領域１３及び１４がｐ形の導電性のものであり、領域１５がｎ形の導電性のも
のであり、正孔反転チャネル１２がゲート１１により領域１５内に誘発される。
【００３５】
まして、同様の処理工程が、本発明により蓄積モード装置(accumulation-mode
device)を製造するために用いられても良い。そのようなｐチャネル形の装置は
、ｐ形のソース領域１３及びドレイン領域１４ａ並びにｐ形のチャネル収容領域
１５を持つ。また、各セル内でｎ形の深い局部領域を持っても良い。ｎ形の多結
晶シリコンが、ゲート１１に用いられても良い。動作時、正孔蓄積チャネル１２
が、オン状態においてゲート１１により領域１５内に誘発される。低くドープさ
れたｐ形領域１５が、オフ状態において、絶縁ゲート１１から及び深いｎ形領域
から空乏層により全体的に空乏とされても良い。
device)を製造するために用いられても良い。そのようなｐチャネル形の装置は
、ｐ形のソース領域１３及びドレイン領域１４ａ並びにｐ形のチャネル収容領域
１５を持つ。また、各セル内でｎ形の深い局部領域を持っても良い。ｎ形の多結
晶シリコンが、ゲート１１に用いられても良い。動作時、正孔蓄積チャネル１２
が、オン状態においてゲート１１により領域１５内に誘発される。低くドープさ
れたｐ形領域１５が、オフ状態において、絶縁ゲート１１から及び深いｎ形領域
から空乏層により全体的に空乏とされても良い。
【００３６】
基体１０の裏面１０ｂにおいて領域１４ａと接触する第２の主電極２４を持つ
縦型ディスクリート装置が、図１乃至図８を参照して図示されている。しかしな
がら、本発明によれば集積装置も可能である。この場合、領域１４ａは、装置基
板と低くドープされたエピタキシャルドレイン領域１４との間のドープされた埋
込層であっても良い。この埋込層領域１４ａは、前側主面１０ａにおいて、該面
１０ａから該埋込層の深さまで延在するドープされた周辺接触領域を介して電極
２４と接触しても良い。
縦型ディスクリート装置が、図１乃至図８を参照して図示されている。しかしな
がら、本発明によれば集積装置も可能である。この場合、領域１４ａは、装置基
板と低くドープされたエピタキシャルドレイン領域１４との間のドープされた埋
込層であっても良い。この埋込層領域１４ａは、前側主面１０ａにおいて、該面
１０ａから該埋込層の深さまで延在するドープされた周辺接触領域を介して電極
２４と接触しても良い。
【００３７】
本開示を読むことにより、他の変形及び修正が当業者にとって明らかであろう
。そのような変形及び修正は、半導体装置の設計、製造及び使用において既に知
られ、ここで述べた特徴に代えて又は加えて用いられるかもしれない均等の及び
他の特徴を伴うことであろう。
。そのような変形及び修正は、半導体装置の設計、製造及び使用において既に知
られ、ここで述べた特徴に代えて又は加えて用いられるかもしれない均等の及び
他の特徴を伴うことであろう。
【００３８】
請求項が本願において特定の特徴の組み合わせに対して規定されているが、本
願発明の開示の範囲が、ここに明白に若しくは暗黙的に開示された如何なる新規
の特徴及び如何なる新規の特徴の組み合わせ、又はそれらの如何なる一般化した
もの、如何なる請求項において現在主張されているのと同様の発明に関するもの
、並びに本願発明が目論むのと同様の如何なる及び全ての技術的課題を軽減する
ものを含むことを理解されたい。
願発明の開示の範囲が、ここに明白に若しくは暗黙的に開示された如何なる新規
の特徴及び如何なる新規の特徴の組み合わせ、又はそれらの如何なる一般化した
もの、如何なる請求項において現在主張されているのと同様の発明に関するもの
、並びに本願発明が目論むのと同様の如何なる及び全ての技術的課題を軽減する
ものを含むことを理解されたい。
【００３９】
本出願人は、これにより、新規の請求項が、本願の審査または本願から派生す
る如何なる他の出願の審査の間に、如何なる斯様な特徴及び／又は斯様な特徴の
組み合わせに対して規定されるかもしれないことを通知する。
る如何なる他の出願の審査の間に、如何なる斯様な特徴及び／又は斯様な特徴の
組み合わせに対して規定されるかもしれないことを通知する。
【図１】本発明による方法の一例によるトレンチゲート半導体装置の製造に
おけるある段階の半導体基体のトランジスタセルエリアの断面図である。
おけるある段階の半導体基体のトランジスタセルエリアの断面図である。
【図２】本発明による方法の一例によるトレンチゲート半導体装置の製造に
おける図１の段階後の半導体基体のトランジスタセルエリアの断面図である。
おける図１の段階後の半導体基体のトランジスタセルエリアの断面図である。
【図３】本発明による方法の一例によるトレンチゲート半導体装置の製造に
おける図２の段階後の半導体基体のトランジスタセルエリアの断面図である。
おける図２の段階後の半導体基体のトランジスタセルエリアの断面図である。
【図４】本発明による方法の一例によるトレンチゲート半導体装置の製造に
おける図３の段階後の半導体基体のトランジスタセルエリアの断面図である。
おける図３の段階後の半導体基体のトランジスタセルエリアの断面図である。
【図５】本発明による方法の一例によるトレンチゲート半導体装置の製造に
おける図４の段階後の半導体基体のトランジスタセルエリアの断面図である。
おける図４の段階後の半導体基体のトランジスタセルエリアの断面図である。
【図６】本発明による方法の一例によるトレンチゲート半導体装置の製造に
おける図５の段階後の半導体基体のトランジスタセルエリアの断面図である。
おける図５の段階後の半導体基体のトランジスタセルエリアの断面図である。
【図７】本発明による製造方法の変形例における図５に示される段階と異な
る、図４の段階後の図４のトランジスタセルエリアの断面図である。
る、図４の段階後の図４のトランジスタセルエリアの断面図である。
【図８】本発明による製造方法の変形例における図６に示される工程と異な
る、図７の段階後のトランジスタセルエリアの断面図である。
る、図７の段階後のトランジスタセルエリアの断面図である。
１０…半導体基体
１０ａ…表面
１１…ゲート
１１’…ゲート材料
１３…ソース領域
１３ａ…露出面
１４…ドレイン領域
１５…基体領域
１５ａ…露出面
１８…絶縁オーバレイヤ
２０…トレンチ
２３…ソース電極
３０…ステップ
３２…サイドウォールスペーサ
５１…マスク
５１ａ…窓
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/78 ６５８Ａ
６５８Ｅ
(72)発明者 ティマーリング コルネリス イー
オランダ国 5656 アーアー アインドー
フェン プロフ ホルストラーン ６
(72)発明者 カッター ジョン アール
オランダ国 5656 アーアー アインドー
フェン プロフ ホルストラーン ６
【要約の続き】
ヤがトレンチ内に設けられる従来のプロセスと比較し
て、ソース領域のより明確な規定を可能にする。
Claims (9)
- 【請求項１】 トレンチゲートに隣接するチャネル収容基体領域により分離
されたソース領域及びドレイン領域を持つトレンチゲート半導体装置を製造する
方法であって、 （ａ）半導体基体の表面において、該基体のあるエリアにおいて窓を持つマスク
を形成する工程、 （ｂ）前記基体領域を介して前記ドレイン領域の下に横たわっている部分内に延
在するように前記窓において前記半導体基体内にトレンチをエッチングする工程
、 （ｃ）ゲート材料が、前記半導体基体の、依然存在している前記マスクと隣接す
る面から突出するステップを形成するように、該ゲート材料を前記トレンチ内に
及び前記窓内に設ける工程、 （ｄ）前記マスクと置き換わるように前記ステップ内にサイドウォールスペーサ
を形成する工程、 （ｅ）前記トレンチからの、前記スペーサにより決定される横方向の大きさを持
つ前記ソース領域を形成する工程、 （ｆ）前記ソース領域の形成後、絶縁オーバレイヤを前記ゲートに設ける工程、
及び （ｇ）前記ソース領域の露出されている面及び前記基体領域の露出されている面
と接触するように並びに前記ゲート絶縁オーバレイヤ上を延在するようにソース
電極を設ける工程を含むトレンチゲート半導体装置を製造する方法。 - 【請求項２】 前記工程（ｄ）において、前記マスクが除去され、次いで、
前記ゲート材料の前記突出するステップ及び前記半導体基体の前記隣接する面が
、前記サイドウォールスペーサ用の材料で被覆され、次いで、この材料が、前記
サイドウォールスペーサを残すようにエッチングされることを特徴とする請求項
１に記載のトレンチゲート半導体装置を製造する方法。 - 【請求項３】 前記工程（ｆ）において、誘電体カバーが、前記基体領域、
前記ソース領域及び前記サイドウォールスペーサ上をわたり、該スペーサの頂部
まで、しかしながら前記ゲート材料上をわたらずに設けられ、次いで、選択的エ
ッチングが、前記ゲート材料をいくらか除去し、前記スペーサの前記頂部より下
にゲートの頂面を残しつつ、前記誘電体カバーを残すように実行され、次いで、
前記除去されたゲート材料が、前記ゲートの頂面上における前記絶縁オーバレイ
ヤにより置き換えられ、前記工程（ｇ）において、前記誘電体カバーが、前記ソ
ース領域の前記露出された面及び前記基体領域の前記露出された面を設けるよう
に除去されることを特徴とする請求項１又は２に記載のトレンチゲート半導体装
置を製造する方法。 - 【請求項４】 前記工程（ｃ）において、前記ゲート材料が、シリコン材料
であり、前記トレンチ内の絶縁層上に設けられ、前記工程（ｆ）において、前記
シリコンゲート材料の上部が、前記絶縁オーバレイヤを前記ゲートに設けるよう
に酸化されることを特徴とする請求項１又は２に記載のトレンチゲート半導体装
置を製造する方法。 - 【請求項５】 前記半導体基体は単結晶シリコン材料であり、前記サイドウ
ォールスペーサは二酸化シリコン材料であり、前記ゲート材料はドープされた多
結晶シリコンであり、前記工程（ｆ）において、前記単結晶シリコン及び前記多
結晶シリコンが、前記単結晶シリコン内に薄い酸化層を形成し、前記ドープされ
た多結晶シリコン内に厚い酸化層を形成するように酸化され、次いで、エッチン
グが、前記工程（ｇ）において必要とされる露出されたソース領域及び基体領域
を設けるよう前記薄い酸化層及びいくらかの前記サイドウォールスペーサを除去
しつつ、前記ゲート絶縁オーバレイヤを設けるよういくらかの前記厚い酸化層を
残すように実行されることを特徴とする請求項４に記載のトレンチゲート半導体
装置を製造する方法。 - 【請求項６】 前記工程（ａ）に対して設けられる前記半導体基体が、前記
ドレイン領域に適した導電形の第１の層、該第１の層の頂部上に、前記チャネル
収容基体領域に適した導電形の第２の層、及び該第２の層の頂部上に、前記ソー
ス領域に適した導電形の第３の層を持つことを特徴とする請求項１乃至５の何れ
か一項に記載のトレンチゲート半導体装置を製造する方法。 - 【請求項７】 前記工程（ｄ）において、前記第３の層が、前記サイドウォ
ールスペーサに隣接して露出され、前記工程（ｅ）において、前記スペーサの下
に前記ソース領域の側面を及び該スペーサの下に前記チャネル収容基体領域の側
面を設けるように、露出されている前記第３の層を介して及び該露出されている
第３の層の下に横たわっている前記第２の層１５を一部介してエッチングがなさ
れることを特徴とする請求項６に記載のトレンチゲート半導体装置を製造する方
法。 - 【請求項８】 前記ソース領域及び前記ドレイン領域が第１導電形であり、
前記チャネル収容基体領域が反対の第２導電形であることを特徴とする請求項１
乃至７の何れか一項に記載のトレンチゲート半導体装置を製造する方法。 - 【請求項９】 請求項１乃至８の何れか一項に記載の方法により製造された
トレンチゲート半導体装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9928285.7 | 1999-11-30 | ||
| GBGB9928285.7A GB9928285D0 (en) | 1999-11-30 | 1999-11-30 | Manufacture of trench-gate semiconductor devices |
| PCT/EP2000/011290 WO2001041206A2 (en) | 1999-11-30 | 2000-11-10 | Manufacture of trench-gate semiconductor devices |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003515954A true JP2003515954A (ja) | 2003-05-07 |
Family
ID=10865431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001542380A Pending JP2003515954A (ja) | 1999-11-30 | 2000-11-10 | トレンチゲート半導体装置の製造 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6498071B2 (ja) |
| EP (1) | EP1171910A2 (ja) |
| JP (1) | JP2003515954A (ja) |
| GB (1) | GB9928285D0 (ja) |
| WO (1) | WO2001041206A2 (ja) |
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| US10234486B2 (en) | 2014-08-19 | 2019-03-19 | Vishay/Siliconix | Vertical sense devices in vertical trench MOSFET |
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