JP2003508913A - キャパシタ形成方法、キャパシタオーバビットラインメモリ回路形成方法、及びそれらに関連した集積回路構成 - Google Patents

キャパシタ形成方法、キャパシタオーバビットラインメモリ回路形成方法、及びそれらに関連した集積回路構成

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タイラー， エイ． ローレイ，
ルアン， シー． トラン，
アラン， アール． レインバーグ，
ディー．， マーク ダーカン，
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マイクロン テクノロジー， インク．
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Abstract

(57)【要約】 キャパシタの形成方法、キャパシタオーバビットラインメモリ回路の形成方法、及びそれらに関連した集積回路構成が開示される。一実施例では、最上部面とその最上部面上に横たわる絶縁性材料とを有するキャパシタ蓄積ノードが形成される。次に、キャパシタ誘電体機能領域が、前記横たわる絶縁性材料とは区別して、キャパシタ蓄積ノードの少なくとも一部分と作動的に近接して形成される。セル電極層が、前記キャパシタ誘電体機能領域及び横たわる絶縁性材料の上に形成される。他の実施例では、最上部面とこれに接合した側部面とを有するキャパシタ蓄積ノードが形成される。保護キャップが前記最上部面上に形成され、また、キャパシタ誘電体層が前記保護キャップの側部面上に形成される。セル電極層が、前記キャパシタ蓄積ノードの側部面上に形成される。更に他の実施例では、複数のキャパシタ蓄積ノードが列状に形成される。共通セル電極層が、前記複数のキャパシタ蓄積ノード上に形成される。セル電極層材料は、列と列の間から除去され、各キャパシタ蓄積ノード上の各セル電極を分離する。前記セル電極層材料の除去の後、導電性材料が残っているセル電極材料の一部分上に形成され、これにより、それぞれのセル電極の幾つかは相互に電気的に接続された状態にされる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、キャパシタの形成方法、キャパシタオーバビットラインメモリ回路
の形成方法、及びそれらに関連した集積回路構成に関する。
【０００２】
【従来の技術】
集積回路のサイズが小さくなるにつれて、現在用いられている方法及びその方
法によって形成される構造を改善する、集積回路構造及びこれに関連した集積回
路を形成するための新しい方法を見つける努力が現在継続して行われている。
【０００３】 集積回路の一つの形式はメモリ回路である。そのような回路では、過去及び現
在においても、回路のサイズを小さくするための努力、その回路が動作するスピ
ードを高めるための努力、及びその回路がメモリ機能を実行する能力を維持又は
高めるための努力が集中的に行われている。
【０００４】 したがって、本発明は、集積回路、特にメモリ集積回路を形成するための方法
を改善することに鑑みてなされたものである。本発明はまた、改良された集積回
路構造を提供することに鑑みてなされたものである。
【０００５】
【発明の開示】
本明細書には、キャパシタの形成方法、キャパシタオーバビットラインメモリ
回路の形成方法、及びそれらに関連した集積回路構成が開示されている。一つの
実施例において、キャパシタ蓄積ノードは、最上部面及びその最上部面上に横た
わる絶縁材料を有するものとして形成される。続いて、キャパシタ誘電体機能領
域が、横たわった絶縁材料とは別に、キャパシタ蓄積ノードの少なくとも一部分
の近傍作動的に形成される。セル電極層が、キャパシタ誘電体機能領域及び横た
わった絶縁材料の上に形成される。他の実施例では、キャパシタ蓄積ノードは、
最上部面及びそれと接続した側部面を有するものとして形成される。保護キャッ
プが最上部面上に形成され、そしてキャパシタ誘電体層が前記側部面及び保護キ
ャップ上に形成される。セル電極層は、キャパシタ蓄積ノードの側部面上に形成
される。更に他の実施例では、複数のキャパシタ蓄積ノードが、列状に配列され
て形成される。共通セル電極層が、複数のキャパシタ蓄積ノード上に形成される
。セル電極層材料は列と列の間から除去され、それぞれのキャパシタ蓄積ノード
上のそれぞれのセル電極を分離する。セル電極層材料が除去された後、残ってい
るセル電極材料の一部分上に導電性材料が形成され、これにより、それぞれのセ
ル電極の幾つかは、相互に電気的に接続された状態に置かれる。
【０００６】
【発明の実施の形態】
図１を参照すると、ここには処理中の半導体ウェーハ片が参照番号２０で示さ
れており、このウェーハ片２０は半導体基板２２を含む。本明細書では、用語“
半導体基板”は、半導体ウェーハ（これの単体からなるもの又は他の材料が組合
されているものの何れでもよい）等のバルク半導体材料を含み、これに限定され
るものではないが、半導体材料からなる如何なる構成をも意味するものとして定
義される。また、用語“基板”は、これに限定されるものではないが、上で述べ
た半導体基板を含む、如何なる支持構造体をも意味するものである。
【０００７】 導電ライン２４，２６，２８，３０が基板２２上に形成され、これは、ゲート
酸化層（具体的には図示せず）、導電性ポリシリコン層３２、シリサイド層３４
、絶縁性キャップ３６及び側壁スペーサ３８を含んでなる。他の導電ライン構造
も勿論用いることができる。絶縁酸化領域４０は、フィールド酸化領域の形状で
設けられる。絶縁領域４０は、浅いトレンチ絶縁技法などの他の技術的方法によ
っても提供することが可能である。拡散領域４２，４４，４６は、基板２２内の
各導電ラインの間に形成される。拡散領域は、典型的には、適当な不純物が注入
された基板の一部分領域からなる。
【０００８】 図２を参照すると、ボロフォスフォシリケイトグラス（ＢＰＳＧ）４８などの
絶縁層が基板２２上に形成され、そしてその中には開口５０，５２が形成される
。開口は、各拡散領域４２，４６上にこれらと繋がって形成される。例えば導電
性ドープトポリシリコンである導電性材料が、基板上且つ開口５０，５２内に形
成される。導電性材料５４は、次に、分離の目的で平坦化されても良い。導電性
材料５４は、該材料がその上に形成された各拡散領域との電気的接続を達成し、
また以下に説明するように形成されるキャパシタ蓄積ノードとの間の電気的接続
をもたらす。
【０００９】 図３を参照すると、材料層５６が基板２２上に形成され、これはほぼ平坦な外
側表面５８を有する。以下に行う説明の都合上、層５６は第１絶縁材料層からな
る。例示的な材料はＢＰＳＧである。
【００１０】 図４を参照すると、例示的な開口が参照番号６０，６２で示される複数の開口
が、層５６上又はその中に形成される。図示の好適実施例では、開口６０，６２
は、導電性材料５４の最上部部分を露出させるように形成される。
【００１１】 図５を参照すると、導電性材料６４が、基板２２上且つ開口６０，６２内に受
容されて形成される。図示実施例では、導電材料６４は開口を十分に過剰充填す
るように形成される。しかしながら、以下で明らかになるある目的のために、開
口を部分的にだけ充填したり、完全には充填しないようにすることも可能である
。
【００１２】 図６を参照すると、平坦化又は他の方法により、導電性材料６４の一部は、絶
縁層５６内で且つこれに隣接して形成された複数の開口内の絶縁材料を相互に電
気的に分離・孤立化させるために除去される。こうすることにより、本実施例で
は、複数のキャパシタ蓄積ノードが形成される。例示的蓄積ノードが、参照番号
６６，６８で示されている。このようにして形成された蓄積ノードは、図６が描
写された紙面の内側及び外側に向かって設けられた列の状態に配置されることに
なる。具体的には、本実施例では、蓄積ノード６６は、紙面の内側及び外側に延
在する一つの列に配置された複数の蓄積ノードの一つを構成し、また、蓄積ノー
ド６８は、紙面の内側及び外側に延在する異なる列に配置される複数の蓄積ノー
ドの他の一つを構成する。各列は蓄積ノードの一つのアレイを構成する。蓄積ノ
ードは、容器又はカップのような構造に形成することもでき、ほぼ以下に説明す
るような処理が続けて行われる。
【００１３】 図７を参照すると、導電性材料６４の一部分は、各開口６６，６８を完全に満
たすよりも十分に低い位置まで除去されている。したがって、そうすることによ
り、一つの方法ではあるが、各開口は導電性材料で完全に充填された状態よりは
少ない状態で充填されることができる。上で述べた通り、各開口は他の方法によ
っても導電材料によって完全充填よりも少ない充填状態にすることができる。例
えば、ポリシリコン等の導電材料の形状が制御された堆積によって、開口を完全
に充填するよりも少ない状態とすることができる。
【００１４】 本実施例では、導電材料６４の過剰部分は第１絶縁材料層５６の外側面５８よ
りも低くなるように除去することにより、各開口を部分的に充填するようになっ
ている。したがって、層５６内に受け入れられる各蓄積ノードは、高さ的に外側
面５８より下に位置する上部面６６ａ，６８ａをそれぞれ有することになる。図
示の上部面６６ａ，６８ｂは最上部面を構成し、そして各蓄積ノードは、それに
関連した上部面に接合した側部面６６ｂ，６８ｂをそれぞれ有する。
【００１５】 図８を参照すると、横たわる絶縁材料７０が、各蓄積ノード６６，６８の上部
面６６ａ，６８ａの上に形成されている。図示実施例では、絶縁材料７０の形成
により、開口内の残っている部分が絶縁材料で完全に充填されることになる。絶
縁材料７０の材料は、以下の説明で明らかになるように、層５６の材料とは異な
ったものであることが好ましい。例示的材料は、ＴＥＯＳの分解によって形成さ
れる酸化物である。本実施例の場合、そして以後の説明の目的では、絶縁材料７
０は、その少なくとも一部分が空きとして残っている開口部分内に設けられる、
異なった材料の第２絶縁層である。そのような材料は、開口の空きとして残って
いる部分を一旦過剰充填し、そして層５６の外側面５８に対応するようにその材
料を平坦化することによって形成される。これに代わる他の方法としては、層は
、時限エッチングによるエッチバックによって形成することもできる。
【００１６】 一つの実施例において、絶縁材料表面７０ａがほぼ平坦な外側面５８とほぼ共
通平面となるように、各蓄積ノード上に、十分な量の絶縁材料が形成される。こ
れに代わる他の方法としては、各開口の少なくとも空間が残っている部分内に形
成される保護キャップ７２が、最上部面６６ａ，６８ａ上に形成されることであ
る。保護キャップは完全に絶縁性であり、本実施例では、各蓄積ノードを構成す
る導電性材料の横方向近傍ではなく、その上に形成される。
【００１７】 図９を参照すると、第１絶縁材料層５６の一部は、側部面６６ａ，６８ｂの一
部分をそれぞれ露出させるように除去されている。一つの実施例では、層５６の
材料は、絶縁材料７０に対して選択的にエッチングされる。そうすることにより
、各蓄積ノードの横に接した材料を、各蓄積ノードの横側部分を十分に露出させ
るために除去することとなる。本実施例では、蓄積ノード部分は、材料層５６の
除去によって部分的に露出されることになる。したがって、側部面６６ｂ，６８
ｂは、隣の絶縁材料上部面７４よりも高さにおいて高い位置の各第１部分（参照
番号なし）と、隣の絶縁材料上部面７４よりも高さにおいて低い位置の各第２部
分（参照番号なし）とを有する。他の実施例では、層５６の材料の除去は、各キ
ャパシタノードの一部分を十分に露出させるために、その層５６の材料を、如何
なる第２絶縁材料７０よりも早い速度でエッチングすることである。
【００１８】 図１０を参照すると、例えば半球粒状（ＨＳＧ）ポリシリコン又は円柱粒状ポ
リシリコン等の粗面状ポリシリコン層７６が、各蓄積ノードの露出部分上に形成
される。キャパシタ誘電体層７８は、各蓄積ノードの露出された側部面と各ノー
ドの保護キャップ７２の対応する部分上に形成される。そうすることにより、横
たわる絶縁材料７０とは分離した、キャパシタ蓄積ノードの少なくとも一部分と
動作上近接したキャパシタ誘電体機能領域を形成する。
【００１９】 共通セル電極層８０が、キャパシタ誘電体層７８、絶縁材料層７０及び蓄積ノ
ードの予め露出された側部面上に形成される。本実施例では、層８０は、予め露
出されたそれぞれの側部面第１部分に横方向に近接して形成される。これに代わ
るものとして、蓄積ノードのアレイは、先ず最初に、共通セル電極層８０によっ
てキャパシタアレイ構成に接続されることである。
【００２０】 図１１を参照すると、ここでは多数の処理過程が実行されている。第１に、共
通セル電極層８０の材料が、それぞれの蓄積ノードによって画定される列と列の
間から除去されている。共通セル電極層材料はまた、それぞれの保護キャップ上
から除去されることが好ましい。一つの実施例において、セル電極材料は、ほぼ
垂直な面の上にのみ残される。そうすることにより、それぞれのキャパシタ蓄積
ノード上のそれぞれのセル電極を分離させるように機能する。一つの実施例では
、共通セル電極層８０の材料の除去は、そのような層を異方性エッチングし、そ
して予め露出されたノード部分の周囲にそれぞれのバンド又はリング８２，８４
を形成することである。横たわった絶縁層７０はセル電極層８０の除去の間は保
護膜として機能するので、ポリシリコン７６の横の層７８が露出されること及び
それが除去されるリスクは、仮に無くならないとしても、大幅に減少させること
ができる。さらに、セルプレートと蓄積ノードとの間の短絡という次のリスクを
、仮に無くならないとしても、大幅に減少させることができる。好適実施例では
、そのようなバンドは、図示の通り、保護キャップの一部分上にも形成される。
好適実施例では、そのようなことは、マスクレスエッチングによって達成するこ
とができる。本明細書において、用語“マスクレス”とは、基板上の如何なる場
所の層へマスキングしないことを要求することなく、層を分離するための目的で
、エッチングされている層の領域をマスキングしないことのみを意味するものと
理解されるべきである。
【００２１】 第３絶縁材料８６が、分離されたセル電極又はバンド８２，８４を含む基板上
に形成される。その例示的材料はＢＰＳＧである。そのような材料は、残ってい
るセル電極材料上に形成される。開口８８が層８６内にパターンエッチングされ
、これは、残っているセル電極材料又はリング８２，８４の少なくとも幾らかを
露出させることが好ましい。例えば導電性ドープトポリシリコンである導電性材
料９０が開口８８内に形成され、これは、好ましくは分離されたそれぞれのセル
電極の少なくとも幾つかを電気的に接続する。材料９０は、材料８６の上部面と
同一平面であるほぼ平坦上部面を有するように平坦化することができる。これに
代わるものとして考えられるのは、開口８８の形成は、第３絶縁材料内に複数の
トレンチをエッチングし、分離されたそれぞれのセル電極を露出することである
。これに続いて、導電材料９０が基板上に形成され、トレンチを充填する。こう
することにより、分離されたセル電極の幾つかは、導電材料により第２番目に電
気的に接続されることになる。ここで“第２番目の電気的接続”とは、セル電極
層が基板上全面に設けられたとき、それぞれの蓄積キャパシタのセル電極は、最
初に（第１番目に）電気的に接続されると考えることに基づく表現である。セル
電極層の導電性材料が整列された蓄積キャパシタの列と列の間から除去されたと
き、それは、それぞれの蓄積キャパシタの蓄積電極が電気的に切り離されたもの
と考えることができる。したがって、導電材料９０が選択され且つ分離されたセ
ル電極材料上に形成されたとき、それは、セル電極材料の幾つかを第２回目に電
気的に接続すると考えられ、これにより、それらのセル電極材料は相互に電気的
に接続された状態になる。
【００２２】 次に、導電材料９２が基板上に形成され、そして外部回路に延びる導電ライン
となるようにパターンニングされる。例示的外部回路には、センス回路が含まれ
る。
【００２３】 図１１及び図１２を参照すると、集積回路が提供されている。一つの実施例に
おいて、キャパシタ蓄積ノードが提供され、これは、最上部面６６ａとそれに接
続した側部面６６ｂを有する。保護キャップ７０が上部面６６ａ上に設けられ、
また、キャパシタ誘電体層７８が側部面６６ｂ上に設けられている。セル電極バ
ンド８２が蓄積ノード側部面６６ｂの少なくとも一部分に近接して設けられるが
、蓄積ノード最上部面６６ａ上には設けられない。保護キャップ７０は側部面（
特に参照番号は付してない）を有し、一つの実施例では、セル電極バンド８２が
、保護キャップ側部面の少なくとも一部分に横方向非常に近接して設けられる。
他の実施例では、セル電極バンド８２は、蓄積ノード側部面６６ｂの全体面より
は少ない面上に設けられる。さらに他の実施例では、セル電極バンド８２は、キ
ャパシタ蓄積ノード６６の如何なる材料よりも、高さにおいて高く延在する最上
部部分を有する。
【００２４】 他の実施例では、集積回路は、最上部面６６ａを有したキャパシタ蓄積ノード
６６を有する。絶縁材料７０が、最上部面６６ａの上に横たわっている。横たわ
る絶縁材料７０とは分離したキャパシタ誘電性機能領域が、キャパシタ蓄積ノー
ドの少なくとも一部分と作動的に近接して設けられている。セル電極層８２は、
キャパシタ誘電体機能領域及び横たわる絶縁材料７０に横方向に近接して設けら
れる。一つの実施例では、誘電体機能領域の殆どの部分は、キャパシタ蓄積ノー
ドの横方向にのみ近接して設けられる。他の実施例では、誘電体機能領域は、横
たわる絶縁材料７０上に延び、非誘電体機能領域を画定する誘電体材料の層から
なる。他の実施例では、誘電体機能領域は、蓄積ノード６６の少なくとも一部分
を横方向に取り囲む誘電性材料のバンド（図１２参照）を画定する。更に他の実
施例では、セル電極層８２は、蓄積ノード６６の少なくとも一部分を横方向に取
り囲む導電性材料のバンドを画定する。更に他の実施例では、セル電極層８２は
、蓄積ノード最上部面６６ａより高さにおいて高くまで延在する最上部バンド部
分を有する。
【００２５】 他の実施例では、キャパシタオーバビットラインメモリアレイが提供され、こ
れは、その上に一対の間隔を置いた導電ライン２６，２８を有した基板２２を含
む。一対の拡散領域４２，４６が、導電ライン２６，２８に動作上近接して基板
２２内に受け入れられている。導電性材料５４が拡散領域２６，２８のそれぞれ
の上にこれと電気的に接続状態で設けられ、且つそこから伸長又は延在している
。一対のキャパシタ蓄積ノード６６，６８が設けられており、これらはそれぞれ
、拡散領域のそれぞれの一つの上に、その上に設けられた導電性材料を通してこ
れと電気的に接続された状態で設けられる。各蓄積電極は、最上部面６６ａ，６
８ａと、これに接続した各側部面６６ｂ，６８ｂを有する。保護キャップ７０が
各最上部面６６ａ，６８ａ上に設けられ、またキャパシタ誘電体層７８が各側部
面６６ｂ，６８ｂ上に設けられている。セル電極バンド８２，８４はそれぞれ、
関連した蓄積ノード側部面６６ｂ，６８ｂの少なくとも一部分に近接して設けら
れるが、関連した蓄積ノード最上部面６６ａ，６８ａ上には設けられない。説明
したキャパシタオーバビットライン回路は、上で説明した何れの構成を採っても
構わない。
【００２６】 図１３を参照すると、アクセストランジスタ，ビットラインＢＬ，蓄積キャパ
シタＣ，分割されたフィールドプレートコラムラインＰＬを有したＤＲＡＭを表
わした回路図が示されている。好適実施例では、分割されたフィールドプレート
コラムラインＰＬは、導電性材料９０，９２（図１１参照）の何れか一方又は両
方によって画定される。過去においては、フィールトプレート又はセル電極は、
ＤＲＡＭのメモリアレイ内の全てのキャパシタによって共有・分担されていたが
、本発明により、分離されたキャパシタの列を、センシングの際に、個別且つ直
接的に選択的に使用できる列状に接続することができる方法が提供された。
【００２７】 本発明による利点として、メモリアレイのキャパシタ間のスイング電圧の向上
と、従来の共通・分担型セルプレート層を有したアレイによって生じる差動信号
に比較して差動電圧信号の向上とが達成できる。他の利点もあるが、これは当業
者には明らかなことである。
【図面の簡単な説明】
【図１】 図１は本発明の第１実施例により処理中の半導体ウェーハ片の概略側断面図で
ある。
【図２】 図２は図１の処理過程に続く処理過程における図１のウェーハ片の図である。
【図３】 図３は図２の処理過程に続く処理過程における図１のウェーハ片の図である。
【図４】 図４は図３の処理過程に続く処理過程における図１のウェーハ片の図である。
【図５】 図５は図４の処理過程に続く処理過程における図１のウェーハ片の図である。
【図６】 図６は図５の処理過程に続く処理過程における図１のウェーハ片の図である。
【図７】 図７は図６の処理過程に続く処理過程における図１のウェーハ片の図である。
【図８】 図８は図７の処理過程に続く処理過程における図１のウェーハ片の図である。
【図９】 図９は図８の処理過程に続く処理過程における図１のウェーハ片の図である。
【図１０】 図１０は図９の処理過程に続く処理過程における図１のウェーハ片の図である
。
【図１１】 図１１は図１０の処理過程に続く処理過程における図１のウェーハ片の図であ
る。
【図１２】 図１２は図１１の線１２−１２における断面図である。
【図１３】 図１３は本発明の方法によって製造された電子回路の回路図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ， ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ， ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，Ｋ Ｅ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ， ＺＡ，ＺＷ (72)発明者 レインバーグ， アラン， アール． アメリカ合衆国， コネティカット州 06880， ウェストポイント， ターフン ドライブ ６ (72)発明者 ダーカン， ディー．， マーク アメリカ合衆国， アイダホ州 83706， ボイズ， ボイズ リバー レイン 4850 Ｆターム(参考） 5F083 AD42 AD45 AD48 AD56 AD62 GA09 JA32 JA56 KA19 MA06 MA17 PR06 PR39 【要約の続き】 電性材料が残っているセル電極材料の一部分上に形成さ れ、これにより、それぞれのセル電極の幾つかは相互に 電気的に接続された状態にされる。

Claims (77)

    【特許請求の範囲】
  1. 【請求項１】 キャパシタを形成する方法であって、該方法は、 最上部面を有するキャパシタ蓄積ノードと前記最上部面上に横たわる絶縁材料
    とを形成する過程と、 前記キャパシタ蓄積ノードと前記横たわる絶縁材料とを形成した後、前記横た
    わる絶縁材料とは分離して、前記キャパシタ蓄積ノードの少なくとも一部分に動
    作上近接したキャパシタ誘電体機能領域を形成する過程と、 前記キャパシタ誘電体機能領域と前記横たわる絶縁材料の上に、セル電極層を
    形成する過程と、 を具備することを特徴とするキャパシタ形成方法。
  2. 【請求項２】 請求項１に記載の方法において、前記キャパシタ蓄積ノード
    形成過程は、 基板上に材料層を形成する過程と、 前記材料層内に受容される開口を形成する過程と、 前記開口を完全に充填するよりも少ない量で前記開口内に導電性材料の層を形
    成する過程と、 からなることを特徴とするキャパシタ形成方法。
  3. 【請求項３】 請求項１に記載の方法において、前記キャパシタ蓄積ノード
    形成過程は、 基板上に材料層を形成する過程と、 前記材料層内に受容される開口を形成する過程と、 前記開口を導電性材料で過剰充填する過程と、 前記開口を完全に充填するよりも少なくなるように、前記導電性材料を十分に
    除去する過程と、 からなることを特徴とするキャパシタ形成方法。
  4. 【請求項４】 請求項１に記載の方法において、前記キャパシタ蓄積ノード
    形成過程は、 基板上にほぼ平坦外側面を有する材料層を形成する過程と、 前記材料層内に受容され、且つ前記ほぼ平坦外側面よりも高さにおいて下に位
    置する上部面を有する蓄積ノードを形成する過程と、 からなることを特徴とするキャパシタ形成方法。
  5. 【請求項５】 請求項１に記載の方法において、 前記キャパシタ蓄積ノード形成過程は、 基板上に材料層を形成する過程と、 前記材料層内に受容される開口を形成する過程と、 前記開口を完全に充填するよりも少ない量で前記開口内に導電性材料の層を
    形成する過程とからなり、 前記絶縁材料を形成する過程は、開口の残っている部分を絶縁性材料で充填す
    る過程であることを特徴とするキャパシタ形成方法。
  6. 【請求項６】 請求項１に記載の方法において、 前記キャパシタ蓄積ノード形成過程は、 基板上にほぼ平坦外側面を有する材料層を形成する過程と、 前記材料層内に受容され、且つ前記ほぼ平坦外側面よりも高さにおいて下に
    位置する上部面を有する蓄積ノードを形成する過程とからなり、 前記絶縁材料層を形成する過程は、前記材料層のほぼ平坦外側面とほぼ同一平
    面となる絶縁材料面を有するように、前記蓄積ノード上に十分な量の絶縁材料を
    形成する過程であることを特徴とするキャパシタ形成方法。
  7. 【請求項７】 請求項１に記載の方法において、 前記キャパシタ蓄積ノード形成過程は、 基板上に材料層を形成する過程と、 前記材料層内に受容される開口を形成する過程と、 前記開口を完全に充填するよりも少ない量で前記開口内に導電性材料の層を
    形成する過程とからなり、 前記キャパシタ誘電体機能領域の形成に先立ち、前記絶縁材料に対して選択的
    に材料層をエッチングし、前記蓄積ノードの側部面を露出させる過程を有するこ
    とを特徴とするキャパシタ形成方法。
  8. 【請求項８】 請求項７に記載の方法であって、該方法は更に、前記蓄積ノ
    ードの露出された側部面上に粗面状ポリシリコンの層を形成する過程を有するこ
    とを特徴とするキャパシタ形成方法。
  9. 【請求項９】 請求項１に記載の方法であって、該方法は更に、前記セル電
    極層の形成の後に、ほぼ垂直な面上にのみセル電極材料を残すように、前記セル
    電極層をマスクレスエッチングする過程を有することを特徴とするキャパシタ形
    成方法。
  10. 【請求項１０】 請求項１に記載の方法において、前記キャパシタ蓄積ノー
    ド形成過程は、前記ノードをキャパシタ蓄積ノード容器として形成する過程であ
    ることを特徴とするキャパシタ形成方法。
  11. 【請求項１１】 キャパシタ形成方法であって、該方法は、 最上部面と該最上部面と接合した側部面とを有するキャパシタ蓄積ノードを形
    成する過程と、 前記最上部面上に保護キャップを形成する過程と、 前記側部面及び保護キャップ上にキャパシタ誘電体層を形成する過程と、 前記キャパシタ蓄積ノードの前記側部面上にセル電極層を形成する過程と、 を具備することを特徴とするキャパシタ形成方法。
  12. 【請求項１２】 請求項１１に記載の方法において、前記キャパシタ蓄積ノ
    ード形成過程は、 基板上に材料層を形成する過程と、 前記材料層内に受容される開口を形成する過程と、 前記開口内に絶縁材料を形成する過程と、 からなることを特徴とするキャパシタ形成方法。
  13. 【請求項１３】 請求項１１に記載の方法において、前記キャパシタ蓄積ノ
    ード形成過程は、 基板上に材料層を形成する過程と、 前記材料層内に受容される開口を形成する過程と、 前記開口内を絶縁材料で充填する過程と、 からなることを特徴とするキャパシタ形成方法。
  14. 【請求項１４】 請求項１１に記載の方法において、 前記キャパシタ蓄積ノード形成過程は、 基板上に材料層を形成する過程と、 前記材料層内に受容される開口を形成する過程と、 前記開口内を絶縁材料で完全には充填しない程度に充填する過程とからなり
    、 前記保護キャップを形成する過程は、少なくとも前記開口の空きとして残って
    いる部分内にキャップを形成する過程であることを特徴とするキャパシタ形成方
    法。
  15. 【請求項１５】 請求項１１に記載の方法において、前記キャパシタ蓄積ノ
    ード形成過程は、前記材料層の横方向に近接して導電性材料を形成する過程であ
    り、更に、前記保護キャップの形成過程の後に、前記横方向近傍の材料層の材料
    を除去し、前記蓄積ノードの側部面を露出させる過程を有することを特徴とする
    キャパシタ形成方法。
  16. 【請求項１６】 請求項１１に記載の方法において、前記キャパシタ蓄積ノ
    ード形成過程は、前記材料層の横方向に近接して導電性材料を形成する過程であ
    り、更に、前記保護キャップの形成過程の後に、前記保護キャップに対して前記
    横方向近傍の材料層の材料を選択的にエッチングし、前記蓄積ノードの側部面を
    露出させる過程を有することを特徴とするキャパシタ形成方法。
  17. 【請求項１７】 請求項１１に記載の方法において、前記セル電極層形成過
    程は、前記保護キャップ及び前記蓄積ノード側部面上にセル電極層を形成し、前
    記保護キャップ上から前記セル電極層の材料を除去する過程からなることを特徴
    とするキャパシタ形成方法。
  18. 【請求項１８】 請求項１１に記載の方法において、前記セル電極層形成過
    程は、前記保護キャップ及び前記蓄積ノード側部面上にセル電極層を形成し、マ
    スクを用いず、前記セル電極層を異方性にエッチングする過程からなることを特
    徴とするキャパシタ形成方法。
  19. 【請求項１９】 請求項１１に記載の方法において、 前記キャパシタ蓄積ノード形成過程は、前記材料層の横方向隣に導電性材料を
    形成する過程であり、更に、前記保護キャップの形成過程の後に、前記横方向隣
    の材料層の材料を除去し、前記蓄積ノードの側部面を露出させる過程を有し、 前記セル電極層形成過程は、前記保護キャップと露出された前記蓄積ノード側
    部面部分上にセル電極層を形成し、前記セル電極層を異方性にエッチングする過
    程であることを特徴とするキャパシタ形成方法。
  20. 【請求項２０】 請求項１１に記載の方法において、 前記キャパシタ蓄積ノード形成過程は、前記材料層の横方向隣に導電性材料を
    形成する過程であり、更に、前記保護キャップの形成過程の後に、前記保護キャ
    ップに対して前記横方向隣の材料層の材料を選択的にエッチングし、前記蓄積ノ
    ードの側部面を露出させる過程を有し、 前記セル電極層形成過程は、前記保護キャップと露出された前記蓄積ノード側
    部面部分上にセル電極層を形成し、前記セル電極層を異方性にエッチングする過
    程であることを特徴とするキャパシタ形成方法。
  21. 【請求項２１】 請求項１１に記載の方法において、前記保護キャップ形成
    過程は、前記キャップを絶縁材料から形成する過程であることを特徴とするキャ
    パシタ形成方法。
  22. 【請求項２２】 複数のキャパシタを形成する方法であって、該方法は、 列状に配置された複数のキャパシタ蓄積ノードを形成する過程と、 前記キャパシタ蓄積ノードの少なくとも一部分上にキャパシタ誘電体層を形成
    する過程と、 前記複数のキャパシタ蓄積ノード上に共通セル電極層を形成する過程と、 前記列と列の間からセル電極層材料を除去し、それぞれのキャパシタ蓄積ノー
    ド上のそれぞれのセル電極を分離する過程と、 前記セル電極層材料の除去後、残っているセル電極材料の一部分上に導電性材
    料を形成し、それぞれのセル電極の幾つかを互いに電気的に接続された状態とす
    る過程と、 を具備することを特徴とする複数キャパシタ形成方法。
  23. 【請求項２３】 請求項２２に記載の方法において、前記キャパシタ蓄積ノ
    ード形成過程は、 絶縁材料層を形成する過程と、 前記絶縁材料層内に受容される開口を形成する過程と、 前記開口内に受容される導電性材料を形成する過程と、 からなることを特徴とする複数キャパシタ形成方法。
  24. 【請求項２４】 請求項２２に記載の方法において、前記キャパシタ蓄積ノ
    ード形成過程は、 絶縁材料層を形成する過程と、 前記絶縁材料層内に受容される開口を形成する過程と、 前記開口を導電性材料で過剰充填する過程と、 前記導電性材料の一部分を除去し、前記開口内の前記キャパシタ蓄積ノードを
    分離する過程と、 からなることを特徴とする複数キャパシタ形成方法。
  25. 【請求項２５】 請求項２２に記載の方法において、前記キャパシタ蓄積ノ
    ード形成過程は、 第１絶縁材料層を形成する過程と、 前記第１絶縁材料層内に受容される開口を形成する過程と、 前記開口を導電性材料で過剰充填する過程と、 前記導電性材料の一部分を、前記第１絶縁材料層の外側面よりも低くなるまで
    除去する過程と、 少なくとも前記開口の空きとして残っている部分に、異なった材料の第２絶縁
    材料層を形成する過程と、 前記第２絶縁材料層の材料に対して選択的に前記第１絶縁材料層の材料を除去
    し、前記導電性材料の側部面を露出させる過程と、 を具備することを特徴とする複数キャパシタ形成方法。
  26. 【請求項２６】 請求項２２に記載の方法において、前記セル電極層材料の
    除去過程は、前記セル電極層材料を異方性にエッチングする過程であることを特
    徴とする複数キャパシタ形成方法。
  27. 【請求項２７】 請求項２２に記載の方法において、前記残っているセル電
    極材料部分上への導電性材料形成過程は、 前記残っているセル電極材料上に絶縁材料層を形成する過程と、 前記絶縁層を通して、前記残っているセル電極材料部分の少なくとも幾らかを
    露出させる過程と、 前記残っているセル電極材料部分上に導電性材料を形成する過程と、 からなることを特徴とする複数キャパシタ形成方法。
  28. 【請求項２８】 請求項２２に記載の方法において、前記残っているセル電
    極材料部分上への導電性材料形成過程は、 前記残っているセル電極材料上に絶縁材料層を形成する過程と、 前記絶縁層内にトレンチをエッチング形成し、前記残っているセル電極材料部
    分の少なくとも幾らかを露出させる過程と、 前記トレンチ内に導電性材料を形成する過程と、 からなることを特徴とする複数キャパシタ形成方法。
  29. 【請求項２９】 請求項２２に記載の方法において、前記残っているセル電
    極材料部分上への導電性材料形成過程は、 前記残っているセル電極材料上に絶縁材料層を形成する過程と、 前記絶縁層内にトレンチをエッチング形成し、前記残っているセル電極材料部
    分の少なくとも幾らかを露出させる過程と、 前記トレンチ内に導電性材料を形成する過程と、 前記トレンチ内の前記導電性材料を絶縁層外側面に対応するように平坦化する
    過程と、 からなることを特徴とする複数キャパシタ形成方法。
  30. 【請求項３０】 請求項２２に記載の方法において、 前記キャパシタ蓄積ノード形成過程は、 第１絶縁材料層を形成する過程と、 前記第１絶縁材料層内に受容される開口を形成する過程と、 前記開口を導電性材料で過剰充填する過程と、 前記導電性材料の一部分を、前記第１絶縁材料層の外側面よりも低くなるま
    で除去する過程と、 少なくとも前記開口の空きとして残っている部分に、異なった材料の第２絶
    縁材料層を形成する過程と、 前記第２絶縁材料層の材料に対して選択的に前記第１絶縁材料層の材料を除
    去し、前記導電性材料の側部面を露出させる過程とからなり、 前記セル電極層材料の除去過程は、前記セル電極層材料を異方性にエッチング
    する過程であることを特徴とする複数キャパシタ形成方法。
  31. 【請求項３１】 請求項２２に記載の方法において、 前記キャパシタ蓄積ノード形成過程は、 第１絶縁材料層を形成する過程と、 前記第１絶縁材料層内に受容される開口を形成する過程と、 前記開口を導電性材料で過剰充填する過程と、 前記導電性材料の一部分を、前記第１絶縁材料層の外側面よりも低くなるま
    で除去する過程と、 少なくとも前記開口の空きとして残っている部分に、異なった材料の第２絶
    縁材料層を形成する過程と、 前記第２絶縁材料層の材料に対して選択的に前記第１絶縁材料層の材料を除
    去し、前記導電性材料の側部面を露出させる過程とからなり、 前記残っているセル電極材料部分上への導電性材料の形成過程は、 前記残っているセル電極材料上に第３絶縁材料層を形成する過程と、 前記第３絶縁層を通して、前記残っているセル電極材料部分の少なくとも幾
    らかを露出させる過程と、 前記残っているセル電極材料部分上に導電性材料を形成する過程と、 からなることを特徴とする複数キャパシタ形成方法。
  32. 【請求項３２】 請求項２２に記載の方法において、 前記キャパシタ蓄積ノード形成過程は、 第１絶縁材料層を形成する過程と、 前記第１絶縁材料層内に受容される開口を形成する過程と、 前記開口を導電性材料で過剰充填する過程と、 前記導電性材料の一部分を、前記第１絶縁材料層の外側面よりも低くなるま
    で除去する過程と、 少なくとも前記開口の空きとして残っている部分に、異なった材料の第２絶
    縁材料層を形成する過程と、 前記第２絶縁材料層の材料に対して選択的に前記第１絶縁材料層の材料を除
    去し、前記導電性材料の側部面を露出させる過程とからなり、 前記残っているセル電極材料部分上への導電性材料の形成過程は、 前記残っているセル電極材料上に第３絶縁材料層を形成する過程と、 前記第３絶縁層にトレンチをエッチング形成し、前記残っているセル電極材
    料部分の少なくとも幾らかを露出させる過程と、 前記トレンチ内に導電性材料を形成する過程と、 からなることを特徴とする複数キャパシタ形成方法。
  33. 【請求項３３】 複数のキャパシタを形成する方法であって、該方法は、 その上に設けられたそれぞれのキャパシタ誘電体層を有し、列状に配置された
    複数のキャパシタ蓄積ノードを形成する過程と、 前記複数のキャパシタ蓄積ノード上の共通セル電極層を形成する過程と、 マスクを用いず、それぞれのキャパシタ蓄積ノード上にそれぞれのセル電極を
    電気的に分離するために、前記共通セル電極層をエッチングする過程と、 選択された電気的に分離されたそれぞれのセル電極を電気的に接続する過程と
    、 を具備することを特徴とする複数キャパシタ形成方法。
  34. 【請求項３４】 請求項３３記載の方法において、前記キャパシタ蓄積ノー
    ド形成過程は、各蓄積ノード上部面とこれに接合した側部面とを形成する工程で
    あって、各側部面は隣の絶縁材料上部面よりも高さにおいて高い位置の第１部分
    と、前記隣の絶縁材料上部面よりも高さにおいて低い位置の第２部分とを有し、 前記共通セル電極層の形成過程は、前記各側部面第１部分の横方向に近接した
    層を形成する過程であることを特徴とする複数キャパシタ形成方法。
  35. 【請求項３５】 請求項３３記載の方法であって、該方法は更に、前記共通
    セル電極層の形成過程の前に、前記キャパシタ蓄積ノードの上にそれぞれ絶縁材
    料キャップを形成する過程を有することを特徴とする複数キャパシタ形成方法。
  36. 【請求項３６】 請求項３３に記載の方法において、 前記キャパシタ蓄積ノード形成過程は、各蓄積ノード上部面とこれに接合した
    側部面とを形成する工程であって、各側部面は隣の絶縁材料上部面よりも高さに
    おいて高い位置の第１部分と、前記隣の絶縁材料上部面よりも高さにおいて低い
    位置の第２部分とを有し、 前記キャパシタ蓄積ノードの形成過程の後に、前記キャパシタ蓄積ノードの上
    部面の上にそれぞれ絶縁材料キャップを形成する過程を有し、前記共通セル電極
    層の形成過程は前記各側部面第１部分の横方向に近接した層を形成する過程であ
    ることを特徴とする複数キャパシタ形成方法。
  37. 【請求項３７】 請求項３３に記載の方法において、 前記複数のキャパシタ蓄積ノードの形成過程は、 絶縁層を形成する過程と、 前記絶縁層内に受容されるそれぞれの蓄積ノードを形成する過程と、 前記絶縁層の材料を除去し、各蓄積ノード部分を部分的に露出させる過程と
    を有し、 前記共通セル電極層をエッチングする過程は、予め露出されたノード部分の周
    囲にそれぞれのセル電極バンドを形成する過程であることを特徴とする複数キャ
    パシタ形成方法。
  38. 【請求項３８】 請求項３３に記載の方法において、 前記複数のキャパシタ蓄積ノードの形成過程は、 絶縁層を形成する過程と、 前記絶縁層内に受容されるそれぞれの蓄積ノードを形成する過程と、 前記キャパシタ蓄積ノード上に保護キャップを形成する過程と、 前記保護キャップに対して絶縁層の材料を選択的に除去し、各蓄積ノード部
    分を部分的に露出させる過程とを有し、 前記共通セル電極層をエッチングする過程は、予め露出されたノード部分と前
    記保護キャップの部分の周囲にそれぞれのセル電極バンドを形成する過程である ことを特徴とする複数キャパシタ形成方法。
  39. 【請求項３９】 キャパシタオーバビットラインメモリ回路を形成する方法
    であって、該方法は、 第１絶縁材料内に開口を形成する過程と、 前記開口の少なくとも一部分内に導電性キャパシタ蓄積ノードを形成する過程
    と、 前記キャパシタ蓄積ノード上に第２絶縁材料を形成する過程と、 前記第２絶縁材料に対して前記第１絶縁材料の一部分を選択的に除去し、前記
    導電性キャパシタ蓄積ノードの一部分を露出させる過程と、 前記導電性キャパシタ蓄積ノードの露出部分に作動的に近接してキャパシタ誘
    電体層及びセル電極層を形成する過程と、 を具備することを特徴とするキャパシタオーバビットラインメモリ回路形成方
    法。
  40. 【請求項４０】 請求項３９に記載の方法において、 前記導電性キャパシタ蓄積ノード形成過程は、前記開口を導電性材料で部分的
    に充填する過程であり、 前記第２絶縁性材料形成過程は、前記開口の空きとして残っている部分を第２
    絶縁性材料で充填する過程である、 ことを特徴とするキャパシタオーバビットラインメモリ回路を形成する方法。
  41. 【請求項４１】 請求項３９に記載の方法において、 前記導電性キャパシタ蓄積ノード形成過程は、前記開口を導電性材料で部分的
    にのみ充填する過程であり、 前記第２絶縁性材料形成過程は、前記開口の空きとして残っている部分を第２
    絶縁性材料で充填する過程である、 ことを特徴とするキャパシタオーバビットラインメモリ回路を形成する方法。
  42. 【請求項４２】 請求項３９に記載の方法において、 前記導電性キャパシタ蓄積ノード形成過程は、前記開口を導電性材料で部分的
    に充填する過程であり、 前記第２絶縁性材料形成過程は、前記開口の空きとして残っている部分を第２
    絶縁性材料で充填する過程であり、 前記第１絶縁性材料の部分的除去過程は、前記蓄積ノードの側部面を露出させ
    る過程である、 ことを特徴とするキャパシタオーバビットラインメモリ回路形成方法。
  43. 【請求項４３】 請求項３９に記載の方法において、 前記第１絶縁性材料の部分的除去過程は、前記蓄積ノードの側部面を露出させ
    る過程であり、 前記セル電極層の形成過程は、予め露出された前記側部面の周囲にセル電極層
    材料のバンドを形成する過程である、 ことを特徴とするキャパシタオーバビットラインメモリ回路を形成する方法。
  44. 【請求項４４】 請求項３９に記載の方法において、 前記導電性キャパシタ蓄積ノード形成過程は、前記開口を導電性材料で部分的
    に充填する過程であり、 前記第２絶縁性材料形成過程は、前記開口の空きとして残っている部分を第２
    絶縁性材料で充填する過程であり、 前記第１絶縁性材料の部分的除去過程は、前記蓄積ノードの側部面を露出させ
    る過程であり、 前記セル電極層の形成過程は、予め露出された前記側部面の周囲にセル電極層
    材料のバンドを形成する過程である、 ことを特徴とするキャパシタオーバビットラインメモリ回路形成方法。
  45. 【請求項４５】 キャパシタオーバビットラインメモリ回路を形成する方法
    であって、該方法は、 第１絶縁材料内に複数の開口を形成する過程と、 前記開口をキャパシタ蓄積ノードからなる導電性材料で完全に充填するよりは
    少ない程度に充填する過程と、 前記開口の残りの部分を第２絶縁性材料で充填する過程と、 前記それぞれのキャパシタ蓄積ノードの一部分を露出させるために、前記第１
    絶縁性材料を前記第２絶縁性材料の如何なるものよりも早くエッチングする過程
    と、 予め露出された導電性キャパシタ蓄積ノードの一部分に作動上近接してキャパ
    シタ誘電体層と共通セル電極層を形成する過程と、 前記共通セル電極層を異方性にエッチングし、それぞれのキャパシタ蓄積ノー
    ド上のそれぞれのセル電極を分離する過程と、 前記分離されたそれぞれのセル電極の幾つかを、導電性材料で電気的に接続す
    る過程と、 を具備することを特徴とするキャパシタオーバビットラインメモリ回路を形成
    する方法。
  46. 【請求項４６】 請求項４５に記載の方法において、前記完全充填ではない
    程度に前記開口を充填する過程は、前記開口を導電性材料で過剰充填し、そして
    前記導電性材料の過剰充填部分を除去する過程であることを特徴とするキャパシ
    タオーバビットラインメモリ回路を形成する方法。
  47. 【請求項４７】 請求項４５に記載の方法において、前記共通セル電極層の
    エッチング過程は、予め露出されたそれぞれの蓄積ノード部分の周囲にそれぞれ
    のバンドを形成する過程であることを特徴とするキャパシタオーバビットライン
    メモリ回路形成方法。
  48. 【請求項４８】 請求項４５に記載の方法において、前記分離されたセル電
    極の接続過程は、 前記分離されたセル電極上に第３絶縁性材料を形成する過程と、 前記第３絶縁性材料内にトレンチをエッチング形成し、前記分離されたそれぞ
    れのセル電極を露出させる過程と、 前記トレンチを導電性材料で充填する過程と、 からなることを特徴とするキャパシタオーバビットラインメモリ回路を形成す
    る方法。
  49. 【請求項４９】 請求項４５に記載の方法において、 前記共通セル電極層のエッチング過程は、予め露出されたそれぞれの蓄積ノー
    ド部分の周囲にそれぞれのバンドを形成する過程であり、 前記分離されたセル電極を接続する過程は、 前記分離されたセル電極上に第３絶縁性材料を形成する過程と、 前記第３絶縁性材料内にトレンチをエッチング形成し、前記それぞれの蓄積
    ノード部分の前記バンド部分の幾つかを露出させる過程と、 前記トレンチを導電性材料で充填する過程と、 からなることを特徴とするキャパシタオーバビットラインメモリ回路形成方法
    。
  50. 【請求項５０】 キャパシタオーバビットラインメモリ回路を形成する方法
    であって、該方法は、 列状に配置された蓄積ノードのアレイを形成する過程と、 蓄積ノードの前記アレイを、キャパシタアレイ形状に、共通セル電極層で第１
    番目に電気的に接続する過程と、 前記セル電極層の選択された部分を除去しそれぞれの蓄積ノード上のセル電極
    を分離するために、前記セル電極層のアレイの中で、マスクレスエッチングを実
    施する過程と、 前記分離されたセル電極の幾つかを導電性材料により第２番目に電気的接続す
    る過程と、 を具備することを特徴とするキャパシタオーバビットラインメモリ回路形成方
    法。
  51. 【請求項５１】 請求項５０に記載の方法において、前記蓄積ノードのアレ
    イを第１番目に電気的に接続する過程は、前記蓄積ノード上に横方向に近接して
    共通セル電極層を形成する過程であることを特徴とするキャパシタオーバビット
    ラインメモリ回路形成方法。
  52. 【請求項５２】 請求項５０に記載の方法において、前記マスクレスエッチ
    ング実施過程は、前記セル電極層を異方性にエッチングする過程であることを特
    徴とするキャパシタオーバビットラインメモリ回路形成方法。
  53. 【請求項５３】 請求項５０に記載の方法において、前記マスクレスエッチ
    ング実施過程は、前記各蓄積ノードの部分の周囲にセル電極層材料のバンドを形
    成する過程であることを特徴とするキャパシタオーバビットラインメモリ回路形
    成方法。
  54. 【請求項５４】 請求項５０に記載の方法において、前記蓄積ノードのアレ
    イを形成する過程は、絶縁性キャップを、前記蓄積ノードをなす導電性材料の横
    方向には近接して設けないが、その上に形成する過程であることを特徴とするキ
    ャパシタオーバビットラインメモリ回路形成方法。
  55. 【請求項５５】 請求項５０に記載の方法において、 前記蓄積ノードのアレイを形成する過程は、絶縁性キャップを、前記蓄積ノー
    ドをなす導電性材料の横方向には近接して設けないが、その上に形成する過程で
    あり、 前記マスクレスエッチング実施過程は、前記各蓄積ノードの部分及びそれに関
    連した絶縁性キャップの部分の周囲にセル電極層材料のバンドを形成する過程で
    あることを特徴とするキャパシタオーバビットラインメモリ回路形成方法。
  56. 【請求項５６】 直列のキャパシタを形成する方法であって、該方法は、間
    に介在する誘電体層によって分離される複数の第１及び第２キャパシタ電極層を
    形成する過程であって、前記第１及び第２キャパシタ電極層の一方は、少なくと
    も一部、一方の層をなす導電性材料をマスクレスの異方性エッチングを実施する
    ことにより形成されることを特徴とするキャパシタ形成方法。
  57. 【請求項５７】 請求項５６に記載の方法において、前記異方性エッチング
    を実施する過程は、他方の層の導電性材料の周囲に前記一方の層の導電性材料か
    らなるバンドを形成する過程であることを特徴とするキャパシタ形成方法。
  58. 【請求項５８】 請求項５６に記載の方法であって、該方法は更に、前記一
    方の層をなす前記導電性材料のマスクレス異方性エッチングを実施する前に、前
    記他方の層の上に、保護キャップを形成する過程を有することを特徴とするキャ
    パシタ形成方法。
  59. 【請求項５９】 請求項５６に記載の方法であって、該方法は更に、前記一
    方の層をなす前記導電性材料のマスクレス異方性エッチングを実施する前に、前
    記他方の層の上に、保護キャップを形成する過程を有し、前記異方性エッチング
    を実施する過程は、前記他方の層の導電性材料の周囲に、前記一方の層の導電性
    材料からなるバンドを形成する過程であることを特徴とするキャパシタ形成方法
    。
  60. 【請求項６０】 集積回路であって、該回路は、 最上部面とこれに接合した側部面とを有したキャパシタ蓄積ノードと、 前記最上部面上の保護キャップと、 前記側部面上のキャパシタ誘電体層と、 前記蓄積ノード側部面の少なくとも一部分に近接して設けられるが、前記蓄積
    ノードの最上部面上には設けられないセル電極バンドと、 を具備することを特徴とする集積回路。
  61. 【請求項６１】 請求項６０に記載の集積回路において、前記保護キャップ
    は側部面を有し、前記セル電極バンドは、前記保護キャップ側部面の少なくとも
    一部の横方向に近接して設けられていることを特徴とする集積回路。
  62. 【請求項６２】 請求項６０に記載の集積回路において、前記セル電極バン
    ドは、前記蓄積ノード側部面の全体よりは少ない領域に設けられることを特徴と
    する集積回路。
  63. 【請求項６３】 請求項６０に記載の集積回路において、前記セル電極バン
    ドは、前記キャパシタ蓄積ノードの如何なる材料よりも高さにおいて高く延在す
    る最上部面を有することを特徴とする集積回路。
  64. 【請求項６４】 請求項６０に記載の集積回路において、 前記保護キャップは側部面を有し、前記セル電極バンドは、前記保護キャップ
    側部面の少なくとも一部の横方向に近接して設けられており、 前記セル電極バンドは、前記キャパシタ蓄積ノードの如何なる材料よりも高さ
    において高く延在する最上部面を有している、 ことを特徴とする集積回路。
  65. 【請求項６５】 請求項６０に記載の集積回路において、 前記セル電極バンドは、前記蓄積ノード側部面の全体よりは少ない領域に設け
    られており、 前記セル電極バンドは、前記キャパシタ蓄積ノードの如何なる材料よりも高さ
    において高く延在する最上部面を有している、 ことを特徴とする集積回路。
  66. 【請求項６６】 集積回路であって、該回路は、 最上部面を有したキャパシタ蓄積ノードと、 前記最上部面上に横たわる絶縁性材料と、 前記横たわる絶縁性材料とは区別され、前記キャパシタ蓄積ノードの少なくと
    も一部分に動作的に近接して設けられるキャパシタ誘電体機能領域と、 前記キャパシタ誘電体機能領域及び前記横たわる絶縁材料の横方向に近接して
    設けられるセル電極層と、 を具備することを特徴とする集積回路。
  67. 【請求項６７】 請求項６６に記載の集積回路において、前記誘電体機能領
    域の殆どの部分は、前記キャパシタ蓄積ノードの横方向にのみ近接して設けられ
    ていることを特徴とする集積回路。
  68. 【請求項６８】 請求項６６に記載の集積回路において、前記誘電体機能領
    域は、前記横たわる絶縁性材料の上に延在し、非誘電体機能領域を画定する誘電
    体材料の層を含むことを特徴とする集積回路。
  69. 【請求項６９】 請求項６６に記載の集積回路において、前記誘電体機能領
    域は、前記蓄積ノードの少なくとも一部分を横方向に取り囲む誘電体材料のバン
    ドを画定することを特徴とする集積回路。
  70. 【請求項７０】 請求項６６に記載の集積回路において、前記誘電体機能領
    域は、前記蓄積ノードの少なくとも一部分を横方向に取り囲む導電性材料のバン
    ドを画定することを特徴とする集積回路。
  71. 【請求項７１】 請求項６６に記載の集積回路において、前記誘電体機能領
    域は、前記蓄積ノードの少なくとも一部分を横方向に取り囲むと共に、前記蓄積
    ノード最上部面よりも高さにおいて高くまで延在する最上部バンド部分を有する
    導電性材料のバンドを画定することを特徴とする集積回路。
  72. 【請求項７２】 キャパシタオーバビットラインメモリアレイであって、該
    メモリアレイは、 基板と、 前記基板上に設けられた間隔のある一対の導電ラインと、 前記導電ラインに作動上近接し前記基板内に受容された一対の拡散領域と、 前記拡散領域の上にこれと電気的に接続されて設けられ、前記拡散領域から延
    び出ている導電性材料と、 一対のキャパシタ蓄積ノードであり、それぞれは前記拡散領域のうちの一つと
    、その拡散領域の上に設けられた前記導電性材料を通して、作動的に接続され且
    つ電気的に接続されており、各蓄積ノードは最上部面とこれに接合した側部面と
    を有する一対のキャパシタ蓄積ノードと、 各最上部面上の保護キャップと、 各側部面上のキャパシタ誘電体層と、 各蓄積ノード側部面の少なくとも一部分に近接して設けられるが、関連した蓄
    積ノード最上部面上には設けられないセル電極バンドと、 を具備することを特徴とするキャパシタオーバビットラインメモリアレイ。
  73. 【請求項７３】 請求項７２に記載のキャパシタオーバビットラインメモリ
    アレイにおいて、各保護キャップは側部面を有し、これに関連した前記セル電極
    バンドは、前記保護キャップ側部面の少なくとも一部分に横方向に近接して設け
    られていることを特徴とするキャパシタオーバビットラインメモリアレイ。
  74. 【請求項７４】 請求項７２に記載のキャパシタオーバビットラインメモリ
    アレイにおいて、各セル電極バンドは、それと関連した蓄積ノード側部面の全体
    よりも少ない領域に設けられていることを特徴とするキャパシタオーバビットラ
    インメモリアレイ。
  75. 【請求項７５】 請求項７２に記載のキャパシタオーバビットラインメモリ
    アレイにおいて、各セル電極バンドは、それに関連したキャパシタ蓄積ノードの
    如何なる材料よりも高さにおいて高くまで延在する最上部部分を有していること
    を特徴とするキャパシタオーバビットラインメモリアレイ。
  76. 【請求項７６】 請求項７２に記載のキャパシタオーバビットラインメモリ
    アレイにおいて、 各保護キャップは側部面を有し、これに関連した前記セル電極バンドは、前記
    保護キャップ側部面の少なくとも一部分に横方向に近接して設けられており、 各セル電極バンドは、それに関連したキャパシタ蓄積ノードの如何なる材料よ
    りも高さにおいて高くまで延在する最上部部分を有している、 ことを特徴とするキャパシタオーバビットラインメモリアレイ。
  77. 【請求項７７】 請求項７２に記載のキャパシタオーバビットラインメモリ
    アレイにおいて、 各セル電極バンドは、それと関連した蓄積ノード側部面の全体よりも少ない領
    域に設けられており、 各セル電極バンドは、それに関連したキャパシタ蓄積ノードの如何なる材料よ
    りも高さにおいて高くまで延在する最上部部分を有している、 ことを特徴とするキャパシタオーバビットラインメモリアレイ。
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