JP2003507890A - 半導体装置および製造方法 - Google Patents
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Abstract
Description
方法から出発する。ドイツ特許出願第43207804号から、2つの部分層か
ら成る第1の層と、第2の層とを有する半導体ダイオードは既に公知である。こ
こでこの第2の層は、第1の部分層の上に配置されている。
し半導体装置の製造方法は、次のような利点を有する。すなわち大量生産に適し
た廉価な方法で、技術的に多くの余計な労力を費やすことなく、チップ面積を同
じままにしたダイオードで最大許容出力を高め、順方向電圧を低下させるという
利点を有する。これは例えば次の場合に有利である。すなわち所定の最大チップ
面積を超過せず、チップ面積を抑える場合である。それと同様に半導体装置を接
続するために使用される接続ソケットが所定のサイズを超過せず、自動車の整流
器装置等で使用されるダイオードの電流容量を高める場合にも有利である。しか
も整流器装置全体の体積をより大きくする必要はない。それに付随して本発明は
、シリコンチップ面積が同じままで許容される電流負荷を上げる、ないしはシリ
コンチップの熱的負荷を低減する、技術的に比較的容易に実現可能な方法を示す
。ここで同時に順方向電圧を低下させることができる。付加的な切り込みは、例
えば有利には次のような効果をもたらす。すなわち後でソケットと導線をダイオ
ードチップにはんだ付けする時にこの切り込みによって、改善された空洞のない
はんだ付けが行われる(毛管作用)。それと並んでシリコン本体の深部に達する
、鉛で満たされた溝によってチップの冷却がさらに改善される、すなわちチップ
の熱が強力にヒートシンクと結合する。
載された半導体装置ないし方法の改善によって示される。
2は方法のステップであり、図3および図4は方法のさらなるステップである。
。このチップ7は第1の半導体層(2,3,4)を有している。この第1の半導
体層は第1の部分層2、第2の部分層3および第3の部分層4から成る。n型に
ドーピングされた部分層2のドーピング濃度は1018cm−3である。部分層
3は約1014cm−3の濃度でn型にドーピングされ、部分層4は約1020 cm−3の濃度でn型にドーピングされている。部分層2には、部分層3の内部
にまで達する、2つの溝10が形成される。これらの溝10は、チップ7の内側
領域13内に存在する。チップの縁部領域12は傾斜部11を有し、この傾斜部
は溝10と同じように部分層3の中にまで達する。第1の部分層2の上、並びに
溝10の内部および傾斜部11の内部には第2の層20が被着される。溝10な
いし傾斜部11内のこの第2の層の領域は、第2の層20の延長領域23ないし
別の延長領域24として示される。第2の層20はp型にドーピングされ、10 20 cm−3のドーピング濃度を有する。層20によって覆われたウェハの表面
、並びに、層4によって形成されたウェハの裏面には金属化層22ないし21が
設けられる。図1bは同じ構成素子の平面図である。チップ7の上部は金属化層
22によって覆われている。この金属化層22は溝10が形成された結果、相応
の凹欠部によって特徴づけられる構造を有する。
ーピングされた層2ないし3とによって形成される。溝10が形成された結果、
チップ7の内側13の延長領域23によって、pn接合部が第2の部分層3によ
って形成される。この領域は、アノードとして金属化層22を、カソードとして
金属化層21を有するダイオードの順方向電圧を低下させる。チップ7の内部の
4つの切り込み(図1b参照)によって電気的な負荷を、同じ構成を有し内部に
溝がないダイオードに対して12%以上、上げることができる。これは、例えば
65Aの負荷を加えることの可能なダイオードが最大で75Aの負荷を加えるこ
とのできるダイオードに値することを意味する。80Aのダイオードは90Aの
ダイオードになる。順方向電圧を約60mVだけ下げることができる(100A
の負荷を加えたダイオードでの計測)。その他にチップ7の内部の付加的な4つ
の切り込みないし溝によって、チップを空洞なくはんだ付けすることができる。
すなわちソケットおよび導線のダイオードチップへの取り付けを改善することが
できる。さらにこのはんだ付けプロセス時に鉛で埋められた切り込み(図示され
ていない)は、チップの冷却が改善されることを保証する。なぜなら切り込みを
完全に満たして、切り込み内に存在する鉛によってチップの熱は、ヒートシンク
として使用される金属ソケットと強力に結合するからである。
正方形だけでなく、偶数の辺によって区切られている他の平面(例えば六角形ま
たは八角形)も、相応に辺と平行して内部に存在する付加的な切り込みによって
可能である。
導体ウェハが示されている。3つの部分層は全てn型にドーピングされている。
この層構成体を製造するための出発点は、低濃度でn型にドーピングされたウェ
ハであり、そのドーパント濃度は部分層3のドーパント濃度に相当する。膜拡散
によってその後、表面および裏面にn型のドーパント、例えばリンが導入されて
拡散される。表面にはドーパント濃度が部分層2に相当するような層が形成され
、裏面にはドーパント濃度が部分層4に相当するような層が形成される。ここで
層のドーパント濃度は、膜のドーパント濃度によって決まる。
知である。これに対する代案として、この連続層をニュートラルシートを使用し
ても製造できることは、ドイツ特許出願第19857243号に記載されている
。
ウェハ内に溝10が形成され、この溝は部分層2を部分領域に分割する。ここで
溝10は部分層3の中にまで達する。溝10は例えばソーイングまたはエッチン
グによって形成することができる。ここで溝10の間隔は次のように選定される
。すなわち各チップが分割後に少なくとも1つの溝10をその内側に有するよう
に、ウェハをその後溝に沿って個々のチップに分割することができるように選定
される。しかし次の処理の前に、まずはウェハの表面が洗浄され、場合によって
は表面の残っている粒子が表面から取り除かれる。
ライン間隔は半分にされる(チップ毎に2つの付加的な切り込みを得るため)。
ないしは3分の1にされる(チップ毎に4つの付加的な切り込みを得るため)。
ここで切り込みの間隔は、典型的に1〜3mmである。ここで付加的なプロセス
ステップは必要ではない。なぜなら第43207804号から公知のように、チ
ップ縁部を形成するためのソーイングはどちらにせよ実行されるからである。た
だソーイング時に若干狭いライン間隔が調節されなければならない。これによっ
てこのようなソーイングステップのプロセス時間は本質的には変化しない。なぜ
ならウェハ処理、アライメントおよびソーイングに続く純水による洗浄は、自動
ソーイング装置でいずれにせよ行われるからである。
。同時に、有利であるならば、下方の部分層4のドーパント濃度が高められても
よい。p型のドーパントは、再び膜拡散によって導入される。この拡散ステップ
時に場合によって、溝10のすぐ近くに存在するシリコン結晶の損傷が完全に修
復される。p型のドーパントを拡散することによってシリコンウェハの上方の層
は、p型の導電領域に変換される。ここでこのp型層の厚さは表面の至る所、例
えば溝の内部でもほぼ等しい。結果として生じるp型導電層は図4に参照符号2
0で示される。層20の被着および場合によって行われる部分層4のドーピング
濃度の増強に続いて、ウェハの両面が金属化される。この結果、p型導電層20
には金属化層22が、n型にドーピングされた第3の部分層4には金属化層21
が設けられる。続くステップでウェハはダイシングライン25に沿って複数の個
々のダイオードにダイシングされ、個々のチップ7が形成される。この個々のチ
ップ7の構成は図1aおよび図1bに図示されている。ここでダイシングライン
25に沿ったソーイングの前に、金属化層21を有する面のウェハ、すなわち裏
面のウェハは、ソーイングシートに貼り付けられる。これによって個々のチップ
がコントロールできずに吹き飛ばされることはない。ないしは損傷を受けること
はない。
ップの辺の長さは約5mmの範囲に存在するである。チップ面積と比べると、個
々のチップ内側の付加的な切り込みの面積は、僅かなパーセントでしかない。当
然本発明の方法を、逆にドーピングされたダイオードの製造に使用することもで
きる。すなわち例えばn型にドーピングされたウェハの代わりにp型にドーピン
グされたウェハから出発するダイオードで使用することもできる。
Claims (7)
- 【請求項1】 チップ(7)として構成されている半導体装置であって、 例えばダイオードであって、 前記半導体装置は第1の導電型を有する第1の層(2,3,4)と、第2の導
電型を有する第2の層(20)とを有しており、 ここで前記第1の層は少なくとも2つの部分層(2,3)から成り、 第1の部分層(2)は第1のドーパント濃度を有しており、 第2の部分層(3)は該第1のドーパント濃度より低い第2のドーパント濃度
を有しており、 ここで前記第2の層は(20)は前記第1の部分層(2)の上に配置され、 前記第1の部分層(2)は前記第2の部分層(3)の上に配置されている形式
の半導体装置において、 前記チップの内側領域(13)には少なくとも1つの溝(10)が形成され、 ここで当該溝は、前記第1の部分層を貫通して前記第2の部分層にまで達して
おり、 ここで前記溝は、前記第2の層(20)の延長領域(23)によって覆われて
おり、そのために少なくとも1つのPN接合部が前記第2の層(20)とチップ
内側の前記第2の部分層(3)との間に存在している、ことを特徴とする半導体
装置。 - 【請求項2】 縁部領域(12)に傾斜が付けられ、それによって前記第2
の層の、当該縁部領域に配置された別の延長領域(24)が前記第2の部分層と
別のPN接合部を形成する、請求項1記載の半導体装置。 - 【請求項3】 前記第2の部分層と結合されている第3の部分層(4)が設
けられている、請求項1または2記載の半導体装置。 - 【請求項4】 前記第2の層と結合されている金属化層(22)と、 前記第3の部分層と結合されている別の金属化層(21)とが設けられており
、 前記第2の層および前記第3の部分層の濃度は、前記第2の層および前記第3
の部分層と、それぞれの金属化層との間のオーミック接続が保証されるように選
択される、請求項3記載の半導体装置。 - 【請求項5】 半導体装置の製造方法であって、 第1のステップで、少なくとも2つの部分層を有する第1の層(2,3)を半
導体ウェハ(1)に設け、 ここで前記第1の部分層(2)は前記第2の部分層(3)の上に被着され、当
該2つの部分層は第1の導電型を有し、 前記第1の部分層は第1のドーパント濃度を有し、 前記第2の部分層は該第1のドーパント濃度より低い第2のドーパント濃度を
有し、 次のステップで、前記第1の部分層を貫通して前記第2の部分層の中にまで達
する溝(10)を前記第1の層に形成し、 さらなるステップで、第2の導電型のドーパントをウェハの表面に導入し、前
記第1の部分層の一部分の導電型と前記第2の部分層の一部分の導電型とを変え
、第2の層(20)を形成し、 さらなるステップで、金属化層(21,22)を前記ウェハの表面および裏面
に被着させる形式の方法において、 さらなるステップでは、各チップがその内側に少なくとも1つの溝(10)を
有するように、溝に沿ってウェハを個々のチップに分割する、ことを特徴とする
半導体装置の製造方法。 - 【請求項6】 前記溝をソーイングによって形成する、請求項5記載の方法
。 - 【請求項7】 前記溝をエッチングによって形成する、請求項5記載の方法
。
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