CN106716651A - 光电半导体芯片和用于制造该光电半导体芯片的方法 - Google Patents
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Abstract
描述一种光电半导体芯片（1），其具有半导体层序列（2）和载体衬底（10），其中半导体层序列（2）具有第一导电类型的第一半导体区域（5）、第二导电类型的第二半导体区域（3）、以及被布置在第一半导体区域（5）与第二半导体区域（3）之间的有源层（4），并且其中第一半导体区域（5）朝向载体衬底（10）。半导体层序列（2）具有：第一凹部（11），所述第一凹部被构造在第一半导体区域（5）中并且不切断有源层（4）；以及第二凹部（12），所述第二凹部至少部分地切断第一半导体区域（5）和有源层（4），其中第二凹部（12）与第一凹部（11）邻接或者被布置在两个第一凹部（11）之间。此外还说明一种用于制造光电半导体芯片（1）的方法。
Description
技术领域
本发明涉及一种光电半导体芯片和用于制造该光电半导体芯片的方法。
本专利申请要求德国专利申请10 2014 114 194.6的优先权，该德国专利申请的公开内容特此通过回引被并入。
背景技术
从出版物WO 02/13281 A1中已知了一种光电半导体芯片，该光电半导体芯片具有施加在载体衬底上的半导体层序列，其中凹部从载体衬底的方向延伸到半导体层序列中，其中凹部延伸穿过朝向载体衬底的第一半导体区域并且穿过半导体层序列的有源层。以这种方式，在光电半导体芯片的情况下提高输出耦合效率。尤其通过半导体层序列中的凹部来产生侧面，在所述侧面处由有源层发射的辐射的一部分被反射，使得辐射在入射到背离载体衬底的辐射出射面上时在出射椎体之内入射并且因此不在辐射出射面处被全反射。
已证实，通过布置在载体衬底与有源层之间的凹部，虽然提高半导体芯片的输出耦合效率，其中但是另一方面在凹部穿透有源层的区域中出现载流子的非辐射的复合，这些复合降低辐射生成的效率。光电半导体芯片的通过被提高的输出耦合效率而提高的辐射产额可能以这种方式部分地再次被破坏。
发明内容
本发明所基于的任务是，说明一种被改善的光电半导体芯片，该光电半导体芯片的特色是被改善的输出耦合效率和载流子的非辐射复合的减少。此外，将说明一种有利的用于制造该半导体芯片的方法。
这些任务通过根据独立权利要求所述的光电半导体芯片和用于制造该光电半导体芯片的方法来解决。本发明的有利的扩展方案和改进方案是从属权利要求的主题。
根据至少一种实施方式，光电半导体芯片包含半导体层序列和载体衬底。半导体层序列尤其是外延地制造的半导体层序列。半导体层序列具有第一导电类型的第一半导体区域、第二导电类型的第二半导体区域、以及布置在第一半导体区域与第二半导体区域之间的有源层。第一半导体区域朝向载体衬底，并且优选地是p型半导体区域。第二半导体区域例如可以朝向半导体芯片的辐射出射面，并且优选地是n型半导体区域。
光电半导体芯片优选地是所谓的薄膜半导体芯片，在所述薄膜半导体芯片的情况下原始生长衬底从半导体层序列脱离并且半导体层序列在与原始生长衬底相对的侧处与载体衬底连接。因此，半导体芯片的载体衬底尤其不是被用于半导体层序列的生长的生长衬底。
在光电半导体芯片的情况下，半导体层序列有利地具有第一凹部，所述第一凹部被构造在第一半导体区域中并且不切断有源层。第一凹部尤其从载体衬底的方向延伸到第一半导体区域中，而不伸展直至有源层。
此外，半导体层序列有利地具有第二凹部，所述第二凹部切断第一半导体区域和有源层。第二凹部有利地与第一凹部邻接，或者布置在两个第一凹部之间。
通过半导体层序列中的第一凹部和第二凹部，有利地改善来自半导体芯片的辐射输出耦合。通过在半导体层序列中构造凹部，在半导体层序列中生成界面，在所述界面处，在有源层中生成的辐射至少部分地被反射，使得辐射在入射到光电半导体芯片的辐射输出耦合面上时不被全反射并且因此从光电半导体芯片中被输出耦合。
凹部尤其可以具有侧面，所述侧面倾斜于、即不平行或垂直于半导体层序列的主延伸平面伸展。凹部尤其引起：减少辐射在半导体层序列的平行的界面处的多次全反射。
对于提高输出耦合效率来说有利的是，第二凹部延伸穿过有源层，因为以这种方式尤其实现：在有源层中在侧向上所发射的辐射可以通过在凹部的侧面处的反射朝着辐射出射面的方向偏转。第二凹部尤其可以延伸通过第一半导体区域的至少一部分、通过有源层和第二半导体区域的一部分。
通过第二凹部在光电半导体芯片中与第一凹部邻接或者布置在两个第一凹部之间，其中所述第一凹部不切断有源层，有利地减少有源层的与第二凹部邻接的区域中的非辐射复合。通过直接与第二凹部邻接的或者布置在第二凹部附近的第一凹部，减少第一半导体区域在第二凹部周围的厚度。由此减少在第二凹部周围在第一半导体区域中在横向上的电流。以这种方式，减少在第二凹部周围通过有源层的电流。这是有利的，因为在第二凹部周围，由于半导体材料中的晶格缺陷而可能增多地出现非辐射复合。通过减少通过该区域的电流，因此减少将会降低半导体芯片的量子效率的非辐射复合的数目。因此，于此所描述的光电半导体芯片的特色不仅是高的输出耦合效率而且是高的量子效率。
根据一种有利的扩展方案，第一凹部和/或第二凹部具有在0.1μm至10μm之间、优选地在0.25μm至2.5μm之间的深度。
在一种扩展方案中，第二凹部在垂直方向上、即在垂直于半导体层序列的层平面伸展的方向上与第一凹部邻接。在另一扩展方案中，第二凹部在横向上来看被布置在两个第一凹部之间，并且直接从半导体层序列的朝向载体衬底的主面延伸到半导体层序列中。
根据一种有利的扩展方案，第一凹部和/或第二凹部具有在远离载体衬底指着的方向上缩小的横截面。换言之，第一凹部和/或第二凹部的横截面面积在从载体衬底指向光电半导体芯片的辐射出射面的垂直方向上逐渐变细。在该扩展方案中，第一凹部和/或第二凹部的侧面倾斜于半导体层序列的朝向载体衬底的第一主面伸展。
第一凹部和/或第二凹部例如可以具有梯形的横截面面积。在梯形的横截面面积的情况下，梯形的平行的基面例如平行于半导体层序列的主平面伸展，并且梯形的不平行的侧面形成凹部的侧面。在此，梯形的较小的基面背离载体衬底。第一凹部和/或第二凹部尤其可以具有棱柱的形状。
根据本发明的一种实施方式，第一凹部具有比第二凹部更大的宽度，其中第二凹部从载体衬底来看分别在垂直方向上跟随第一凹部。在这种情况下，第二凹部有利地在横向上相对于第一凹部居中地被布置。由于第二凹部具有比第一凹部更小的宽度，因此在该扩展方案中在第二凹部侧旁在第一半导体区域中构造阶梯部（Stufe），其中在阶梯形区域中第一半导体区域的厚度被减小。在该区域中，通过有源层的电流由于通过第一半导体区域的较小厚度而被减小的电流扩展（Stromaufweitung）而减少。以这种方式，在该区域中非辐射复合有利地被减少。
在该实施方式中，第一凹部优选地具有在20μm至50μm之间的宽度。第二凹部优选地具有在2μm至20μm之间的宽度。此处，第一和第二凹部的宽度在下面应分别被理解为在凹部具有在垂直方向上不恒定的横截面的情况下凹部在最宽位置处的宽度。
优选地，第一凹部的宽度比第二凹部的宽度大至少10μm。在这种情况下，优选地在第二凹部的两侧在第一半导体区域中分别构造至少5μm、优选地在5μm至25μm之间宽的阶梯部，其中第一半导体区域在阶梯部的区域中的厚度被减少了第一凹部的深度。
在另一实施方式中，第二凹部在横向上在两个第一凹部之间居中地被布置，而不直接与第一凹部邻接。在该扩展方案中，第一凹部例如在横向上彼此具有至少20μm并且最多50μm的距离。优选地被布置在第一凹部之间的中心处的第二凹部优选地具有在2μm至20μm之间的宽度。
在用于制造光电半导体芯片的方法中，根据一种实施方式，半导体层序列被施加到生长衬底上，其中半导体层序列具有第一导电类型的第一半导体区域、第二导电类型的第二半导体区域、以及布置在第一半导体区域与第二半导体区域之间的有源层，并且其中第二半导体区域朝向生长衬底。
在另一方法步骤中，第一凹部在第一半导体区域中借助于第一蚀刻过程来生成，其中第一凹部不切断有源层。在随后的另一方法步骤中，切断有源层的第二凹部借助于第二蚀刻过程来构造。第二凹部被制造，使得所述第二凹部与第一凹部邻接或者布置在两个第一凹部之间。在用于制造第一凹部和第二凹部的蚀刻过程中，可以分别使用掩模层，以便遮盖半导体层序列的不要蚀刻的区域。
在该方法的一种扩展方案中，在另一方法步骤中将半导体层序列与载体衬底连接，使得凹部被布置在半导体层序列的背离载体衬底的侧处。半导体层序列与载体衬底的连接例如借助于连接层、例如焊剂层来进行。可以在载体衬底与半导体层序列之间布置另外的层、例如反射层、电接触层、或者一个或多个另外的功能层、诸如粘附层、润湿层或阻挡层。
根据该方法的一种实施方式，在另一步骤中使生长衬底从半导体层序列脱离。为此，可以使用本身已知的用于分离生长衬底的方法、诸如激光剥离方法。
在该方法的一种变型方案中，第二凹部在第二蚀刻过程中分别在第一凹部的中心处被生成，其中第一凹部比第二凹部更宽。以这种方式实现：由第一凹部在半导体层序列中所构造的凹处通过中心区域中的第二凹部附加地被加深。第一凹部的在第二蚀刻过程中不应附加地被蚀刻的区域在执行第二蚀刻过程之前优选地被掩模层遮盖。
在该方法的另一变型方案中，第二凹部分别在两个第一凹部之间的中心处被生成。在这种情况下可以在第一蚀刻过程中在以后生成的第二凹部的位置处生成第一凹部，该第一凹部被布置在两个另外的第一凹部之间并且不延伸穿过有源层。在第二蚀刻过程中，例如被布置在两个另外的第一凹部之间的第一凹部继续地被加深，使得该第一凹部延伸穿过有源层。与以这种方式所生成的第二凹部相邻的第一凹部优选地在横向上与第二凹部具有不大于25μm的距离。
该方法的另外的有利的扩展方案从光电半导体芯片的先前的描述中得出，并且反之亦然。
附图说明
本发明在下面按照实施例结合图1至4更详细地予以解释。
图1示出根据第一实施例的光电半导体芯片的横截面的示意图，
图2A至2E按照中间步骤示出用于制造根据该第一实施例的光电半导体芯片的方法的示意图，
图3示出根据第二实施例的光电半导体芯片的横截面的示意图，以及
图4A至4D按照中间步骤示出用于制造根据该第二实施例的光电半导体芯片的方法的示意图。
相同的或起相同作用的组成部分在图中分别配备有相同的附图标记。所示出的组成部分以及所述组成部分彼此的大小比例不应被认为是比例正确的。
具体实施方式
在图1中示意性地以横截面示出的光电半导体芯片1包含半导体层序列2，该半导体层序列具有第一导电类型的第一半导体区域5和第二导电类型的第二半导体区域3。优选地，第一半导体区域5是p型半导体区域并且第二半导体区域3是n型半导体区域。在第一半导体区域5与第二半导体区域3之间布置有源层4。
光电半导体芯片1的有源层4优选地是适于发射辐射的有源层。有源层4例如被构造为pn结、双异质结构、单量子阱结构、或者优选地多量子阱结构。
半导体芯片1的半导体层序列2优选地基于III-V族化合物半导体材料、尤其基于砷化物或磷化物化合物半导体材料。例如，半导体层序列2可以包含InxAlyGa1-x-yP或者InxAlyGa1-x-yAs，分别具有0≤x≤1，0≤y≤1，并且x+y≤1。在此，III-V族化合物半导体材料不必强制性地具有根据上述公式之一的在数学上精确的组成。更确切地说，III-V族化合物半导体材料可以具有基本上不改变该材料的物理特性的一种或多种掺杂物以及附加的组成部分。然而为了简单起见，上述公式仅仅包含晶格的基本的组成部分，即使这些组成部分可能部分地被少量其它物质代替。
光电半导体芯片1具有载体衬底10，该载体衬底优选地与半导体层序列2的生长衬底不相同，并且例如借助于连接层9与半导体芯片1连接，所述连接层尤其可以是由金属或金属合金构成的焊剂层。优选地，载体衬底10是导电的，并且还用于第一半导体区域5的电接触。载体衬底10优选地具有硅、镍、铜或钼。第一电连接层16例如可以布置在载体衬底10的背面处。
第二半导体区域3的电接触例如借助于第二电连接层15来进行，该第二电连接层例如可以被构造为接合焊盘。第二电连接层15可以布置在半导体层序列2的第二主面13处，该第二主面构成半导体芯片1的辐射出射面。辐射出射面13优选地具有粗糙部（Aufrauhung）或者输出耦合结构，以便改善来自半导体层序列2的辐射输出耦合。
为了进一步改善来自半导体层序列2的辐射输出耦合，在该实施例中，在半导体层序列2中构造凹部11、12。在此处所示出的实施例中，凹部11、12由第一凹部11和第二凹部12组成。第一凹部11从半导体层序列2的与辐射出射面13相对的第一主面14出发延伸到第一半导体区域5中，其中但是所述第一凹部不伸展直至有源层4并且尤其不切断有源层4。
第二凹部12在垂直方向上与第一凹部11直接邻接，并且从第一凹部11的朝向有源层4的界面出发继续延伸到半导体层序列2中，使得所述第二凹部切断有源层4并且一直伸到第二半导体区域3中。
第一凹部11的朝向半导体层序列2的界面11A和第二凹部12的界面12A将由有源层4发射的辐射的至少一部分反射，使得该辐射以小于全反射的临界角的角度入射到辐射出射面13上。在此情况下尤其有利的是，凹部11、12的侧面11A、12A倾斜于半导体层序列2的主面13、14伸展。倾斜的侧面11A、12A可以与半导体层序列2的朝向半导体衬底10的第一主面14例如围成（含）30°至60°之间的角度。通过在凹部11、12的界面处反射所发射的辐射，尤其减少辐射在半导体层序列2的彼此平行的主面13、14处的多次全反射。
第一凹部11和第二凹部12分别具有在从第一主面14指向第二主面13的方向上缩小的横截面面积。在此处所示出的实施例中，凹部11、12的横截面面积分别具有梯形的形状。凹部尤其被构造为具有梯形横截面的棱柱。棱柱形凹部11、12分别被定向，使得梯形的较长主侧朝向第一主面14并且梯形的较短主侧朝向第二主面13。
第一凹部11具有比第二凹部12更大的宽度。优选地，第一凹部11在最宽位置处的宽度在20μm至50μm之间，并且第二凹部12在最宽位置处的宽度在2μm至20μm之间。第一凹部11的宽度比第二凹部12的宽度优选地大至少10μm、优选地大大约10μm至50μm。在横向上，第二凹部12优选地相对于第一凹部11居中地被布置。在第一凹部11与第二凹部12之间的边界处，以这种方式分别构造阶梯部，所述阶梯部由第一凹部11的不与第二凹部12邻接的部分形成并且例如可以是大约5μm至25μm宽。在该阶梯部的区域中，第一半导体区域5的厚度被减少了第一凹部11的深度。第一凹部11的深度优选地在0.1μm至10μm之间、优选地在0.25μm至2.5μm之间。
由于减少了第一半导体区域5在双侧与第二凹部12邻接的阶梯形区域中的厚度，通过有源层4的与第二凹部12邻接的区域的电流被减少。以这种方式有利地减少载流子的非辐射复合，所述非辐射复合可能由于被切断的有源层4的区域中的半导体晶体的缺陷而出现。
半导体层序列2的与凹部11、12邻接的面优选地被电绝缘层6覆盖，其中电绝缘层6例如可以是氧化硅层或者氮化硅层。电绝缘层6优选地对于所发射的辐射来说是透明的。
此外，凹部11、12的用电绝缘层6覆盖的面以及半导体层序列2的朝向载体衬底10的第一主面14优选地用反射层7覆盖。通过反射层7，有利地将在载体衬底10的方向上被发射的辐射反射到辐射出射面13。反射层7优选地是反射性金属层，该金属层尤其可以具有金、铝或者银。反射层7可以除了其作为反射器的功能之外充当半导体层序列2的第一主面14处的电接触层。电绝缘层6在这种情况下防止半导体层序列2在第二凹部12的侧面12A处通过导电反射层7的短路。
用于制造图1的半导体芯片1的方法的一个实施例在下面按照图2A至2E来解释。
在该方法的在图2A中所示出的中间步骤中，包括第一半导体区域5、有源层4和第二半导体区域3的半导体层序列2已生长到生长衬底8上。该生长优选地以外延的方式例如借助于MOVPE进行。半导体层序列2例如可以包含磷化物或砷化物化合物半导体材料。第一半导体区域5优选地是p型半导体区域，并且第二半导体区域3优选地是n型半导体区域。n型半导体区域3、p型半导体区域5和有源层4可以分别包含一个或多个层。有源层4尤其可以被实施为多量子阱层。n型半导体区域3例如可以包含一个或多个n掺杂层，并且p型半导体区域5例如可以包含一个或多个p掺杂层。
在图2B中所示出的中间步骤中，已从与第一半导体区域5邻接的第一主面14出发借助于第一蚀刻过程生成了第一凹部11。第一凹部11具有在20μm至50μm之间的宽度b1以及在0.1μm至10μm之间的深度t1。通过合适的掩模层，可以在蚀刻第一凹部11时生成倾斜的侧面11A，使得第一凹部11例如具有梯形的横截面面积。
在图2C中所示出的另一中间步骤中，已借助于第二蚀刻过程在之前所制造的第一凹部11的中心处生成了第二凹部12，所述第二凹部与第一凹部11不同穿过有源层4延伸直至n型半导体区域3中。第二凹部12优选地具有在2μm至20μm之间的宽度b2以及在0.1m至10μm之间的深度t2。通过合适的掩模层，可以在蚀刻第二凹部12时生成倾斜的侧面12A，使得第二凹部12例如具有梯形的横截面面积。
在图2D中所示出的另一中间步骤中，已用电绝缘层6、例如氧化硅层或氮化硅层涂覆凹部11、12的内表面。此外，已将反射层7施加到电绝缘层6上以及半导体层序列2的第一主面14的除凹部11、12之外剩下的区域上。反射层7是反射性金属层，该金属层在半导体层序列2的第一主面14处电接触p型半导体区域5。反射层7尤其具有金、银或者铝。
在图2E中所示出的另一中间步骤中，半导体层序列2已借助于连接层9、例如焊剂层与载体衬底10连接。可以在载体衬底10与连接层9之间或者在连接层9与反射层7之间布置一个或多个中间层，所述中间层例如充当粘附层、润湿层或扩散阻挡层。
为了完成图1中所示出的光电半导体芯片1，随后使生长衬底8在半导体层序列2的与载体衬底10相对的第二主面13处脱离，其中第二主面13在完成的半导体芯片中充当辐射出射面13。此外，例如将电连接层15施加到辐射出射面13的部分区域上并且将另一电连接层16施加到载体衬底10的背面上。
在图3中示出了光电半导体芯片1的第二实施例。该实施例在如何在半导体层序列2中构造凹部11、12的方式方面不同于图1中所示出的实施例。在此处所示出的第二实施例中，第二凹部12不直接与第一凹部11邻接。更确切地说，切断第一半导体区域5和有源层4的第二凹部12被布置在两个第一凹部11之间，所述第一凹部从半导体层序列2的第一主面14延伸到第一半导体区域5中，但是不切断有源层4。
第二凹部12从横向上来看在两侧分别被第一凹部11包围，其中两个布置在第二凹部12两侧的第一凹部11优选地具有20μm至50μm之间的中心距离。第一凹部11和第二凹部12的宽度例如可以在2μm至20μm之间。第一凹部有利地具有在0.1μm至10μm之间、优选地在0.25μm至2.5μm之间的深度。第二凹部12的深度被选择，使得第二凹部12完全穿透第一半导体区域5和有源层4，其中第一半导体区域5例如可以具有在大约2 μm至3μm之间的厚度，并且有源层4可以具有在100nm至1000nm之间的厚度。
第一凹部11和第二凹部12分别具有带有倾斜的侧面11A、12A的梯形的横截面面积。第一凹部11和第二凹部12尤其分别具有带有梯形的横截面的棱柱的形状。
如在第一实施例中那样，凹部11、12的内侧分别被电绝缘层6覆盖，所述电绝缘层例如可以是氧化硅层或氮化硅层。反射层7被施加到电绝缘层6上和半导体层序列2的朝向载体衬底10的第一主面14的部分区域上，该反射层在半导体层序列2的第一主面14处同时具有电接触层的功能。
半导体层序列2的第一主面14的布置在第二凹部12与相邻的第一凹部11之间的区域未被电接触。例如，这些区域未被充当电接触层的反射层7覆盖。以这种方式实现：没有电流被注入到半导体层序列2的如下区域中，所述区域包括第二凹部12、两个相邻的第一凹部11和在第二凹部12与相邻的第一凹部11之间的间隙。
更确切地说，电流注入仅仅在半导体层序列2的布置在两个第一凹部11之间的区域中进行，在所述两个第一凹部之间未布置第二凹部12。通过布置在第二凹部12附近的第一凹部11，第一半导体区域5在第二凹部12周围的厚度被减少，由此通过有源层4的电流由于在第二凹部12周围的半导体材料的有限的横向电导率而变小。在第二凹部12周围减少的通过有源层4的电流具有如下优点：在该区域中减少载流子的非辐射复合。
第二实施例的光电半导体芯片1的另外的优点和有利的扩展方案对应于之前所描述的第一实施例，并且因此不再次更详细地予以解释。
用于制造图3的半导体芯片1的方法的一个实施例在下面按照图4A至4D来解释。
在该方法的在图4A中所示出的中间步骤中，包括第一半导体区域5、有源层4和第二半导体区域3的半导体层序列2已如在第一实施例中那样生长到生长衬底8上。此外，已借助于第一蚀刻过程生成了第一凹部11。第一凹部11例如具有在2μm至20μm之间的宽度以及在0.1μm至10μm之间的深度t1。通过合适的掩模层，可以在蚀刻第一凹部11时生成倾斜的侧面11A，使得第一凹部11例如具有梯形的横截面面积。第一凹部11在该实施例中优选地彼此具有在20μm至50μm之间的中心距离。
在图4B中所示出的另一中间步骤中，已借助于第二蚀刻过程在之前所制造的第一凹部11之间在中心生成了第二凹部12，所述第二凹部与第一凹部11不同穿过有源层4延伸直至n型半导体区域3中。第二凹部12优选地具有在2μm至20μm之间的宽度。第二凹部比第一凹部11更深，使得所述第二凹部继续地伸到半导体层序列2中并且切断有源层4。第二凹部12的深度例如可以在0.1m至10μm之间。通过合适的掩模层，可以在蚀刻第二凹部12时生成倾斜的侧面12A，使得第二凹部12例如具有梯形的横截面面积。
在图4C中所示出的另一中间步骤中，已用电绝缘层6、例如氧化硅层或氮化硅层涂覆凹部11、12的内表面。此外，已将反射层7施加到电绝缘层6上以及半导体层序列2的第一主面14的区域上。反射层7是反射性金属层，该金属层在半导体层序列2的第一主面14处电接触p型半导体区域5。反射层7尤其具有金、银或者铝。充当电接触层的反射层7仅仅被施加到第一主面14的布置在两个第一凹部11之间的区域上，在所述两个第一凹部之间未布置第二凹部12。
在图4D中所示出的另一中间步骤中，半导体层序列2已借助于连接层9、例如焊剂层与载体衬底10连接。可以在载体衬底10与连接层9之间或者在连接层9与反射层7之间布置一个或多个中间层，所述中间层例如充当粘附层、润湿层或扩散阻挡层。
为了完成图3中所示出的光电半导体芯片1，随后使生长衬底8在半导体层序列2的与载体衬底10相对的主面13处脱离。此外，例如将电连接层15施加到辐射出射面13的部分区域上并且将另一电连接层16施加到载体衬底10的背面上。
本发明不受按照实施例的描述的限制。 更确切地说，本发明包括任何新的特征以及特征的任何组合，这尤其包含专利权利要求中的特征的任何组合，即使该特征或该组合本身未明确地在专利权利要求或实施例中予以说明。
Claims (15)
1.一种光电半导体芯片（1），具有半导体层序列（2）和载体衬底（10），
其中
-所述半导体层序列（2）具有第一导电类型的第一半导体区域（5）、第二导电类型的第二半导体区域（3）、以及被布置在所述第一半导体区域（5）与所述第二半导体区域（3）之间的有源层（4），其中所述第一半导体区域（5）朝向所述载体衬底（10），
-所述半导体层序列（2）具有第一凹部（11），所述第一凹部被构造在所述第一半导体区域（5）中并且不切断所述有源层（4），
-所述半导体层序列（2）具有第二凹部（12），所述第二凹部至少部分地切断所述第一半导体区域（5）和所述有源层（4），以及
-所述第二凹部（12）与第一凹部（11）邻接或者被布置在两个第一凹部（11）之间。
2.根据权利要求1所述的光电半导体芯片，
其中所述第一凹部（11）和/或所述第二凹部（12）具有在0.1μm至10μm之间的深度。
3.根据前述权利要求之一所述的光电半导体芯片，
其中所述第一凹部（11）和/或所述第二凹部（12）具有倾斜的侧面（11A，12A）。
4.根据前述权利要求之一所述的光电半导体芯片，
其中所述第一凹部（11)和/或所述第二凹部（12）具有从所述载体衬底（10）缩小的横截面面积。
5.根据前述权利要求之一所述的光电半导体芯片，
其中所述第一凹部（11）和/或所述第二凹部（12）具有梯形的横截面面积。
6.根据前述权利要求之一所述的光电半导体芯片，
其中所述第一凹部（11）和/或所述第二凹部（12）具有棱柱的形状。
7.根据前述权利要求之一所述的光电半导体芯片，
其中所述第一凹部（11）具有比所述第二凹部（12）更大的宽度，并且所述第二凹部（12）从所述载体衬底（10）来看分别在垂直方向上与第一凹部（11）邻接。
8.根据前述权利要求之一所述的光电半导体芯片，
其中所述第一凹部（11）具有在20μm至50μm之间的宽度，并且所述第二凹部（12）具有在2μm至20μm之间的宽度。
9.根据前述权利要求之一所述的光电半导体芯片，
其中所述第一凹部（11）的宽度比所述第二凹部（12）的宽度大至少10μm。
10.根据权利要求1至6之一所述的光电半导体芯片，
其中所述第二凹部（12）不与所述第一凹部邻接并且在横向上在两个第一凹部（11）之间居中地被布置。
11.根据权利要求10所述的光电半导体芯片，
其中所述第一凹部（11）具有至少20μm并且最多50μm的横向距离，并且所述第二凹部（12）具有在2μm至20μm之间的宽度。
12.一种用于制造光电半导体芯片的方法，包括下列步骤：
-将半导体层序列（2）施加到生长衬底（8）上，其中所述半导体层序列（2）具有第一导电类型的第一半导体区域（5）、第二导电类型的第二半导体区域（3）、以及被布置在所述第一半导体区域（5）与所述第二半导体区域（3）之间的有源层（4），其中所述第二半导体区域（3）朝向所述生长衬底（8），
-在所述第一半导体区域（5）中借助于第一蚀刻过程构造第一凹部（11），其中所述第一凹部（11）不切断所述有源层（4），
-借助于第二蚀刻过程构造切断所述有源层（4）的第二凹部（12），其中所述第二凹部（12）与第一凹部（11）邻接或者被布置在两个第一凹部（11）之间，
-将所述半导体层序列（2）与所述载体衬底（10）连接，使得所述凹部（11，12）朝向所述载体衬底（10），以及
-使所述生长衬底（8）脱离。
13.根据权利要求12所述的方法，
其中在所述第二蚀刻过程中分别在第一凹部（11）的中心处生成所述第二凹部（12），并且其中所述第一凹部（11）比所述第二凹部（12）更宽。
14.根据权利要求12所述的方法，
其中在所述第二蚀刻过程中分别在两个第一凹部（11）之间的中心处生成所述第二凹部（12）。
15.根据权利要求14所述的方法，
其中与第二凹部（12）相邻的第一凹部（11）在横向上与所述第二凹部（12）的间隔不大于25μm。
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|---|---|---|---|---|
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| KR20200079122A (ko) * | 2018-12-24 | 2020-07-02 | 삼성전자주식회사 | 마이크로 led 소자 및 마이크로 led 제조 방법 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2927158B2 (ja) * | 1993-09-29 | 1999-07-28 | サンケン電気株式会社 | 半導体発光素子 |
| US20010012047A1 (en) * | 1997-09-12 | 2001-08-09 | Yasuhiro Osawa | Optical apparatus and method of manufacturing optical apparatus |
| US20030071272A1 (en) * | 2001-06-29 | 2003-04-17 | Tom Faska | Topside active optical device apparatus and method |
| JP2006344710A (ja) * | 2005-06-08 | 2006-12-21 | Sony Corp | 半導体発光素子及びその製造方法、並びに半導体発光装置及びその製造方法 |
| KR20080079844A (ko) * | 2007-02-28 | 2008-09-02 | 서울옵토디바이스주식회사 | 수직형 발광 다이오드 및 그 제조방법 |
| US20110241045A1 (en) * | 2010-03-31 | 2011-10-06 | Seoul Opto Device Co., Ltd. | High efficiency light emitting diode and method for fabricating the same |
| US20120043572A1 (en) * | 2008-10-09 | 2012-02-23 | Osram Opto Semiconductors Gmbh | Optoelectronic Semiconductor Body |
| CN102479887A (zh) * | 2010-11-25 | 2012-05-30 | 萧介夫 | 磊晶元件的制作方法 |
| CN104022202A (zh) * | 2013-02-28 | 2014-09-03 | 日亚化学工业株式会社 | 半导体发光元件 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3592553B2 (ja) * | 1998-10-15 | 2004-11-24 | 株式会社東芝 | 窒化ガリウム系半導体装置 |
| US20020017652A1 (en) | 2000-08-08 | 2002-02-14 | Stefan Illek | Semiconductor chip for optoelectronics |
| US6611002B2 (en) | 2001-02-23 | 2003-08-26 | Nitronex Corporation | Gallium nitride material devices and methods including backside vias |
| WO2005041313A1 (de) * | 2003-09-26 | 2005-05-06 | Osram Opto Semiconductors Gmbh | Strahlungsemittierender dünnschicht-halbleiterchip |
| US8080828B2 (en) * | 2006-06-09 | 2011-12-20 | Philips Lumileds Lighting Company, Llc | Low profile side emitting LED with window layer and phosphor layer |
| DE102008032318A1 (de) | 2008-03-31 | 2009-10-01 | Osram Opto Semiconductors Gmbh | Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines solchen |
| TWI455377B (zh) | 2010-04-23 | 2014-10-01 | Everlight Electronics Co Ltd | 發光二極體結構及其製作方法 |
| US8343788B2 (en) * | 2011-04-19 | 2013-01-01 | Epistar Corporation | Light emitting device and manufacturing method thereof |
| US20150311387A1 (en) * | 2014-04-28 | 2015-10-29 | Cree, Inc. | Chip with enhanced light extraction |
| WO2017213455A1 (ko) * | 2016-06-10 | 2017-12-14 | 엘지이노텍 주식회사 | 반도체 소자 |
-
2014
- 2014-09-30 DE DE102014114194.6A patent/DE102014114194B4/de active Active
-
2015
- 2015-09-07 TW TW104129515A patent/TWI594455B/zh active
- 2015-09-22 CN CN201580053117.9A patent/CN106716651B/zh active Active
- 2015-09-22 WO PCT/EP2015/071721 patent/WO2016050561A1/de active Application Filing
- 2015-09-22 US US15/514,652 patent/US10490698B2/en active Active
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2927158B2 (ja) * | 1993-09-29 | 1999-07-28 | サンケン電気株式会社 | 半導体発光素子 |
| US20010012047A1 (en) * | 1997-09-12 | 2001-08-09 | Yasuhiro Osawa | Optical apparatus and method of manufacturing optical apparatus |
| US20030071272A1 (en) * | 2001-06-29 | 2003-04-17 | Tom Faska | Topside active optical device apparatus and method |
| JP2006344710A (ja) * | 2005-06-08 | 2006-12-21 | Sony Corp | 半導体発光素子及びその製造方法、並びに半導体発光装置及びその製造方法 |
| KR20080079844A (ko) * | 2007-02-28 | 2008-09-02 | 서울옵토디바이스주식회사 | 수직형 발광 다이오드 및 그 제조방법 |
| US20120043572A1 (en) * | 2008-10-09 | 2012-02-23 | Osram Opto Semiconductors Gmbh | Optoelectronic Semiconductor Body |
| US20110241045A1 (en) * | 2010-03-31 | 2011-10-06 | Seoul Opto Device Co., Ltd. | High efficiency light emitting diode and method for fabricating the same |
| CN102479887A (zh) * | 2010-11-25 | 2012-05-30 | 萧介夫 | 磊晶元件的制作方法 |
| CN104022202A (zh) * | 2013-02-28 | 2014-09-03 | 日亚化学工业株式会社 | 半导体发光元件 |
Also Published As
| Publication number | Publication date |
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| GR01 | Patent grant | ||
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