JP2003324157A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 容量素子を有する半導体装置の信頼性を向上
させる。 【解決手段】 本発明に係る半導体装置は、半導体基板
１上の絶縁膜１１上に形成された下部電極２と、下部電
極２上に形成された誘電体膜３と、誘電体膜３上に形成
された上部電極４と、下部電極２、誘電体膜３および上
部電極４を覆う密着層５１と、密着層５１を覆うように
半導体基板１全面上に形成された絶縁膜６と、絶縁膜６
を貫通し、上部電極４および下部電極２にそれぞれ電気
的に導通する金属配線８１，８２とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、より特定的には、キャパシタ等
の容量素子を含む半導体装置およびその製造方法に関す
る。

【０００２】

【従来の技術】図１６に、従来の半導体装置の一例を示
す。該半導体装置は、特開２００１−１６８２９０号公
報に開示されている。

【０００３】図１６に示すように、上記半導体装置は、
半導体基板１上に容量素子を有する。該容量素子は、Ｐ
ｔ膜からなる下部電極２、誘電体膜３、上部電極４およ
び該上部電極４上に形成された密着層５を有する。ま
た、下部電極２、誘電体膜３、密着層５により覆われて
いる上部電極４は、絶縁膜６により覆われている。絶縁
膜６にコンタクトホール７を形成し、該コンタクトホー
ル７内に金属配線８を形成する。金属配線８と絶縁膜６
とを覆うように保護膜９を形成する。

【０００４】このような容量素子では、密着層５は、Ｔ
ｉＮなどの金属窒化膜もしくはＴｉＯ_x等の金属酸化膜
の単層膜または金属窒化膜と金属酸化膜との積層膜で構
成されている。

【０００５】図１７（ａ）〜（ｆ）に、従来の半導体装
置の他の例を示す。該半導体装置は、特開平７−２９７
３６４号公報に開示されている。

【０００６】図１７（ａ）に示すように半導体基板１上
にＰＳＧ膜１０を形成し、図１７（ｂ）〜（ｄ）に示す
ようにＰＳＧ膜１０上に容量素子を形成する。容量素子
は、Ｐｔ膜からなる下部電極２、誘電体膜３および上部
電極４からなっており、下部電極２、誘電体膜３、上部
電極４は、図１７（ｅ）に示すように、絶縁膜６により
覆われている。この絶縁膜６上に、図１７（ｆ）に示す
ように、金属配線８を形成する。

【０００７】上記の容量素子では、絶縁膜６として、Ｐ
ｔ層との密着力を十分なものとするために、燐（Ｐ）を
添加した酸化膜（ＰＳＧ膜）が用いられている。

【０００８】

【発明が解決しようとする課題】ところが、図１６に示
す半導体装置では、密着層５の欠落した部分において剥
離が生じるという問題点があった。たとえば、絶縁膜６
にコンタクトホール７を形成するエッチング加工工程に
おいて、そのエッチング後のレジスト残渣や加工残渣な
どを除去するための、洗浄液による湿式洗浄工程におい
て、上部電極４と絶縁膜６の界面で剥離が生じるという
問題があった。

【０００９】図１７に示す半導体装置においても、製造
工程において、密着性がないために剥離を生じるという
問題があった。たとえば、絶縁膜６にコンタクトホール
を形成するエッチング加工工程において、そのエッチン
グ後のレジスト残渣や加工残渣などを十分に洗浄するた
めに、薬液を用いる洗浄処理を行なった場合に、洗浄液
によるＰＳＧ膜１０の優先的なエッチングが生じること
によって、下部電極２と絶縁膜６の界面で剥離が生じる
という問題があった。

【００１０】また、いずれの発明においても、容量素子
が大面積となった場合には、膜ストレスの増大により容
量素子の部分において、絶縁膜６と上部電極４などの間
で剥離を生じるという問題点があった。

【００１１】この発明は、上記の課題を解決するために
なされたものであり、半導体装置の信頼性を向上させる
ことを目的とする。

【００１２】

【課題を解決するための手段】本発明に係る半導体装置
は、基板上の第一の絶縁膜上に形成された下部電極と、
下部電極上に形成された誘電体膜と、誘電体膜上に形成
された上部電極と、下部電極、誘電体膜および上部電極
を覆う密着層と、密着層を覆うように基板全面上に形成
された第二の絶縁膜と、第二の絶縁膜を貫通し、上部電
極および下部電極にそれぞれ電気的に導通する第一と第
二の配線部とを備える。

【００１３】このように下部電極、誘電体膜、上部電極
を覆うように密着層を設けることにより、密着層と第二
の絶縁膜との接触面積を増大することができ、第二の絶
縁膜が密着層から剥離することを効果的に抑制すること
ができる。

【００１４】下部電極および上部電極は、好ましくは、
Ｐｔ、Ｒｕ、Ｉｒを含む白金族金属からなり、密着層
は、好ましくは、シリコンを含む金属酸化膜もしくは金
属酸化窒化膜からなり、Ｔｉ、Ａｌ、Ｔａ、Ｚｒ、Ｈｆ
から選ばれた群からなる少なくとも一種の元素を含む。

【００１５】また上記密着層の厚みは、好ましくは、５
ｎｍ以上２０ｎｍ以下であり、密着層は、相対的に薄い
第一の密着層と、相対的に厚い第二の密着層を含むもの
であってもよい。さらに、誘電体膜は、好ましくは、酸
化タンタル（Ｔａ₂Ｏ₅）、チタン酸ストロンチウム（Ｓ
ｒＴｉＯ₃）、チタン酸バリウムストロンチウム（（Ｂ
ａ，Ｓｒ）ＴｉＯ₃）などの誘電率が２０以上２０００
以下の高誘電率膜である。ここで、誘電率を２０００以
下としたのは、本願の出願時点で実用的であると考えら
れる材料がこの範囲に含まれるからであり、将来的にこ
の値以上の誘電率を有する実用的な材料が開発された場
合にはその材料を使用することができる。

【００１６】本発明に係る半導体装置の製造方法は、次
の各工程を備える。基板上に第一の絶縁膜を介して下部
電極、誘電体膜および上部電極を形成する。下部電極、
誘電体膜および上部電極を覆うように、シリコンを含む
金属膜もしくはシリコンを含む金属窒化膜を堆積する。
該金属膜もしくは金属窒化膜に酸化処理を施すことによ
り、シリコンを含む金属酸化膜もしくはシリコンを含む
金属酸化窒化膜で構成される密着層を形成する。密着層
を覆うように基板全面上に第二の絶縁膜を形成する。第
二の絶縁膜を貫通し、上部電極および下部電極にそれぞ
れ電気的に導通する配線部を形成する。上記酸化処理の
温度は、好ましくは、０℃以上４５０℃以下である。

【００１７】上記のように下部電極、誘電体膜および上
部電極の形成後にこれらを覆うようにシリコンを含む金
属膜もしくはシリコンを含む金属窒化膜を堆積し、該金
属膜もしくは金属窒化膜に酸化処理を施すことにより、
シリコンを含む金属酸化膜もしくはシリコンを含む金属
酸化窒化膜で構成され下部電極、誘電体膜および上部電
極を覆う密着層を形成することができる。このような密
着層を形成することにより、密着層と第二の絶縁膜との
接触面積を増大することができ、第二の絶縁膜が密着層
から剥離することを効果的に抑制することができる。

【００１８】

【発明の実施の形態】以下、図１〜図１５を用いて、本
発明の実施の形態について説明する。

【００１９】実施の形態１．図１は、本実施の形態１に
おける半導体装置の断面図である。本例では、回路素子
が形成された半導体基板上に絶縁膜を形成した後、金属
電極と誘電体膜からなる容量素子を形成する場合につい
て説明する。

【００２０】図１に示すように、トランジスタや抵抗、
配線などの回路素子が形成されたシリコン基板等の半導
体基板１上に、絶縁膜１１を形成する。たとえば絶縁膜
１１は、プラズマＣＶＤ（Chemical Vapor Deposition)
法で形成したシリコン酸化膜（ＳｉＯ₂）である。この
絶縁膜１１の下あるいは内部には配線層と層間絶縁膜が
複数層積層されたような回路素子を有しているが、簡単
のため図示を省略している。

【００２１】絶縁膜１１上に密着層２１を形成する。密
着層２１としては、たとえばチタン（Ｔｉ）等の金属、
窒化チタン（ＴｉＮ）等の金属窒化物および／またはそ
の積層物であるＴｉＮ/Ｔｉなどを用いる。密着層２１
上に下部電極２を形成する。下部電極２は、たとえば白
金（Ｐｔ）などの貴金属で構成する。なお、白金以外の
材料としてルテニウム（Ｒｕ）やイリジウム（Ｉｒ）等
の白金族金属を用いることもできる。

【００２２】下部電極２上に、誘電体膜３を形成する。
誘電体膜３には、たとえばチタン酸スロトンチウム（Ｓ
ｒＴｉＯ₃）のような高誘電率材料を用いる。なお、誘
電体膜３は、このほかチタン酸バリウムストロンチウム
（（Ｂａ，Ｓｒ）ＴｉＯ₃）や、酸化タンタル（Ｔａ₂Ｏ
₅あるいはＴａＯ_x）などを用いることができる。

【００２３】誘電体膜３上に上部電極４を形成する。上
部電極４の材質は、下部電極２の場合と同様に、たとえ
ば白金である。該上部電極４と、下部電極２と、誘電体
膜３とでキャパシタ（容量素子）が形成される。上部電
極４上に密着層４１を形成する。密着層４１としては、
ＴｉＮ膜を挙げることができる。

【００２４】密着層４１、上部電極４、誘電体膜３、下
部電極２、密着層２１および絶縁膜１１を覆うように密
着層５１を形成する。密着層５１は、密着層４１の上面
および側面上から、上部電極４の側面上、誘電体膜３の
上面および側面上、下部電極２の上面および側面上、密
着層２１の側面上に延在し、絶縁膜１１の上面上に達し
ている。

【００２５】密着層５１としては、金属酸化膜や金属酸
化窒化膜等を挙げることができる。具体的には、ＴｉＳ
ｉ膜を酸化した金属酸化膜や、ＴｉＳｉＮ膜を酸化した
金属酸化窒化膜を使用可能である。密着層５１の厚み
は、好ましくは、５ｎｍ以上２０ｎｍ以下である。

【００２６】密着層５１を覆うように絶縁膜６を形成す
る。絶縁膜６には、プラズマＣＶＤ法を用いて形成した
ＳｉＯ₂膜などを用いることができる。絶縁膜６にコン
タクトホール（接続孔）６１，６２を形成する。コンタ
クトホール６１は、絶縁膜６、密着層５１および密着層
４１を貫通して上部電極４に達し、コンタクトホール６
２は、絶縁膜６および密着層５１を貫通して下部電極２
に達する。

【００２７】コンタクトホール６１，６２内にバリアメ
タルであるＴｉＮ膜７１，７２と、アルミニウム（Ａ
ｌ）等の金属配線８１，８２を形成する。この金属配線
８１，８２、ＴｉＮ膜７１，７２および絶縁膜６を覆う
ように保護膜９を形成する。保護膜はＳｉＯ₂やシリコ
ン窒化膜（ＳｉＮ）などの絶縁膜で構成される。

【００２８】次に、上記の構造を有する本発明の半導体
装置の製造方法について、図２〜図１２を用いて説明す
る。図２〜図１２は本発明の実施の形態１における半導
体装置の製造工程図である。

【００２９】図２に示すように、半導体基板１上に、Ｃ
ＶＤ法で絶縁膜１１を形成する。この絶縁膜１１の上
に、容量素子を形成する膜を順次堆積させる。まず図３
に示すように、スパッタリング法により下部電極２の密
着層２１を形成する。成膜温度は、３００℃でその膜厚
は５０ｎｍである。

【００３０】次に、下部電極２をスパッタリング法によ
り形成する。成膜温度は２００℃から４００℃の間であ
り、その厚みは５０から２００ｎｍである。下部電極２
上に誘電体膜３を成膜する。誘電体膜３の成膜方法に
は、アルゴンと酸化ガス雰囲気中でのＲＦマグネトロン
スパッタリング法を用いる。成膜時間を３５分間とする
ことで、膜厚７０ｎｍのチタン酸ストロンチウム膜を得
ることができる。また、その際の基板温度を３５０℃と
することで、誘電率が１００程度の高誘電率とすること
ができる。なお成膜方法としては、プラズマＣＶＤ法な
ども用いることができる。

【００３１】誘電体膜３の上に、上部電極４を下部電極
と同様にして堆積する。上部電極４の材質は白金であ
り、その膜厚は７０ｎｍの程度である。この上に、上部
電極４の密着層４１を形成してもよい。この実施の形態
においては、スパッタリング法により密着層４１として
ＴｉＮ膜を形成している。

【００３２】次に、図４〜図６に示されているように容
量素子を形成したい部分を残すように、フォトリソグラ
フィー法とドライエッチング法を用いて順次、微細加工
を行なう。

【００３３】たとえば、上部電極４を形成する部分に、
フォトリソグラフィー法でレジストマスクを形成し、ド
ライエッチング装置で該マスクを用いてエッチングする
ことで、図４に示すように、密着層４１と上部電極４の
加工がなされる。エッチングには、アルゴンと塩素のガ
スのプラズマを用いる。

【００３４】同様にして、図５および図６に示すよう
に、誘電体膜３と、下部電極２および密着層２１の加工
を行なう。この例では、上部電極４よりも誘電体膜３の
面積が大きく、さらに誘電体膜３よりも下部電極２の面
積（上面の面積）が大きくなるような階段状の形態とな
っている。場合によっては、上部電極４と誘電体膜３を
同じ形態とし、一度に加工することも可能である。ま
た、下部電極２部分は、後でコンタクトホールを通して
配線を形成できるように、上部電極４や誘電体膜３より
も上面の面積が大きくなっている。

【００３５】ここで、ドライエッチングによるダメージ
を回復させる目的で、加熱処理を行なう。加熱条件は、
４００℃、窒素雰囲気中の常圧加熱炉を用いる。加熱時
間は３０分である。なお、雰囲気ガスはアルゴンなどの
希ガスでも、酸素でも同様の効果が得られる。

【００３６】下部電極２、誘電体膜３および上部電極４
を含む積層構造を覆うように密着層５１を形成する。密
着層５１の形成方法は、図７および図８の方法を用いて
行なわれる。

【００３７】まず、図７に示すように、半導体基板１上
全体にシリコン（Ｓｉ）を含んだ金属膜５０を堆積す
る。金属膜５０には、たとえばスパッタリング法で形成
したＴｉＳｉ膜などを用いることできる。その膜厚は、
たとえば１０ｎｍ程度である。この金属膜５０を酸化す
ることによって、図８に示すように、金属酸化膜である
密着層５１を得る。酸化の方法は、たとえば４００℃の
酸素雰囲気中で２０分間加熱する方法でよい。このほ
か、オゾン雰囲気中での加熱処理や、酸化雰囲気中での
プラズマ酸化処理などを用いてもよい。上記酸化処理の
温度は、好ましくは、０℃以上４５０℃以下である。熱
酸化を用いた場合には３００〜４５０℃とすることが好
ましく、プラズマ酸化やオゾン酸化を用いる場合は４０
０℃以下が望ましい。

【００３８】また、金属膜５０としては、スパッタリン
グ法で形成したＴｉＳｉＮ膜などのシリコンを含む金属
窒化膜を用いることできる。その膜厚は、たとえば１０
ｎｍ程度である。これを酸化することによって、シリコ
ンを含む金属酸化窒化膜である密着層５１を得る。酸化
の方法は、たとえば４００℃の酸素雰囲気中で２０分間
加熱する方法でよい。このほか、オゾン雰囲気中での加
熱処理や、酸化雰囲気中でのプラズマ酸化処理などを用
いてもよい。

【００３９】その後、図９のように、プラズマＣＶＤ法
を用いてＳｉＯ₂膜などの絶縁膜６を形成する。そし
て、図１０のように絶縁膜６において、上部電極４およ
び下部電極２と金属配線８１，８２との接続部分にそれ
ぞれコンタクトホール（接続孔）６１、６２を、フォト
リソグラフィーとドライエッチングで形成する。

【００４０】上部電極４へのコンタクトホール６１は、
密着層５１および密着層４１を貫通し上部電極４に達す
るような形状とする。また、下部電極２への接続孔６２
は、密着層５１を貫通し下部電極２に達するような形状
とすることが望ましい。

【００４１】コンタクトホール６１、６２の内部側面お
よびその周辺の絶縁膜６の上面の部分には、加工の残渣
物が残っていることがある。これを除去するために、剥
離液によって湿式異物除去処理を行なう。剥離液には、
ＳｉＯ₂を極僅かに溶かすような薬液を用いる。薬液の
温度は６０℃で処理時間は１０分などの条件を用いる。

【００４２】続いて、図１１のように、上部電極４およ
び下部電極２への配線を形成する。その方法は、半導体
基板１上全面にバリアメタルとなるＴｉＮ膜７０をスパ
ッタリング法で形成し、さらに金属配線としてアルミニ
ウム（Ａｌ）膜８０などを堆積する。

【００４３】次いで、フォトリソグラフィーでパターニ
ングしたマスクを用いて、ＴｉＮ膜７０およびアルミニ
ウム膜８０をドライエッチングし、図１２のようにパタ
ーニングする。それにより、ＴｉＮ膜７１，７２と金属
配線８１，８２とを形成する。金属配線８１，８２は、
必要に応じて、容量素子の周辺の回路や電源供給用の配
線、入力信号の配線などに接続される。

【００４４】最後に、図１のように保護膜９を形成する
ことで容量素子部分の工程が終了する。また、場合によ
ってはさらに追加の配線層および絶縁膜の積層工程が繰
り返される。

【００４５】このように下部電極２、誘電体膜３、上部
電極４を覆うように密着層５１を設けたことにより、絶
縁膜６と密着層５１との接触面積を増大することがで
き、絶縁膜６が密着層５１から剥離することを効果的に
抑制することができる。特に、絶縁膜６にコンタクトホ
ール６１，６２開孔後のエッチング残差除去のための湿
式異物除去処理を行なっても、絶縁膜６と下部電極２と
の間において剥離が生じない。

【００４６】また、密着層５１はＳｉを含んでいるため
に、ＳｉＯ₂もしくはＳｉＮからなる絶縁膜６，１１と
の密着性が優れ、剥離しにくくなる。また、密着層５１
に用いられているＳｉは酸化されることにより高い絶縁
性を示すので、密着層５１が上部電極４と下部電極２の
間を接続するように形成されたとしても、上部電極４と
下部電極２の間のリーク電流を増加させることはない。

【００４７】さらに、密着層５１はＴｉを含んでいる
が、Ｔｉは反応性が高く、また特に酸素、窒素との結合
が強いため、ＳｉＯ₂もしくはＳｉＮからなる絶縁膜
６，１１との密着性がより優れ、剥離しにくくなる。ま
た、密着層５１に含まれるＴｉは酸化されることにより
高い絶縁性を示すので、密着層５１が上部電極４と下部
電極２の間を接続するように形成されたとしても、上部
電極４と下部電極２の間のリーク電流を増加させること
はない。

【００４８】次に、本実施の形態１における半導体装置
を評価するために種々の実験を行ったので、その結果に
ついて説明する。比較したのは、密着層５１が形成され
ていない容量素子のサンプルと、密着層５１としてＴｉ
ＳｉＮを酸化して形成した金属酸化窒化膜が形成されて
いる容量素子のサンプルである。

【００４９】まず、両者の容量素子を、絶縁膜６を形成
する段階まで形成した。ここでは、絶縁膜６の形成方法
として、テトラエトキシシラン（ＴＥＯＳ）と酸素ガス
を用いたプラズマＣＶＤ法を用いた。

【００５０】次に、コンタクトホール６１，６２の加工
を行なった。ここで、コンタクトホール６１，６２の周
辺には、加工の際に飛び散ったエッチング残渣やレジス
トの変質したものが残留している。これらを除去するた
めに、剥離性のある薬液による洗浄処理を行なった。洗
浄処理は温度６０℃の薬液を用い、時間は２０分とし
た。

【００５１】その結果、密着層５１が形成されていない
サンプルにおけるコンタクトホール６２の約半数ほどに
おいて、下部電極２と絶縁膜６との間において剥離が生
じていた。

【００５２】ところが、密着層５１が形成されているサ
ンプルにおいては、そのような剥離は観察されず洗浄工
程を経た後も密着性が良好であることが分かった。さら
に、密着層５１が形成されてないサンプルで絶縁膜６に
おいて、燐を含んだ（燐珪酸ガラス）ＰＳＧ膜を用いた
場合も、剥離している部分が観察された。

【００５３】従って、剥離を防ぐためには、容量素子の
全面に渡って、密着層５１を形成することが有効である
ことが確かめられた。

【００５４】次に、密着層５１としてＴｉＳｉの酸化膜
およびＴｉＳｉＮの酸化膜を用いたサンプル同士での比
較を行なった。まず、コンタクトホールを設けた後の洗
浄工程での剥離の有無を確かめたところ、いずれのサン
プルにおいても、剥離は認められなかった。また、Ｔｉ
の代わりにタンタル（Ｔａ）を用いた場合にも、同様に
剥離は認められなかった。

【００５５】今度は、密着層５１の絶縁性の評価を行な
った。比較したサンプルは、（Ａ）密着層５１を形成し
なかったもの、（Ｂ）ＴｉＳｉの酸化膜からなる密着層
５１を用いたもの、および（Ｃ）ＴｉＳｉＮの酸化膜か
らなる密着層５１を用いたものである。

【００５６】サンプルとしては、図１２で示した形状の
もので、保護膜９を形成せずに、金属配線８１および８
２を形成した段階のものを使用することとした。金属配
線８１および８２の間に電圧をかけてリーク電流を測定
し、絶縁破壊に達してリーク電流が急増する地点での電
圧、すなわち絶縁破壊電圧を計測した。

【００５７】その結果を、図１３に示す。まず、サンプ
ル（Ａ）では、およそ２０Ｖ以上の絶縁耐圧を示してい
る。これが、誘電体膜自体の理想的な絶縁破壊耐圧を示
していると考えられる。ただし、密着性の不足する部分
において、１０Ｖ程度に絶縁破壊耐圧が低下している不
良個所が見られる。これに対しサンプル（Ｂ）および
（Ｃ）においては、およそ２０Ｖ前後の範囲に絶縁耐圧
が揃っており、理想的な誘電体膜３の絶縁耐圧と遜色な
いことが分かる。

【００５８】従って、密着層５１を設けることによっ
て、膜の剥離などの問題が無くなるとともに、十分な絶
縁性を維持することが可能であることが分かった。

【００５９】本実施の形態１では、密着層５１として、
ＴｉＳｉを酸化して得た膜やＴｉＳｉＮを酸化して得た
膜を用いているが、Ｔｉの代りにＴａを用いた場合に
も、同様の結果を得ている。さらに、アルミニウム（Ａ
ｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）など
の元素も、同様な密着力を有するとともに、Ｓｉとの化
合物を形成したのちの酸化膜、および酸化窒化膜の絶縁
特性が優れていることが知られている。従って、これら
の元素あるいはその混合物を用いた場合にも同様な効果
が得られる。

【００６０】実施の形態２．次に、本発明の実施の形態
２について説明する。図１４は本発明の実施の形態２に
おける半導体装置の断面図である。

【００６１】本実施の形態２では、密着層５１が、密着
層４１、上部電極４、誘電体膜３および下部電極２の上
面を覆っているが、下部電極２の側面および密着層２１
の側面を覆っていない。それ以外は実施の形態１の場合
と同様である。

【００６２】本実施の形態２の半導体装置を作製する際
には、実施の形態１の場合と同様に、回路素子が形成さ
れた半導体基板１上に絶縁膜１１を形成した後、下部電
極２および上部電極４と誘電体膜３とからなる容量素子
を形成するが、本実施の形態２においては、密着層５１
の形成工程を変更している。

【００６３】まず、実施の形態１と同様の方法で、上部
電極２および誘電体膜３の加工までの工程を行なう。次
に、ウエハ上全体にシリコンを含む金属窒化膜をスパッ
タリング法で堆積する。ここでは、基板温度２００℃窒
素雰囲気中のスパッタリング法によってＴｉＳｉＮ膜を
５ｎｍ形成した。これに４００℃酸素雰囲気中での酸化
処理を行なって密着層５１を形成する。

【００６４】これに続いて、フォトリソグラフィーとド
ライエッチング法を用いて、下部電極２の加工を行な
う。以下、絶縁膜６を形成する工程以降を、実施の形態
１と同様の方法で行ない、図１４に示す容量素子を有す
る半導体装置を得る。

【００６５】図１４のような構成とすることで、容量素
子の形成されている平面上であって他の回路部分に密着
層５１を必要としない部分があった場合に、密着層５１
をあとから除去することが不要となる利点がある。

【００６６】実施の形態３．次に、本発明の実施の形態
３について説明する。図１５は本実施の形態３における
半導体装置の断面図である。

【００６７】本実施の形態３では、実施の形態２と同様
の形状の密着層５１を形成し、密着層５１を覆うように
シリコン窒化膜（ＳｉＮ膜）５２を形成し、シリコン窒
化膜５２上に絶縁膜６３を形成している。また、絶縁膜
６３上にシリコン窒化膜５３を形成し、この上に絶縁膜
６４を形成している。

【００６８】コンタクトホール６１は、シリコン窒化膜
５３、絶縁膜６３、シリコン窒化膜５２、密着層５１お
よび密着層４１を貫通して上部電極４に達し、コンタク
トホール６２は、シリコン窒化膜５３、絶縁膜６３、シ
リコン窒化膜５２および密着層５１を貫通して下部電極
２に達する。

【００６９】コンタクトホール６１内からシリコン窒化
膜５３上にバリアメタルとしての窒化タンタル膜７３を
介して金属配線８３を形成し、コンタクトホール６２内
からシリコン窒化膜５３上にバリアメタルとしての窒化
タンタル膜７４を介して金属配線８４を形成する。それ
以外の構成は、実施の形態１および２と同様である。

【００７０】本実施の形態３においては、金属配線８
３，８４の材料として銅（Ｃｕ）を用いている。まず、
上部電極４および誘電体膜３の加工までの工程を、実施
の形態１と同様の方法で行なう。

【００７１】次に、ウエハ上全体にシリコンを含む金属
窒化膜をスパッタリング法で堆積する。ここでは、基板
温度２００℃窒素雰囲気中のスパッタリング法によって
ＴｉＳｉＮ膜を５ｎｍ形成した。これに４００℃酸素雰
囲気中での酸化処理を行なって密着層５１を形成する。
これに続いて、フォトリソグラフィーとドライエッチン
グ法を用いて、下部電極２の加工を行なう。

【００７２】密着層５１上に、プラズマＣＶＤ法でシリ
コン窒化膜（ＳｉＮ膜）５２を６０ｎｍ堆積する。この
ＳｉＮ膜５２はダマシン法によるＣｕ配線の形成工程で
使われるエッチングストッパーである。この上に絶縁膜
６３を形成する。ここでは、絶縁膜６３にプラズマＣＶ
Ｄ法によるＳｉＯ₂膜を用いている。この上面を平坦化
するために、化学機械研磨法（ＣＭＰ：Chemical Mecha
nical Polishing法）を用いて表面を研磨する。

【００７３】絶縁膜６３の上に、シリコン窒化膜５３を
プラズマＣＶＤ法により形成する。なお、このシリコン
窒化膜５３は、工程によっては省略することも可能であ
る。シリコン窒化膜５３上に、絶縁膜６４を形成する。
ここでは、絶縁膜６４としてフッ素（Ｆ）を添加したシ
リコン酸化膜（ＦＳＧ）を用いている。

【００７４】この後、フォトリソグラフィーとドライエ
ッチング法により、コンタクトホールを開孔し、一般に
知られているデュアルダマシン法によりＣｕ配線を形成
し、図１５の形態の容量素子を有する半導体装置を得
る。

【００７５】なお、図１５において、配線部分のバリア
メタル７３および７４としてはスパッタリング法で形成
した窒化タンタル（ＴａＮ）が用いられている。また、
金属配線８３および８４の材料はメッキ法で形成したＣ
ｕである。

【００７６】このような形態の容量素子を作成するため
には、ＣＭＰ法による平坦化研磨をする必要があり、十
分な膜の密着性が必要である。密着層５１を形成しない
場合には、１００ミクロン角程度の比較的大きい面積の
容量素子を形成した部分で、膜剥がれが発生する場合が
あった。これに対して、密着層５１を形成した場合に
は、剥離などの問題を生じることはなかった。

【００７７】また、密着層５１の上に形成する膜を、ス
パッタリング法により形成したＳｉＮや、ＳｒＴｉ
Ｏ₃、ＴａＯ_x、（Ｂａ，Ｓｒ）ＴｉＯ₃、ＴｉＯ_xなどと
することで、水素バリア膜の役割を持たせることも可能
である。この方法によって、形成した容量素子は、水素
還元雰囲気での処理工程である、プラズマＣＶＤ法によ
るＳｉＮの形成工程や、Ｈ₂アニール処理などの工程を
経た後も良好な特性を維持していた。

【００７８】以上のように本発明の実施の形態について
説明を行なったが、今回開示した実施の形態はすべての
点で例示であって制限的なものではないと考えられるべ
きである。本発明の範囲は特許請求の範囲によって示さ
れ、特許請求の範囲と均等の意味および範囲内でのすべ
ての変更が含まれる。

【００７９】

【発明の効果】本発明の半導体装置によれば、下部電
極、誘電体膜、上部電極を覆うように密着層を設けてい
るので、第二の絶縁膜が密着層から剥離することを抑制
することができ、半導体装置の信頼性を向上することが
できる。

【００８０】また、密着層がシリコン（Ｓｉ）を含み、
第一および第二の絶縁膜がたとえばシリコン酸化膜（Ｓ
ｉＯ₂）やシリコン窒化膜（ＳｉＮ）等の絶縁膜で構成
される場合には、第一および第二の絶縁膜との密着性が
より優れ、密着層がより剥離しにくくなる。さらに、密
着層に用いられているＳｉは酸化されることにより高い
絶縁性を示すので、上部電極と下部電極の間を接続する
ように密着層を形成したとしても、上部電極と下部電極
の間のリーク電流を増加させることがない。

【００８１】また電極材料として、Ｐｔ、Ｒｕ、Ｉｒを
含む白金族金属を用いた場合には、誘電体膜の絶縁特性
が向上し、大きな容量を得ることができる。この場合
に、密着層の材料として、シリコンを含む金属酸化膜も
しくは金属酸化窒化膜からなり、Ｔｉ、Ａｌ、Ｔａ、Ｚ
ｒ、Ｈｆから選ばれた群からなる少なくとも一種の元素
を含む材料を用いることにより、密着層と、下部電極、
高・強誘電体膜、上部電極および絶縁膜との良好な密着
性が得られる。また、これらの元素は、酸化されること
により高い絶縁性を示すので、密着層が上部電極と下部
電極の間を接続するように形成されたとしても、上部電
極と下部電極の間のリーク電流を増加させることはな
い。

【００８２】また密着層の厚みが５ｎｍより薄い場合に
は、不連続な膜となる可能性があり、密着層による密着
力が低下する。そこで、密着層の厚みを５ｎｍ以上とす
ることにより、十分な密着強度が得られる。他方、密着
層の厚みを２０ｎｍ以下とすることで、密着層を膜厚方
向に亘って均一に酸化できるため、十分な絶縁特性を得
ることができる。これにより、上部電極と下部電極の間
でショートを起こすことを効果的に抑制することができ
る。

【００８３】密着層は、後工程で有効となるバリア層と
しても機能し得るが、このためにはある程度の厚みのあ
る密着層が必要である。厚い絶縁性の密着層を作製する
ためには、金属膜もしくは金属窒化膜の膜厚を厚く堆積
したのち、酸化処理によって形成すればよい。しかし、
この方法を用いた場合には、膜厚方向に全体を酸化する
ことが困難となる。そこで、薄い金属膜もしくは金属窒
化膜を堆積した後、これを酸化して薄い第一の密着層を
形成し、該第一の密着層上にこれよりも厚い第二の密着
層を形成することによって、絶縁性の良好な厚い密着層
を形成できる。これにより、ホール形状の加工を行なう
エッチングの停止に用いる、いわゆるエッチングストッ
パーや、水素雰囲気中の処理工程での還元作用による特
性劣化を防止するために容量素子を守る水素バリア層と
して、密着層を用いることが可能となる。また、上部電
極や下部電極を酸化するような問題も生じない。

【００８４】誘電体膜が、誘電率２０以上２０００以下
の高誘電率膜である場合、必要な容量を得るための容量
素子の面積を、誘電率の小さな誘電体膜を用いた場合よ
りも小さくすることができる。そのため、容量素子のあ
る部分の第一の絶縁膜上と第二の絶縁膜との間の密着性
がよくなり、剥離を起しにくくなる。

【００８５】本発明の半導体装置の製造方法によれば、
第二の絶縁膜が密着層から剥離することを効果的に抑制
することができるので、半導体装置の信頼性を向上する
ことができる。また、最初から、酸化性の密着層を直接
（酸化雰囲気中で）形成した場合には、上部電極および
下部電極などを同時に酸化してしまう可能性があり、容
量素子の電気特性が劣化することが懸念される。しか
し、本発明の製造方法では、密着層の堆積を酸化雰囲気
中で行う必要がないため、密着層の堆積時に上部電極や
下部電極を酸化することはなく、その後の酸化処理にお
いて密着層の金属部分のみを酸化することができる。そ
のため、良好な密着性および電気特性が得られる。

【００８６】また、高温の処理を行なうと、密着層の下
の部分にも酸化が及ぶため容量素子の特性が損なわれる
などの問題が生じ得るが、酸化処理の温度を４５０℃以
下とすることで、密着層のみの酸化を行なうことができ
る。したがって、電極材料などを酸化することがなく、
容量素子の電気特性が劣化しない。しかし、０℃よりも
低温であると、水分の影響を受けて密着層の金属部分を
均一に酸化することができない。そこで、酸化処理の温
度を０℃以上とすることにより、密着層の金属部分を均
一に酸化することができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１における半導体装置の
断面図である。

【図２】 図１に示す半導体装置の製造工程における第
１工程を示す断面図である。

【図３】 図１に示す半導体装置の製造工程における第
２工程を示す断面図である。

【図４】 図１に示す半導体装置の製造工程における第
３工程を示す断面図である。

【図５】 図１に示す半導体装置の製造工程における第
４工程を示す断面図である。

【図６】 図１に示す半導体装置の製造工程における第
５工程を示す断面図である。

【図７】 図１に示す半導体装置の製造工程における第
６工程を示す断面図である。

【図８】 図１に示す半導体装置の製造工程における第
７工程を示す断面図である。

【図９】 図１に示す半導体装置の製造工程における第
８工程を示す断面図である。

【図１０】 図１に示す半導体装置の製造工程における
第９工程を示す断面図である。

【図１１】 図１に示す半導体装置の製造工程における
第１０工程を示す断面図である。

【図１２】 図１に示す半導体装置の製造工程における
第１１工程を示す断面図である。

【図１３】 密着層の有無による半導体装置の電気特性
の相違を示す図である。

【図１４】 本発明の実施の形態２における半導体装置
の断面図である。

【図１５】 本発明の実施の形態３における半導体装置
の断面図である。

【図１６】 従来の半導体装置の一例の断面図である。

【図１７】 （ａ）〜（ｆ）は、従来の半導体装置の他
の例の各製造工程を示す断面図である。

【符号の説明】

１ 半導体基板、２ 下部電極、３ 誘電体膜、４ 上
部電極、５，２１，４１，５１ 密着層、６，１１，６
３，６４ 絶縁膜、７，６１，６２ コンタクトホール
（接続孔）、８，８１，８２，８３，８４ 金属配線、
９ 保護膜、１０ ＰＳＧ膜、５０ 金属膜、５２，５
３ シリコン窒化膜、７０，７１，７２ＴｉＮ膜、７
３，７４ 窒化タンタル膜、８０ アルミニウム膜。

フロントページの続き (72)発明者 新谷 賢治 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F033 HH08 HH11 HH32 HH33 JJ01 JJ08 JJ11 JJ32 KK07 KK18 KK33 MM02 MM05 MM12 MM13 NN06 NN07 PP15 PP27 PP28 QQ08 QQ09 QQ10 QQ11 QQ25 QQ37 QQ48 QQ74 QQ76 QQ89 QQ92 QQ94 RR03 RR04 RR06 RR11 RR14 SS04 SS08 SS11 SS15 TT02 VV10 WW00 WW02 WW03 XX01 XX12 XX14 XX21 5F038 AC02 AC05 AC15 AC17 AC18 CD18 CD20 EZ11 EZ14 EZ15 EZ16 EZ17 EZ20 5F058 BA10 BC03 BC20 BF54 BF62 BF73

Claims (7)

【特許請求の範囲】
1. 【請求項１】 基板上の第一の絶縁膜上に形成された下
   部電極と、 前記下部電極上に形成された誘電体膜と、 前記誘電体膜上に形成された上部電極と、 前記下部電極、誘電体膜および上部電極を覆う密着層
   と、 前記密着層を覆うように前記基板全面上に形成された第
   二の絶縁膜と、 前記第二の絶縁膜を貫通し、前記上部電極および下部電
   極にそれぞれ電気的に導通する第一と第二の配線部と、
   を備えた半導体装置。
2. 【請求項２】 前記下部電極および上部電極は、Ｐｔ、
   Ｒｕ、Ｉｒを含む白金族金属からなり、 前記密着層は、シリコンを含む金属酸化膜もしくは金属
   酸化窒化膜からなり、Ｔｉ、Ａｌ、Ｔａ、Ｚｒ、Ｈｆか
   ら選ばれた群からなる少なくとも一種の元素を含む、請
   求項１に記載の半導体装置。
3. 【請求項３】 前記密着層の厚みは５ｎｍ以上２０ｎｍ
   以下である、請求項１または請求項２に記載の半導体装
   置。
4. 【請求項４】 前記密着層は、相対的に薄い第一の密着
   層と、相対的に厚い第二の密着層とを含む、請求項１か
   ら請求項３のいずれかに記載の半導体装置。
5. 【請求項５】 前記誘電体膜は、誘電率が２０以上２０
   ００以下の高誘電率膜である、請求項１から請求項４の
   いずれかに記載の半導体装置。
6. 【請求項６】 基板上に第一の絶縁膜を介して下部電
   極、誘電体膜および上部電極を形成する工程と、 前記下部電極、誘電体膜および上部電極を覆うように、
   シリコンを含む金属膜もしくは金属窒化膜を堆積する工
   程と、 前記金属膜もしくは金属窒化膜に酸化処理を施すことに
   より、シリコンを含む金属酸化膜もしくは金属酸化窒化
   膜で構成される密着層を形成する工程と、 前記密着層を覆うように前記基板全面上に第二の絶縁膜
   を形成する工程と、 前記第二の絶縁膜を貫通し、前記上部電極および下部電
   極にそれぞれ電気的に導通する配線部を形成する工程
   と、を備えた半導体装置の製造方法。
7. 【請求項７】 前記酸化処理の温度は、０℃以上４５０
   ℃以下である、請求項６に記載の半導体装置の製造方
   法。