JP2003285702A - 車載電子制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 下りと上りの通信データ量が不均衡で、渋滞
が発生しても他方の通信に影響を及ぼさず、最新情報を
付加できる自由度の高い通信制御手段を得る。 【解決手段】 親局直並列変換器１１７が接続されたマ
イクロプロセッサ１１０ａと、親局直並列変換器１１７
とシリアル接続された子局直並列変換器１２７が接続さ
れた併用制御回路１２０ａを有し、親局１１７から子局
１２７に対する送信を格納する第一の格納手段３００
と、第一の格納手段３００に格納されたコマンドデータ
が書込／設定コマンドであるときにデバイスメモリに転
送する分配格納手段３１３と、マイクロプロセッサ１１
０ａに対する上り返信情報を生成する返信パケット生成
手段３１７と、返信情報を順次格納して渋滞を待避しな
がら先入れ先出しにて読み出す第二の格納手段３２０
と、最新情報を付加して返信する返信パケット編成手段
３３８とを備えるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、車両用内燃機関
の制御などに用いられるマイクロプロセッサを内蔵した
電子制御装置、特に入出力信号などを相互交信するシリ
アル通信機能を備えた車載電子制御装置に関するもので
ある。

【０００２】

【従来の技術】機能分担された一対のマイクロプロセッ
サ間にてシリアル通信により情報交換を行う車載電子制
御装置としては、例えば、特開平７−２６９４０９号公
報や、特開平５−１２８０６５号公報や、特開平７−１
３９１２号公報などにその技術が開示されている。これ
らの内、特開平７−２６９４０９号公報に開示された技
術は、燃料制御用のメインＣＰＵからトランスミッショ
ン制御用のサブＣＰＵにデータ送信する場合、送信側Ｃ
ＰＵの全データのＳＵＭ値を計算してこのＳＵＭ値と同
一の値をデータ列の最後尾に付加して送信し、受信側の
ＣＰＵが最後尾のデータを除く全データのＳＵＭ値を計
算して最後尾のデータと比較することにより、受信デー
タに異常がないかどうかをチェックするものである。

【０００３】また、特開平５−１２８０６５号公報に開
示された技術は、２個のＣＰＵにより内燃機関の制御を
行うものにおいて、マスタＣＰＵとスレーブＣＰＵとの
間にハンドシェーク線を設けておき、スレーブＣＰＵが
マスタＣＰＵからの送信データの受信処理が完了した
後、ハンドシェーク線を介して受信処理完了の信号を送
り、マスタＣＰＵはこの受信処理完了信号を受信して次
のデータの送信を開始することにより、データを高速で
確実に送信できるようにしたものである。

【０００４】さらに、特開平７−１３９１２号公報に開
示された技術は、ＣＰＵと、ＣＰＵを持たないシリアル
通信ブロックとの間の通信に関するもので、それぞれの
側にシフトレジスタを備えておき、上位ビットのシフト
先を相手のシフトレジスタの下位ビットとすることによ
り、ＣＰＵは指令データの送信と返信データの受信とを
同時に行って処理時間を短縮するようにしたものであ
る。

【０００５】

【発明が解決しようとする課題】車載電子制御装置にお
いては制御内容が多様化し、マイクロプロセッサの処理
内容やマイクロプロセッサ間の情報通信が複雑化してき
ており、例えば、親局と子局とを有する制御装置におい
ては、親局と子局相互間における多数の情報通信を如何
に選択して効率的に送受信するかが課題となってきてい
る。このような課題に対して、例えば、上記従来例の特
開平７−２６９４０９号公報では、データ通信の確実性
を得ることはできるものの、多数の交信情報を選択して
効率的に送受信するようには構成されていない。

【０００６】また、特開平５−１２８０６５号公報に開
示された技術は、受信完了信号をハンドシェーク線で送
信し、マスタＣＰＵはこれを受信した後に次の送信を行
うことにより、重複や途切れのない高速通信を行うこと
を目的としたものであり、各マイクロプロセッサのプロ
グラムメモリ内にはデータ交換を行うデータの種類や順
序やデータ量を表すデータリストが格納されており、各
種通信周期に対応したデータリストが選択されるように
なっているが、多種多様な通信に対する自由度が乏しい
という問題点を有している。

【０００７】さらに、特開平７−１３９１２号公報に開
示された技術では、送信側と受信側とのそれぞれの側に
シフトレジスタを備え直並列変換を行うことにより指令
データの送信と入力データの受信とを同時に行って処理
時間を短縮するようにしているが、多数の交信情報を選
択して効率的な送受信ができるようには構成されていな
い。

【０００８】この発明は、このような課題を解決するた
めになされたもので、その第一の目的とするところは、
親局から子局への下り通信と、子局から親局への上り通
信とのデータ量が不均衡であって、その状態がマイクロ
プロセッサの運転状態により変動して一方の通信に渋滞
が発生しても他方の通信には影響を及ぼさず、渋滞遅延
している通信データに最新情報を付加できるような自由
度の高い通信制御手段を得ると共に、その第二の目的と
するところは、多数の不定期的な上り通信データを集約
削減して通信運転状態で発生しやすい子局から親局への
上り通信の渋滞を抑制することが可能な車載電子制御装
置を得ようとするものである。

【０００９】

【課題を解決するための手段】この発明に係わる車載電
子制御装置は、プログラムメモリと演算用ＲＡＭと第一
の車載センサ群を接続するインタフェース回路と第一の
電気負荷群を接続するインタフェース回路と親局用直並
列変換器とがバス接続されたマイクロプロセッサと、親
局用直並列変換器とシリアル接続された子局用直並列変
換器と第二の車載センサ群を接続するインタフェース回
路と第二の電気負荷群を接続するインタフェース回路と
がバス接続され、第一の格納手段と第二の格納手段と異
常判定手段と分配格納手段と返信パケット生成手段と返
信パケット編成手段とを有する併用制御回路とを備え、
第一の格納手段は子局用直並列変換器が親局用直並列変
換器を介して受信したコマンドデータとアドレスデータ
と書込データとサムチェック照合データとを順次格納
し、異常判定手段は第一の格納手段に格納されたデータ
に対するビット情報の欠落や混入を監視し、分配格納手
段は第一の格納手段に格納されたコマンドデータが書込
データを伴った書込／設定コマンドであるときに格納さ
れたアドレスデータと書込データとに基づき指定アドレ
スのデバイスメモリに書込データを転送し、返信パケッ
ト生成手段は異常判定手段の判定結果とコマンドデータ
とに基づき返信データを選択すると共にこれをアドレス
データと組み合わせて返信情報を合成し、第二の格納手
段には返信パケット生成手段により生成された返信情報
が順次格納されて返信の渋滞を待避しながら先入れ先出
しにて読み出され、返信パケット編成手段は第二の格納
手段から読み出された返信情報に基づき子局用直並列変
換器に供給される複数の返信情報を所定の順序で編成す
ると共に、渋滞待避していた返信情報に最新情報による
加算データを生成付加して返信するようにしたものであ
る。

【００１０】また、併用制御回路は補助マイクロプロセ
ッサと補助プログラムメモリと補助ＲＡＭとから構成さ
れており、補助マイクロプロセッサは第一と第二の格納
手段と異常判定手段と分配格納手段と返信パケット生成
手段と返信パケット編成手段とを備えており、補助プロ
グラムメモリには補助マイクロプロセッサの各手段に対
するプログラムを格納し、補助ＲＡＭを第一と第二の格
納手段におけるバッファメモリ、および、補助マイクロ
プロセッサの演算処理用メモリとするようにしたもので
ある。

【００１１】さらに、親局用直並列変換器から子局用直
並列変換器に送信される下りシリアルデータにはデータ
の開始／終了判定手段とビット情報欠落・混入監視手段
とコマンド識別手段とを有する出力／設定パケットと読
出要求パケットとを有しており、子局用直並列変換器か
ら親局用直並列変換器に返信される上りシリアルデータ
にはデータの開始／終了判定手段とビット情報欠落・混
入監視手段と返信種別識別手段とを有する受信正常パケ
ットと読出返信パケットと受信異常パケットとを有して
おり、出力／設定パケットには少なくとも第二の電気負
荷群に対する駆動出力、または、子局用直並列変換器に
バス接続された設定デバイスに対して定数設定データを
送信する書込先アドレスデータと書込データとを有し、
読出要求パケットには少なくとも第二の車載センサ群に
よるＯＮ／ＯＦＦ情報を送信要求する読出先アドレスデ
ータを有し、受信正常パケットには出力／設定パケット
に対する返信データとして受信正常コードデータと予め
指定されたアドレスデータとを有し、読出返信パケット
には読出要求パケットに対する返信データとして予め指
定されたアドレスデータとそのアドレスの読出データと
を有し、受信異常パケットには出力／設定パケット、ま
たは、読出要求パケットに対する返信データとしてサム
チェック異常に伴う受信異常コードデータと予め指定さ
れたアドレスデータとを有し、下りシリアルデータによ
る指令とこの指令に対する上りシリアルデータによる返
信との関連性が各パケットに包含されたアドレスデータ
により対応付けられるようにしたものである。

【００１２】さらにまた、下りシリアルデータにはデー
タの開始／終了判定手段とビット情報欠落・混入監視手
段とコマンド識別手段とを有する定期読出パケットを有
し、上りシリアルデータにはデータの開始／終了判定手
段とビット情報欠落・混入監視手段とを有する定期返信
パケットを有しており、定期読出パケットは特定アドレ
スデータと定期読出間隔を指定する指令データを有し、
定期返信パケットは第二の車載センサ群からの入力信号
を順次、または、一括して返信する返信データが付加さ
れており、定期返信パケットは指令データにより指令さ
れた時間間隔で定期的に返信すると共に、指令データが
所定の数値以外のとき、または、特定数値であるときに
は定期返信を停止するようにしたものである。

【００１３】また、プログラムメモリと演算用ＲＡＭと
第一の車載センサ群を接続するインタフェース回路と第
一の電気負荷群を接続するインタフェース回路と親局用
直並列変換器とがバス接続されたマイクロプロセッサ
と、親局用直並列変換器にシリアル接続された子局用直
並列変換器と第二の車載センサ群を接続するインタフェ
ース回路と第二の電気負荷群を接続するインタフェース
回路とがバス接続され、選択データメモリを有する併用
制御回路とを備え、親局用直並列変換器から子局用直並
列変換器に送信される下りシリアルデータには出力／設
定パケットと読出要求パケットとを有し、子局用直並列
変換器から親局用直並列変換器に返信される上りシリア
ルデータには読出返信パケットと定期返信パケットとを
有し、出力／設定パケットは少なくとも第二の電気負荷
群に対する駆動出力、または、子局用直並列変換器にバ
ス接続された設定デバイスに対する定数設定データを送
信する書込先アドレスデータと書込データとを有し、読
出要求パケットには少なくとも第二の車載センサ群によ
るＯＮ／ＯＦＦ情報を送信要求する読出先アドレスデー
タを有し、読出返信パケットには読出要求パケットに対
する返信データとして少なくとも予め指定されたアドレ
スの読出データを有し、定期返信パケットには少なくと
も第二の車載センサ群からの入力信号を順次、または、
一括して返信する返信データを有し、選択データメモリ
は、併用制御回路により一個または複数個の特定アドレ
スのメモリに格納されると共に、子局用直並列変換器が
親局用直並列変換器に返信する不定期データの情報を含
むメモリであって、読出返信パケットまたは定期返信パ
ケットにより親局用直並列変換器に返信されるようにし
たものである。

【００１４】さらに、定期返信パケットは返信用循環ア
ドレス情報を包含しており、第二の車載センサ群からの
入力信号に加えて選択データメモリの内容を返信用循環
アドレス情報により区分しながら順次返信するようにし
たものである。さらにまた、定期返信パケットは読出依
頼情報を包含しており、この読出依頼情報は併用制御回
路が定期返信データの対象外となっている各データを選
択してマイクロプロセッサに対して読み出し依頼するス
テータス情報であり、選択データメモリの内容は読出依
頼情報に基づく親局用直並列変換器からの読み出し要求
に対応した読出返信パケットにより親局用直並列変換器
に返信されるようにしたものである。

【００１５】また、併用制御回路にはバス接続された入
力異常コードメモリ、または／および、出力異常コード
メモリを有しており、入力異常コードメモリは第二の車
載センサ群、または／および、入力信号配線の断線や短
絡異常の有無と詳細異常情報コード番号とを記憶してお
り、出力異常コードメモリは第二の電気負荷群、または
／および、出力配線の断線や短絡異常の有無と詳細異常
情報コード番号とを記憶しており、入力異常コードメモ
リと出力異常コードメモリの内容は選択的に選択データ
メモリに格納されるか、あるいは、入力異常コードメモ
リと出力異常コードメモリが選択データメモリとして使
用されるようにしたものである。

【００１６】さらに、併用制御回路は、入力異常コード
メモリと出力異常コードメモリに格納される異常情報に
対する自己保持リセット手段と返信停止手段とを有する
と共に、マイクロプロセッサは、受信した異常情報の確
認処理手段を有しており、自己保持リセット手段は検出
された入出力異常を記憶保持すると共にマイクロプロセ
ッサに対して異常情報を返信することによりリセット
し、返信停止手段は同一入出力番号に関する選択データ
メモリの返信回数が所定値を越えたときに該当する入出
力番号に関して自己保持リセット手段によるリセット操
作を停止して該当する入出力番号の異常を選択データメ
モリから消去し、確認処理手段は複数回の異常情報の読
み出しにより異常を確定することにより、入出力異常の
継続確認と確認後の返信停止とを行うようにしたもので
ある。

【００１７】さらにまた、第二の車載センサ群にはアナ
ログセンサ群が含まれており、アナログセンサ群からの
入力が多チャンネルＡＤ変換器によりデジタル変換さ
れ、このデジタル変換されたデータが読出返信パケッ
ト、または、定期返信パケットによりマイクロプロセッ
サに供給され、第一の電気負荷群と第二の電気負荷群と
の制御情報となるようにしたものである。また、子局用
直並列変換器にバス接続された設定デバイスを、第二の
車載センサ群からのＯＮ／ＯＦＦ情報に対するデジタル
フィルタ、または、併用制御回路に多チャンネルＡＤ変
換器を介してバス接続されたアナログセンサ群からの入
力信号に対するデジタルフィルタのフィルタ定数設定メ
モリとしたものである。

【００１８】さらに、マイクロプロセッサのウォッチド
ッグ信号を監視するウォッチドッグタイマと、シリアル
データを監視する第一と第二の相互監視手段と、異常検
出出力を記憶する異常記憶回路とを備えており、ウォッ
チドッグタイマはマイクロプロセッサが発生するウォッ
チドッグクリヤ信号を監視してクリヤ信号のパルス幅が
所定値を越えたときにリセットパルスを出力してマイク
ロプロセッサを再起動し、第一の相互監視手段はマイク
ロプロセッサで実行され、併用制御回路から返信される
シリアルデータのサムチェックの異常や遅延タイムアウ
ト異常が所定回数継続したときに異常検出出力を出力
し、第二の相互監視手段は併用制御回路に包含され、マ
イクロプロセッサから送信されるシリアルデータのサム
チェック異常が所定回数継続したときに異常検出出力を
出力し、異常記憶回路はリセットパルスと第一と第二の
相互監視手段が出力する異常検出出力を記憶すると共
に、電源投入時にはこれらの記憶をリセットし、異常記
憶回路が異常を記憶しているときには特定の電気負荷の
駆動を停止すると共に、異常警報表示を動作させるよう
にしたものである。

【００１９】さらにまた、第一の相互監視手段は返信間
隔異常検出手段を包含しており、この返信間隔異常検出
手段は定期返信パケットの受信間隔が所定値を越えたと
きに異常検出出力を出力するようにしたものである。ま
た、第二の相互監視手段は受信間隔異常検出手段を包含
しており、受信間隔異常検出手段は、出力／設定パケッ
トの受信間隔が所定値を越えたときに異常検出出力を出
力すると共に、受信間隔の異常を検出していないときに
は出力／設定パケットに対応した受信正常パケットの返
信を省略する返信省略手段を備えるようにしたものであ
る。さらに、定期返信パケットはステータス情報を含ん
でおり、このステータス情報は併用制御回路の状態をマ
イクロプロセッサに定期的に通報すると共に、少なくと
も受信間隔異常検出手段による検出結果が正常か否かの
情報を含むようにしたものである。

【００２０】

【発明の実施の形態】実施の形態１．図１ないし図４
は、この発明の実施の形態１による車載電子制御装置を
説明するものであり、図１は、全体構成を説明する全体
ブロック図、図２は、シリアル通信のパケット構成を説
明するパケット構成図、図３は、子局側の通信制御を説
明する機能ブロック図、図４は、動作を説明するフロー
チャートである。

【００２１】図１において１００ａは、例えば、一枚の
電子基板で構成された車載電子制御装置であり、車載電
子制御装置１００ａには各種センサ類や、負荷群や、外
部ツールなどが接続されている。外部ツール１０１は、
製品出荷時、または、保守点検時などに車載電子制御装
置１００ａに対して図示しないコネクタにより接続さ
れ、後述する不揮発プログラムメモリ１１５ａに制御プ
ログラムや制御定数などを書き込むためのものである。
第一の車載センサ群１０２ａは、例えば、回転センサや
クランク角センサ、あるいは、車速センサなど、比較的
高速で、また、高頻度の動作を行い、後述するマイクロ
プロセッサ１１０ａに対して直接信号を取り込む必要の
あるセンサ類から構成されるものである。

【００２２】第二の車載センサ群１０２ｂは、例えば、
変速レバー位置を検出するセレクタスイッチやエアコン
スイッチなど、比較的低頻度の動作を行い、信号取り込
みの遅れがあっても問題とならないようなセンサ類から
構成されるものである。第一のアナログセンサ群１０３
ａは、例えば、アクセルポジションセンサとスロットル
ポジションセンサ、および、エアフローセンサや気筒圧
センサなど、アナログ信号を発生するセンサ類から構成
されるものである。また、第二のアナログセンサ群１０
３ｂは、例えば、二重系として設置されたアクセルポジ
ションセンサとスロットルポジションセンサ、水温セン
サ、排気ガスの酸素濃度センサ、大気圧センサなど、ア
ナログセンサ類から構成されるものである。

【００２３】第一の電気負荷群１０４ａは、例えば、内
燃機関の点火コイル駆動用出力や燃料噴射制御用電磁弁
の駆動用出力、および、スロットル弁の開度制御用モー
タなど、比較的高頻度で動作させる必要があり、遅滞な
く駆動出力を発生する必要のあるＯＮ／ＯＦＦ動作の電
気負荷から構成されるものであり、第二の電気負荷群１
０４ｂは、例えば、エアコン用電磁クラッチの駆動や、
表示警報出力など、比較的低頻度の動作であり、駆動出
力の応答遅れがあまり問題とならないＯＮ／ＯＦＦ動作
の電気負荷から構成されるものである。

【００２４】１０５ａは電源となる車載バッテリ、１０
５ｂはイグニションスイッチなどの電源スイッチを示
し、１０６ａは接点１０６ｂと１０６ｃと１０６ｄとを
有する電源リレー、１０７ａは接点１０７ｂと１０７ｃ
とを有する負荷電源リレーであり、電源リレー１０６ａ
は車載バッテリ１０５ａから電源スイッチ１０５ｂを介
して付勢され、接点１０６ｂと１０６ｃとにより第一と
第二の電気負荷群１０４ａと１０４ｂとに対する電源回
路を閉成すると共に、接点１０６ｄにより車載バッテリ
１０５ａから車載電子制御装置１００ａに対する給電回
路を閉成するように構成されている。

【００２５】なお、車載電子制御装置１００ａと車載バ
ッテリ１０５ａとの間には電源スイッチ１０５ｂが開路
しているときにもスリープ給電されるように直接給電回
路も備えている。また、第一と第二の電気負荷群１０４
ａと１０４ｂとの中の一部の電気負荷は、負荷電源リレ
ー１０７ａの接点１０７ｂと１０７ｃとを介して電源回
路に接続されるように構成されている。１０８は異常警
報表示器であり、車載電子制御装置１００ａから駆動さ
れ、運転者が視認しやすい位置に取付けられている。

【００２６】車載電子制御装置１００ａは次の各要素か
ら構成されている。１１０ａは、例えば、３２ビットの
マイクロプロセッサ、１１１は外部ツール１０１とシリ
アル接続されるシリアルインタフェース、１１２ａは第
一の車載センサ群１０２ａと接続される直接入力信号用
インタフェース回路、１１３ａは第一のアナログセンサ
群１０３ａと接続される多チャンネルＡＤ変換器、１１
４ａは第一の電気負荷群１０４ａに接続される直接出力
信号用インタフェース回路、１１５ａはフラッシュメモ
リなどの不揮発プログラムメモリ、１１６は演算処理用
のＲＡＭ、１１７は親局となる第一の直並列変換器、１
１８はデータバスであり、シリアルインタフェース１１
１、第一の直並列変換器１１７、ＡＤ変換器１１３ａ、
入出力信号用インタフェース回路１１２ａと１１４ａ、
プログラムメモリ１１５ａ、ＲＡＭ１１６、マイクロプ
ロセッサ１１０ａがデータバス１１８によって互いに接
続され、図示しないアドレスバスまたはチップセレクト
回路により指定されたものがマイクロプロセッサ１１０
ａと交信するように構成されている。

【００２７】１２０ａは通信制御を主体とした併用制御
回路、１２２ｂは第二の車載センサ群１０２ｂと接続さ
れた間接入力信号用インタフェース回路、１２３ｂは第
二のアナログセンサ群１０３ｂと接続された多チャンネ
ルＡＤ変換器、１２４ｂは第二の電気負荷群１０４ｂに
接続された間接出力信号用インタフェース回路、１２６
ａは通信制御用のバッファメモリ、１２７は第一の直並
列変換器１１７に対してシリアル接続された子局となる
第二の直並列変換器、１２８はデータバスで、第二の直
並列変換器１２７、間接入出力信号用インタフェース回
路１２２ｂと１２４ｂ、ＡＤ変換器１２３ｂ、バッファ
メモリ１２６ａ、併用制御回路１２０ａがこのデータバ
ス１２８により互いに接続されている。

【００２８】１３０はウォッチドッグタイマで、このウ
ォッチドッグタイマ１３０はマイクロプロセッサ１１０
ａが発生するパルス列であるウォッチドッグ信号ＷＤ１
を監視し、ウォッチドッグ信号のパルス幅が所定値を越
えたときにリセットパルスＲＳＴＩを発生してマイクロ
プロセッサ１１０ａを再起動させる。なお、マイクロプ
ロセッサ１１０ａは、後述する第一の異常検出出力ＥＲ
１を発生するように構成されている。また、併用制御回
路１２０ａは後述する第二の異常検出出力ＥＲ２や電源
リレー１０６ａに対する駆動出力ＤＲ１、負荷電源リレ
ー１０７ａに対する駆動出力ＤＲ２を発生するように構
成されている。

【００２９】１３１ａはセット入力Ｓとリセット入力Ｒ
とを備えたフリップフロップ回路により構成された異常
記憶回路であり、この異常記憶回路１３１ａはウォッチ
ドッグタイマ１３０のリセットパルスＲＳＴ１や第一と
第二の異常検出出力ＥＲ１とＥＲ２の動作を記憶し、異
常警報表示器１０８を駆動する。１３２ａはゲート素子
である駆動停止手段、１３４は電源ユニット、１３５は
電源検出回路、１３６は駆動素子、１３７は反転駆動素
子であり、電源ユニット１３４は車載バッテリ１０５ａ
から電源リレー１０６ａの接点１０６ｄを介して給電さ
れる一方、直接給電もされ、車載電子制御装置１００ａ
内で使用される安定化制御電源を構成する。また、電源
検出回路１３５は電源スイッチ１０５ｂが閉路したこと
を検出して異常記憶回路１３１ａをリセットして初期化
する。

【００３０】駆動素子１３６は駆動出力ＤＲ１により電
源リレー１０６ａを駆動し、電源スイッチ１０５ｂが開
路しても、駆動出力ＤＲ１が出力停止するまでは電源リ
レー１０６ａの動作を継続するようにされている。反転
駆動素子１３７は駆動出力ＤＲ２から駆動停止手段１３
２ａを介して負荷電源リレー１０７ａを駆動するように
されており、負荷電源リレー１０７ａは駆動出力ＤＲ２
が出力していて、異常記憶回路１３２ａが異常記憶して
いないときに閉路する。従って、電源リレー１０６ａが
開路すると負荷電源リレー１０７ａも開路するが、電源
リレー１０６ａが閉路していても負荷電源リレー１０７
ａを開路して一部の車載電気負荷に対する給電を停止す
ることができる構成となっている。

【００３１】図２の（ａ）は第一の直並列変換器１１７
（以降、単に親局と称す）から第二の直並列変換器１２
７（以降、単に子局と称す）に対して間接出力信号や後
述する設定情報を送信する場合のパケット構成を示した
ものである。親局から子局に送信される出力／設定パケ
ット２０１ａは、開始データ５５Ｈと、コマンド１０Ｈ
と、書込データと、格納先アドレスと、終了データＡＡ
Ｈと、チェックサムデータとがフレーム１からフレーム
６に格納されている。２０２ａは併用制御回路１２０ａ
が上記出力／設定パケット２０１ａによる一連のデータ
を受信し、図３において後述するサムチェックを行う異
常判定手段（第二の相互監視手段）であると共に、出力
／設定パケット２０１ａの正常受信間隔が所定時間を超
過していないかどうかを判定する受信間隔異常検出手段
である。

【００３２】２０３ａは異常判定手段２０２ａの判定が
正常受信であったときに親局に返信される受信正常パケ
ットであり、受信正常パケット２０３ａは開始データ５
５Ｈと、認知データ６１Ｈと、格納先アドレスと、終了
データＡＡＨと、チェックサムデータとの５個のフレー
ムにより構成されている。２０４ａは異常判定手段２０
２ａの判定が異常受信であったときに親局に返信される
第一の受信異常パケットで、開始データ５５Ｈと、非認
知データ６２Ｈと、格納先アドレスと、終了データＡＡ
Ｈと、チェックサムデータとの５個のフレームから構成
されている。

【００３３】２０５ａは受信正常パケット２０３ａを返
信した後に、受信した間接出力信号を図示しないデバイ
スメモリに格納する分配格納手段である。２０６ａは第
一の受信異常パケット２０４ａを返信した後に、異常判
定手段や受信間隔異常検出手段である２０２ａに応動し
て第二の異常検出出力ＥＲ２を発生する異常検出手段で
あるが、実際には図示しない再送確認処理の上で第二の
異常検出出力ＥＲ２が発生するようにされている。

【００３４】２０７ａは、子局が返信した受信正常パケ
ット２０３ａ、または、第一の受信異常パケット２０４
ａを親局が受信したときのサムチェックや、受信できな
かったときの返信応答のタイムアウトチェックを行う第
一の相互監視手段であり、この第一の相互監視手段２０
７ａの診断結果が異常であったり、第一の受信異常パケ
ット２０４ａを正常受信した場合には再度出力／設定パ
ケット２０１ａを送信し、それでも異常が継続する場合
には第一の異常検出出力ＥＲ１を発生する。

【００３５】図２の（ｂ）は、親局から子局に対して各
種データの読出要求（子局から親局への読出）をする場
合のパケット構成を示したものであり、読出要求に当た
っては、まず、親局から子局への読出要求パケット２０
１ｂが送信される。読出要求パケット２０１ｂは、開始
データ５５Ｈと、コマンド３０Ｈと、読出先アドレス
と、終了データＡＡＨと、チェックサムデータとの５個
のフレームにより構成されている。２０２ｂは併用制御
回路１２０ａが読出要求パケット２０１ｂによる一連の
データを受信し、図３で後述するサムチェックを行う異
常判定手段（第二の相互監視手段）である。

【００３６】２０３ｂは異常判定手段２０２ｂの判定が
正常受信であったときに親局に返信される読出返信パケ
ットであり、読出返信パケット２０３ｂは開始データ２
５Ｈと、読出データと、読出先アドレスと、終了データ
ＡＡＨと、チェックサムデータとの５個のフレームから
構成されている。２０４ｂは異常判定手段２０２ｂの判
定が異常受信であった時に親局に返信される第二の受信
異常パケットであり、第二の受信異常パケット２０４ｂ
は、開始データ５５Ｈと、非認知データ７２Ｈと、読出
先アドレスと、終了データＡＡＨと、チェックサムデー
タの５個のフレームにより構成されている。２０５ｂは
第二の受信異常パケット２０４ｂを返信した後に、異常
判定手段２０２ｂに応動して第二の異常検出出力ＥＲ２
を発生する異常検出手段であるが、実際には図示しない
再送確認処理の上で異常検出出力ＥＲ２を出力する。

【００３７】２０６ｂは子局が返信した読出返信パケッ
ト２０３ｂ、または、第二の受信異常パケット２０４ｂ
を親局が受信した時のサムチェックや、受信できなかっ
たときの返信応答のタイムアウトチェックを行う第一の
相互監視手段であり、この第一の相互監視手段の診断結
果が異常であったり、第二の受信異常パケット２０４ｂ
を正常受信した場合には再度読出要求パケット２０１ｂ
を送信し、それでもなお異常が継続する場合には第一の
異常検出出力ＥＲ１を出力するようになっている。な
お、第一の相互監視手段２０６ｂが読出返信パケット２
０３ｂを正常受信した場合には、正常読出された受信デ
ータをＲＡＭ１１６に格納する。

【００３８】図２の（ｃ）は、子局から親局に対して間
接入力信号を送信する場合のフレーム構成を示したもの
であり、間接入力信号の送信に当たっては、まず親局か
ら子局への定期読出パケット２０１ｃが送信される。定
期読出パケット２０１ｃは、開始データ５５Ｈと、コマ
ンド１０Ｈと、指令データ０１Ｈと、特定アドレス＃０
０と、終了データＡＡＨと、チェックサムデータの６個
のフレームにより構成されており、指令データ０１Ｈは
定期返信周期を指定するデータとなっている。２０２ｃ
は併用制御回路１２０ａが定期読出パケット２０１ｃに
よる一連のデータを受信し、図３で後述するサムチェッ
クを行う異常判定手段（第二の相互監視手段）である。

【００３９】２０３ｃは異常判定手段２０２ｃの判定が
正常受信であったときに親局に返信される定期返信パケ
ットであり、この定期返信パケット２０３ｃは、開始デ
ータ１１Ｈと、返信データ１と、返信データ２と、返信
データ３と、終了データＡＡＨと、チェックサムデータ
の６個のフレームにより構成されている。２０４ｃは異
常判定手段２０２ｃの判定が異常受信であったときに親
局に返信される第一の受信異常パケットであり、第一の
受信異常パケット２０４ｃは、開始データ５５Ｈと、非
認知データ６２Ｈと、特定アドレス＃００と、終了デー
タＡＡＨと、チェックサムデータの５個のフレームによ
り構成されている。２０５ｃは第一の受信異常パケット
２０４ｃを返信した後に、異常判定手段２０２ｃに応動
して第二の異常検出出力ＥＲ２を発生する異常検出手段
であるが、実際には図示しない再送確認処理の上で異常
検出出力ＥＲ２が出力される。

【００４０】２０６ｃは子局が返信した定期返信パケッ
ト２０３ｃ、または、第一の受信異常パケット２０４ｃ
を親局が受信したときのサムチェックや、受信できなか
ったときの返信応答のタイムアウトチェックを行う第一
の相互監視手段であり、この第一の相互監視手段の診断
結果が異常であったり、第一の受信異常パケット２０４
ｃを正常受信した場合には再度定期返信パケット２０３
ｃの受信を待って、それでも異常が継続する場合には第
一の異常検出出力ＥＲ１を出力する。また、第一の相互
監視手段２０６ｃが定期返信パケット２０３ｃを正常受
信したと判断した場合には、正常読出された返信データ
１と、返信データ２と、返信データ３とを所定のアドレ
スのメモリに格納する。

【００４１】なお、返信データ３の下位４ビットは返信
データの格納先を指定するアドレスデータとなってお
り、例えば、アドレス０のときには返信データ１と返信
データ２とによって１６点以下の第二の車載センサ群１
０２ｂのＯＮ／ＯＦＦ状態を返信し、アドレス１〜１５
のときには１５点・１６ビット以下の第二のアナログセ
ンサ群１０３ｂのデジタル変換値を返信データ１（上位
８ビット）と返信データ２（下位８ビット）とで返信す
る。また、返信データ３の上位４ビットは後述するステ
ータス情報となっている。定期読出パケット２０１ｃの
指令データ０１Ｈは２０７ｃとして示した繰返し周期Ｔ
０の間隔を指定するものであり、２０３ｄは２０３ｃか
ら周期Ｔ０をおいて繰り返される定期返信パケットを示
すものであるが、定期読出パケット２０１ｃの指令デー
タが例えば００Ｈにされた場合にはこの定期返信は停止
されるようになっている。

【００４２】２０６ｄは子局が返信した定期返信パケッ
ト２０３ｄを親局が受信したときのサムチェックを行う
第一の相互監視手段であり、この第一の相互監視手段の
診断結果が異常であったたときには再度定期返信パケッ
ト２０３ｃの受信を待って、それでも異常が継続する場
合には第一の異常検出出力ＥＲ１を出力するようになっ
ている。また、第一の相互監視手段２０６ｄが定期返信
パケット２０３ｄを正常受信したと診断した場合には、
正常読出された返信データ１と返信データ２と返信デー
タ３とを所定のアドレスのメモリに格納する。なお、第
一の相互監視手段２０６ｄは返信間隔異常検出手段を包
含しており、この検出手段は前回の定期返信から今回の
定期返信までの間隔を測定し、これが所定時間を超過し
ている場合には第一の異常検出出力ＥＲ１を出力するよ
うになっている。

【００４３】図３の子局側通信制御のブロック図におい
て、親局である第一の直並列変換器１１７から子局の第
二の直並列変換器１２７に送信されるシリアルデータ
は、１フレーム当たり８ビットの正味データに加えて、
送信側の第一の直並列変換器１１７で付加されたスター
トビットとストップビットとパリティビットとの合計１
１ビットのデータで構成されており、受信側ではパリテ
ィチェックを行って異常があれば受信データを破棄する
が、異常が無ければ８ビットの正味データのみを抽出し
て各フレーム毎に順次後述する第一の格納手段３００に
格納する。

【００４４】３００は６バイトのバッファメモリによっ
て構成された第一の格納手段、３０１は受信フレーム数
を計数するカウンタ、３０２は該カウンタの計数出力に
対するデコーダ、３０３は受信コマンドが出力／設定コ
マンド１０Ｈであったときには出力論理０、読出要求コ
マンド３０Ｈであったときには出力論理１となるコマン
ドデコーダ、３０４は書込タイミング信号ＷＲと上記コ
マンドデコーダ３０３の出力を合成する論理和素子であ
り、上記書込タイミング信号ＷＲは、受信側の第二の直
並列変換器１２７がスタートビットを検出してから１０
ビット目に位置するストップビットを検出する都度に論
理１となるものであり、この論理和素子３０４の出力に
よってカウンタ３０１が駆動される。

【００４５】デコーダ３０２は一連の受信データを上記
第一の格納手段３００内の６個のバッファメモリに順次
割り当てるためのものであるが、書込データを伴わない
読出要求パケット２０１ｂ（図２参照）を受信したとき
にはコマンドデコーダ３０３が論理出力１を発生してカ
ウンタ３０１を１カウントだけ余分に駆動し、一連の受
信フレームの格納先をスキップして第一の格納手段３０
０に格納するためのものであり、第一の格納手段３００
における３バイト目の書込データは受信パケットが出力
／設定パケット２０１ａ（図２参照）であったときに格
納されるバッファメモリとなっている。

【００４６】３０５は加算器、３０６は加算結果レジス
タであり、加算器３０５は書込タイミング信号ＷＲと同
期して受信データと上記加算結果レジスタ３０６の内容
とを累積加算して再度加算結果レジスタ３０６に格納す
るよう構成されている。３０７は加算結果レジスタ３０
６の内容と所定の比較定数レジスタ３０８の内容とを比
較する異常判定手段、３０９は最終フレームの受信後に
上記比較動作を実行すると共に、上記カウンタ３０１を
リセットする遅延タイマであり、比較定数レジスタ３０
８の内容は００Ｈとなっている。

【００４７】３１０はコマンドデコーダ３０３の出力論
理が０（受信データが出力／設定コマンドであるとき）
であって、しかも異常判定手段３０７の出力が比較一致
（正常）であった時に出力論理１となるゲート素子、３
１１は該ゲート素子３１０の出力論理が１であるときに
作用して第一の格納手段３００に格納されている書込先
アドレスをデコードするアドレスデコーダ、３１２ａ、
３１２ｂ・・・はアドレスデコーダ３１１の出力によっ
て択一的に選択されるデバイスメモリであり、選択され
たデバイスメモリには上記第一の格納手段３００に格納
されている書込データが転送書込みされるようになって
いる。

【００４８】３１３はゲート素子３１０とアドレスデコ
ーダ３１１とにより構成された分配格納手段である。な
お、アドレス０のデバイスメモリ３１２ａには前述の定
期読出パケット２０１ｃ（図２参照）で指令された定期
返信の繰返し周期Ｔ０の値が格納され、アドレス１のデ
バイスメモリ３１２ｂには前述の電源リレー駆動出力Ｄ
Ｒ１や負荷電源リレー駆動出力ＤＲ２などのＯＮ／ＯＦ
Ｆ出力情報が合計８点格納されるようになっている。３
１４は異常判定手段３０７の比較不一致出力回数を計数
加算して、計数加算値が所定値を超過した時には第二の
異常検出出力３１５を発生すると共に、異常判定手段３
０７の比較一致出力によって計数加算値を０にリセット
するよう構成されたエラーカウンタ、３１６はゲート素
子３１０が論理出力１を発生する時間間隔を計時して、
受信時間間隔が所定値を超過すると第二の異常検出出力
３１５を発生する受信間隔異常検出手段である。

【００４９】３１７は上記異常判定手段３０７の比較結
果が一致していたかどうかと、コマンドデコーダ３０３
の出力が論理０（出力／設定コマンド）または論理１
（読出要求コマンド）であったかに対応して図２で説明
した返信パケット２０３ａと２０４ａ（２０４ｃ）、２
０３ｄと２０４ｄの内の、どの形式のパケットの返信を
しなければならないかを選択する返信パケット生成手段
であり、返信パケット生成手段３１７によって生成され
る情報にはＡＣＫやＮＡＣＫなど返信データに加えて第
一の格納手段３００に格納されたアドレス情報が付加さ
れている。また、上記返信データのうち、読出要求コマ
ンドを正常受信した時には要求コマンド３０Ｈ（図２ｂ
参照）そのものを仮の返信データとして選択するよう構
成されている。なお、何らかの異常により第一の格納手
段３００に格納されたコマンドが不明であったり、アド
レスが不明であった場合には、コマンド内容（出力／設
定か読出要求か）とは無関係な非認知データ（例えば８
２Ｈ）を返信するようにしたり、あり得ない特定アドレ
スで返信する代替手段を用いることができる。

【００５０】３２０は上記した返信パケット生成手段３
１７によって選択合成された返信データとアドレスデー
タの対となるデータが順次格納されると共に、先入デー
タを先行読出する第二の格納手段、３２１は返信フレー
ム数を計数し、６カウントで循環するリングカウンタ、
３２２はリングカウンタ３２１の計数出力に対するデコ
ーダ、３２３は定期返信パケット生成手段、３２４は定
期返信間隔タイマであり、定期返信間隔タイマ３２４は
デバイスメモリ３１２ａに格納された指令データに基づ
く所定の時間毎にトリガ信号を発生して、定期返信パケ
ット生成手段３２３で指定された仮返信データとアドレ
スデータとを第二の格納手段３２０に格納するようにな
っている。なお、上記仮返信データは定期返信パケット
であることを識別する例えばＦＦＨなどの特定コード番
号であると共に、アドレスデータは定期返信するべきデ
ータのアドレスを順次更新・繰返すようになっている。

【００５１】３２５は第二の格納手段３２０から読み出
された返信データ、３２６は第二の格納手段３２０から
読み出され、返信データ３２５と対になるアドレスデー
タ、３２７は返信データ３２５が定期返信データでなか
ったときに作用するスキップ信号発生回路、３２８は第
二の直並列変換器１２７（子局）が発生する読出信号Ｒ
Ｄとスキップ信号発生回路３２７が発生するスキップ信
号とを合成してカウンタ３２１を駆動する論理和素子で
あり、第二の直並列変換器１２７は返信フレームにスタ
ートビットとパリティビットとストップビットとを付加
して第一の直並列変換器１１７（親局）に返信すると共
に、返信フレームのストップビットを検出することによ
り上記読出信号ＲＤを発生する。なお、第二の直並列変
換器１２７から第一の直並列変換器１１７に対する返信
は、第一の直並列変換器１１７が受信完了信号を送信
し、第二の直並列変換器１２７が受信完了信号を受信し
たことによって開始されるようになっている。

【００５２】３３０は返信データ３２５の内容とデコー
ダ３２２の出力に応動して選択トリガ信号を発生し、第
一から第六までの返信フレーム３３１〜３３６を順次選
択すると共に、各フレームの内容を決定するフレーム選
択手段である。例えば、返信データ３２５の内容が図２
で示した受信正常パケット２０３ａにおけるＡＣＫ・６
１Ｈであれば第一フレーム３３１の内容はＳＴＸ・５５
Ｈ、第二フレーム３３２の内容はＡＣＫ・６１Ｈ、第三
フレーム３３３はスキップされて返信されず、第四フレ
ーム３３４の内容はアドレスデータ３２６、第五フレー
ム３３５の内容はＥＴＸ・ＡＡＨ、第六フレーム３３６
の内容は第一フレーム３３１から第五フレーム３３５の
バイナリ加算値となっている。

【００５３】また、返信データ３２５の内容が、例え
ば、図２で示した読出返信パケット２０３ｂにおける仮
データ３０Ｈであれば、第一フレーム３３１の内容はＳ
ＴＸ・２５Ｈ、第二フレーム３３２の内容は読出デー
タ、第三フレーム３３３はスキップされて返信されず、
第四フレーム３３４の内容はアドレスデータ３２６、第
五フレーム３３５の内容はＥＴＸ・ＡＡＨ、第六フレー
ム３３６の内容は第一フレーム３３１から第五フレーム
３３５のバイナリ加算値となっていて、上記第二フレー
ム３３２の読出データはアドレスデコーダ３３７で選択
されたアドレスのデバイスの内容となっている。

【００５４】返信データ３２５の内容が図２で示した定
期返信パケット２０３ｃを指定するための特別コード番
号ＦＦＨであれば、第一フレーム３３１の内容はＳＴＸ
・１１Ｈ、第二フレーム３３２の内容は返信データ１、
第三フレーム３３３の内容は返信データ２、第四フレー
ム３３４の内容は返信データ３、第五フレーム３３５の
内容はＥＴＸ・ＡＡＨ、第六フレーム３３６の内容は第
一フレーム３３１から第五フレーム３３５のバイナリ加
算値となっていて、上記返信データ１から返信データ３
までの具体例は図６により実施の形態２において詳述す
る。３３８は上記フレーム選択手段３２０、第一フレー
ム３３１から第六フレーム３３６、アドレスデコーダ３
３７により構成された返信パケット編成手段であり、返
信パケット編成手段３３８によって編成された返信フレ
ームは第二の直並列変換器１２７（子局）から第一の直
並列変換器１１７（親局）に対して順次返信されるよう
になっている。

【００５５】なお、フレーム選択手段３３０は第一フレ
ーム３３１から第六フレーム３３６のデータが整う都
度、第二の直並列変換器１２７に対して返信要求を行っ
て、第一の直並列変換器１１７からの受信完了信号があ
れば各フレームを順次返信すると共に、返信データ３２
５が定期返信のための特別コード番号以外であるときに
は、スキップ信号発生回路３２７に作用して、第三フレ
ーム３３３をスキップするようになっている。また、上
記デコーダ３２２は上記リングカウンタ３２１の現在値
によって返信フレーム番号を選択すると共に、一連のフ
レームの返信が完了すると上記第二の格納手段３２０に
対して次回返信データとアドレスデータの読出指令を発
生するようになっている。

【００５６】以上のように構成されたこの発明の実施の
形態１による車載電子制御装置の通信動作を図４のフロ
ーチャートにて説明すると次の通りである。定期的に活
性化されるマイクロプロセッサ１１０ａがステップ４０
０にて動作を開始し、ステップ４０１では初期化完了フ
ラグがセットされたかどうかを判定する。この初期化フ
ラグは後述するステップ４１２にて設定されるものであ
る。初期化完了フラグがセットされていないときにはス
テップ４０２に進み、図示しない各種設定レジスタに対
する初期設定が完了したかどうかを判定する。初期設定
が完了していなければステップ４０３にて図２における
出力／設定パケット２０１ａにより図示しない設定レジ
スタの最初のアドレスのものに設定定数を送信する。

【００５７】続くステップ４０４では図２における受信
正常パケット２０３ａ（ＡＣＫ）または第一の受信異常
パケット２０４ａ（ＮＡＣＫ）の返信応答データのサム
チェックとタイムアウトチェックを行い、返信応答があ
れば直ちに受信データのサムチェックを行って次のステ
ップ４０５へ移行するが、所定時間の待機によっても返
信が得られないときにはタイムアウト判定した上で次の
ステップ４０５へ移行する。ステップ４０５ではステッ
プ４０４にてサムチェックエラーまたはタイムアウトエ
ラーが発生しているか否かと、受信データがＡＣＫかＮ
ＡＣＫかを判定し、異常判定またはＮＡＣＫ受信判定で
あればステップ４０６にて異常が初回異常であるかどう
かを判定する。ここで初回異常と判定されたときにはス
テップ４０３に戻って再度設定データの送信を行い、異
常が継続して初回異常でないと判定したときにはステッ
プ４０７で第一の異常検出出力ＥＲ１を出力する。

【００５８】ステップ４０５の判定が正常であったと
き、および、ステップ４０７でＥＲ１を出力した後はス
テップ４０８にて動作が終了し、ステップ４００に戻っ
て再度活性化されることより再び制御動作が繰返され
る。ステップ４００が再度活性化されたとき、まだ後述
するステップ４１２による初期化フラグがセットされて
おらず、全ての設定レジスタに対する定数設定が完了し
ていないときにはステップ４０１、４０２、４０３、４
０４、４０５が繰り返されて残りの設定レジスタに対す
る定数設定が順次行われる。以上の動作を繰返し、ステ
ップ４０２にて全ての設定レジスタに対する初期設定動
作が完了したと判定されると、ステップ４１０に進むこ
とになる。

【００５９】ステップ４１０では、図２に示した定期読
出パケット２０１ｃが送信されたかどうかを判定し、ま
だ送信されていないときにはステップ４１１に進んで定
期読出パケット２０１ｃを送信する。その後、ステップ
４０４、４０５、４０７、４０８と進んで行くが、その
動作はステップ４０３が実行した場合と同様である。た
だし、ステップ４０６は初回異常判定であって、再送処
理を行うときにはステップ４１１に進むことになる。上
記ステップ４１０で定期読出パケット２０１ｃが送信済
みであると判定された場合には、ステップ４１２に進
み、初期化完了フラグが設定され、続いて動作終了のス
テップ４０８に進む。

【００６０】以上の動作により、図示しない全ての設定
レジスタに対する初期設定動作が完了し、初期化完了フ
ラグがセットされた後は動作開始のステップ４００から
ステップ４０１を経由してステップ４２０に進むことに
なる。ステップ４２０は図２における定期返信パケット
２０３ｄ（初回は定期返信パケット２０３ｃまたは第一
の受信異常パケット２０４ｃ）を親局が受信したかどう
かを判定し、受信しておればステップ４２１に進み、受
信データのサムチェックを行う。続いてステップ４２２
では受信データに異常があったかどうかを判定する。こ
こで受信データが正常であればステップ４２３に進み、
後述するステップ４２８でセットされた異常フラグをリ
セットすると共に、返信間隔タイマ３２４をリセットし
て再起動する。

【００６１】続くステップ４２４では受信した定期返信
パケット２０３ｃと２０３ｄの返信データ３の中に後述
する読出依頼情報が含まれているかどうかを判定し、ス
テップ４３０ａは読出依頼有りの判定であった時に作用
して読出依頼フラグをセットする。ステップ４２５はス
テップ４２４にて読出依頼無しの判定であったとき、ま
たはステップ４３０ａに続いて作用し、受信した定期返
信パケット２０３ｃと２０３ｄの返信データ１および返
信データ２の内容をＲＡＭ１１６に格納する。ステップ
４２０がＮＯの判定であったときにはステップ４２６に
進み、ステップ４２３で起動された返信間隔タイマが所
定時間を超過していないかどうかを判定する。すなわ
ち、このステップは、図２の繰返し周期Ｔ０に相当する
所定時間を超過していないかどうかを判定する返信間隔
異常判定手段である。

【００６２】ステップ４２２にて異常判定があった場合
にはステップ４２７に進み、異常判定が初回異常である
かどうかを判定し、初回異常であればステップ４２８に
進んで異常フラグをセットする。ここでセットされた異
常フラグは上記したステップ４２３でリセットされると
共に、上記のステップ４２７は異常フラグがセットされ
ているかどうかによって初回異常であるか否かを判定す
るものである。ステップ４２９はステップ４２６での判
定が異常判定であった場合、またはステップ４２７が初
回異常でないと判定したときに進み、第一の異常検出出
力ＥＲ１を出力するものであり、出力後は動作終了のス
テップ４０８に進んで再び動作開始のステップ４００を
活性化する。

【００６３】ステップ４２６の判定が正常判定であった
ときにはステップ４３０ｂに進み、ステップ４３０ａに
おいて読出依頼フラグがセットされているか否かを判定
し、セットされていなければステップ４３１に進んで、
第二の電気負荷群１０４ｂに対する駆動出力信号の定期
送信時期であるかどうかを判定する。ステップ４３１に
おいて判定がＹｅｓであればステップ４３２に進み、図
２における出力／設定パケット２０１ａにより図１の間
接出力信号用インタフェース回路１２４ｂ内のデバイス
メモリへ出力情報を送信する。続いてステップ４３３に
進み、図２における受信正常パケット２０３ａ（ＡＣ
Ｋ）または第一の受信異常パケット２０４ａ（ＮＡＣ
Ｋ）である返信応答データのサムチェックとタイムアウ
トチェックを行う。

【００６４】このステップ４３３では返信応答があれば
直ちに受信データのサムチェックを行ってステップ４３
４に進むが、所定時間を待機しても返信が得られない時
にはタイムアウト判定した上でステップ４３４に進むも
のである。ステップ４３４ではステップ４３３において
サムチェックエラーまたはタイムアウトエラーが発生し
ているか否かと受信データがＡＣＫかＮＡＣＫかを判定
し、異常判定またはＮＡＣＫ受信判定がなされたときに
はステップ４３５に進み、ステップ４３４における異常
が初回異常であるかどうかを判定する。このステップで
初回異常と判定された時にはステップ４３２に戻って再
度出力データの送信が行われ、初回異常でないと判定さ
れたときには異常が継続していることになるので、ステ
ップ４３６にて第一の異常検出出力ＥＲ１を出力する。

【００６５】なお、ステップ４３１で定期送信時期では
無いと判定したとき、またはステップ４３４が正常判定
であったとき、および、ステップ４３６がＥＲ１を出力
した後には動作終了のステップ４０８に進む。ステップ
４３０ｂがＹｅｓであった場合にはステップ４４１に進
み、図２における読出要求パケット２０１ｂを送信する
と共に、ステップ４３０ａでセットされた読出依頼フラ
グをリセットする。続いてステップ４４２に進み、図２
における読出返信パケット２０３ｂまたは第二の受信異
常パケット２０４ｂ（ＮＡＣＫ）である返信応答データ
のサムチェックとタイムアウトチェックを行う。このス
テップでは返信応答があれば直ちに受信データのサムチ
ェックを行ってステップ４４３に進み、所定時間の待機
後も返信がないときにはタイムアウト判定した上でステ
ップ４４３に進む。

【００６６】ステップ４４３ではステップ４４２にてサ
ムチェックエラーまたはタイムアウトエラーが発生して
いるか否かと、受信データが正常かＮＡＣＫかを判定
し、異常判定またはＮＡＣＫ受信判定がなされるとステ
ップ４４４に進み、異常が初回異常であるかどうかが判
定する。ここで初回異常と判定されたときにはステップ
４４１に戻って再度読出要求パケット２０１ｂの送信が
行われる。ステップ４４４にて初回異常でないと判定さ
れるとステップ４４５に進み、第一の異常検出出力ＥＲ
１を出力し、ステップ４４３にて正常と判定された場合
にはステップ４４６に進んで読出情報（不定期読出デー
タ）をＲＡＭ１１６に格納する。ステップ４４７はステ
ップ４４６に続く処理工程であり、実施の形態２にて詳
述する。

【００６７】以上の動作を概括的に説明すると、ステッ
プ４０１からステップ４１２までのブロックは運転開始
時の初期設定を行うためのものであり、初期設定情報の
一例としては実施の形態２にて説明するフィルタ定数な
どがある。ステップ４２０からステップ４２９までのブ
ロックは第二の車載センサ群１０２ｂまたは第二のアナ
ログセンサ群１０３ｂからの間接入力信号を定期的にマ
イクロプロセッサ１１０ａに送信するためのものであ
り、この定期送信はステップ４４１においてマイクロプ
ロセッサ１１０ａが許可することにより動作するもので
ある。

【００６８】また、ステップ４３０ｂからステップ４３
６までのブロックは、マイクロプロセッサ１１０ａから
第二の電気負荷群１０４ｂに対して間接出力信号を定期
送信するステップである。ステップ４４１からステップ
４４７まではマイクロプロセッサ１１０ａからの読出要
求に基づいてマイクロプロセッサ１１０ａに返信される
不定期返信データを扱うステップであり、子局側から自
発的に不定期データを送信したいときにはステップ４３
０ａで読出依頼のフラグをセットすることによりマイク
ロプロセッサ１１０ａが読出要求を行うようになる。

【００６９】以上に説明した動作を、図１の全体構成ブ
ロック図と、図２のパケット構成図と、図３の子局側通
信制御ブロック図とに基づき概括的に説明すると次の通
りである。すなわち、図１のマイクロプロセッサ１１０
ａは第一と第二の車載センサ群１０２ａと１０２ｂ、お
よび、第一と第二のアナログセンサ群１０３ａと１０３
ｂとを入力信号とし、不揮発プログラムメモリ１１５ａ
に格納された制御プログラムや制御定数に基づいて第一
と第二の電気負荷群１０４ａと１０４ｂとを制御する
が、第二の車載センサ群１０２ｂと第二のアナログセン
サ群１０３ｂと第二の電気負荷群１０４ｂは、第一の直
並列変換器１１７（親局）と第二の直並列変換器１２７
（子局）とを介して間接的にマイクロプロセッサ１１０
ａとシリアル交信する。なお、図１にはアナログ出力が
記載されていないが、必要に応じてメータ表示用などの
ＤＡ変換器を間接出力として設けることができる。

【００７０】異常発生時において、負荷電源リレー１０
７ａにより給電が停止される電気負荷としては、例え
ば、給気用スロットル弁の開度制御を行うモータなどで
あり、電源遮断までは行わないとしても駆動の停止が望
ましい電気負荷としては、例えば、車両の側方監視制御
装置や自動操縦制御装置など、安全に関する補助機能的
な装置類である。しかし、内燃機関の点火制御や燃料噴
射制御などは、安全走行や退避走行のために可能な限り
動作が可能なように配慮される。

【００７１】従って、ノイズ誤動作などによってマイク
ロプロセッサ１１０ａが暴走したような場合において
は、リセットパルスＲＳＴ１により自動的に再起動され
るが、リセットパルスＲＳＴ１が発生すると異常記憶回
路１３１ａがこれを記憶しており、駆動停止手段１３２
ａによって負荷電源リレー１０７ａなどの一部の電気負
荷の駆動が停止されることになる。なお、複数回のリセ
ットパルスＲＳＴ１の発生があった場合に異常記憶回路
１３１ａに記憶動作させるようなカウンタ回路を付加し
ておき、異常信号が連続した場合にのみ一部の電気負荷
を駆動停止することもできる。

【００７２】図３において、運転開始時の初期設定期間
を除いては一般的には子局から親局への上り通信の情報
量が多くなり、しかもこれに下り通信に対する応答返信
も加わるために、上り通信には渋滞を生じ易い傾向があ
る。先入データを先行読出する第二の格納手段３２０は
このような渋滞が発生した場合に、未返信情報の待ち行
列を作り、順次返信を行うことにより下り通信との競合
を回避するためのものである。また、返信するときには
返信パケット編成手段３３８により、その時点での最新
の情報が付加されて返信されるようになっている。

【００７３】なお、定期返信パケット生成手段３２３に
よる返信データは、第二の格納手段３２０の先頭部に優
先書込みしても良いが、この実施の形態のように後段部
に順次書込みするようにした場合、渋滞待機データが多
い場合には実際の定期返信時期が遅れることになる。こ
の場合、異常な遅れがあると図４に示した返信間隔異常
判定手段４２６によって異常検出され、第一の異常検出
出力ＥＲ１が動作することにより異常記憶回路１３１ａ
が動作することになる。また、下り通信のデータ量が多
い運転開始時には子局からの定期返信は禁止してマイク
ロプロセッサ１１０ａは初期設定データを集中的に送信
し、適時に読出要求パケットによって間接入力情報の読
出を行うことにより、第二の格納手段３２０内の渋滞を
抑制するように構成される。

【００７４】この発明の実施の形態１による車載電子制
御装置は以上のような構成と動作とを持つので、親局か
ら子局への下り通信と、子局から親局への上り通信との
データ量に不均衡があって、その状態がマイクロプロセ
ッサの運転状態により変動して一方の通信に渋滞が発生
しても他方の通信には影響を及ぼさず、例えば、上り返
信データが一時的に渋滞しても先入先出動作を行う第二
の格納手段により下り送信が継続でき、渋滞していた返
信データに対しては返信パケット編成手段によって最新
の読出データを付加して返信できるなど、送受信のタイ
ミングに対する自由度が向上して効率的にシリアル通信
を行うことができるものである。

【００７５】実施の形態２．図５ないし図８は、この発
明の実施の形態２における車載電子制御装置を説明する
もので、図５は全体構成を説明する全体ブロック図、図
６は定期返信データの割付図、図７は補助マイクロプロ
セッサの動作を説明するフローチャート、図８は動作を
説明するタイムチャートであり、図５の全体ブロック図
には上記の実施の形態１にて説明した図１と同一部分に
は同一符号が付与されており、図５については図１との
相違点を中心に説明する。

【００７６】図５において、１００ｂは例えば一枚の電
子基板で構成された車載電子制御装置であり、電子基板
上にはマイクロプロセッサ１１０ｂと、フラッシュメモ
リ等の不揮発プログラムメモリ１１５ｂと、補助マイク
ロプロセッサ１２０ｂと、間接入力信号用インタフェー
ス回路１２２ｂに設けられた入力フィルタ用のフィルタ
定数メモリ１２２ａ（設定デバイス）と、間接入力信号
に対応して設けられた入力異常コードメモリ１２２ｃ
と、多チャンネルＡＤ変換器１２３ｂの入力部に設けら
れたアナログ入力フィルタ用のフィルタ定数メモリ１２
３ａ（設定デバイス）と、アナログ入力信号に対応して
設けられたアナログ入力異常コードメモリ１２３ｃと、
並列接続された間接出力信号用インタフェース回路１２
４ｂに対応して設けられた出力異常コードメモリ１２４
ｃと、補助プログラムメモリ１２５と、補助ＲＡＭ１２
６ｂと、図６ａにて後述するステータスメモリ１２９ａ
と、図６ｂにて後述する選択データメモリ１２９ｂなど
が搭載されている。

【００７７】上記の入力異常コードメモリ１２２ｃや１
２３ｃは第二の車載センサ群１０２ｂまたは第二のアナ
ログセンサ群１０３ｂのセンサ自体や入力信号配線の断
線や短絡異常の有無と詳細異常情報コード番号とを記憶
するメモリであり、出力異常コードメモリ１２４ｃは第
二の電気負荷群１０４ｂまたはその出力配線の断線や短
絡異常の有無と詳細異常情報コード番号を記憶するメモ
リである。また、上記したフィルタ定数メモリ１２２
ａ、１２３ａに格納されるフィルタ定数は親局側のプロ
グラムメモリ１１５ｂに格納されており、初期設定にて
設定されるものである。ＷＤ２は補助マイクロプロセッ
サ１２０ｂが発生するパルス列であるウォッチドッグク
リヤ信号、ＲＳＴ２はマイクロプロセッサ１１０ｂがウ
ォッチドッグクリヤ信号ＷＤ２のパルス幅を監視して、
このパルス幅が所定値以上の時に補助マイクロプロセッ
サ１２０ｂを再起動するリセットパルスである。

【００７８】電子基板上に設けられた異常記憶回路１３
１ｂはセット入力Ｓとリセット入力Ｒを備えたフリップ
フロップ回路によって構成されており、この異常記憶回
路１３１ｂはリセットパルスＲＳＴ１とＲＳＴ２や、第
一と第二の異常検出出力ＥＲ１とＥＲ２の動作を記憶し
て異常警報表示器１０８を駆動する。１３２ｂはゲート
素子である駆動停止手段であり、反転駆動素子１３７は
補助マイクロプロセッサ１２０ｂが発生する駆動出力Ｄ
Ｒ２から上記駆動停止手段１３２ｂを介して負荷電源リ
レー１０７ａを駆動するように構成されており、負荷電
源リレー１０７ａは駆動出力ＤＲ２が発生していて異常
記憶回路１３２ｂが異常記憶していないときに作動する
ようになっている。なお、補助マイクロプロセッサ１２
０ｂは駆動出力ＤＲ１を発生して電源リレー１０６ａの
動作保持を行うと共に、図７にて後述する第二の異常検
出出力ＥＲ２を発生する。すなわち、補助マイクロプロ
セッサ１２０ｂと補助プログラムメモリ１２５と補助Ｒ
ＡＭ１２６ｂとで実施の形態１における併用制御回路１
２０ａを構成する。

【００７９】図６の（ａ）と（ｂ）とは、図５における
定期返信データの割付図を示したものである。図６の
（ａ）において、上記したステータスメモリ１２９ａ
は、ビットｂ０からビットｂ７で構成されており、その
内の下位４ビットは定期返信データのアドレスを表して
いる。下位４ビットの内容が０Ｈ（Ｈは１６進数の意
味）のときには、図２の定期返信パケット２０３ｃと２
０３ｄとにおける返信データ１と返信データ２に対して
１６点以下の第二の車載センサ群１０２ｂのＯＮ／ＯＦ
Ｆ状態が格納されることを意味している。下位４ビット
の内容が１〜ＦＨ（Ｈは１６進数の意味）の時には、図
２の定期返信パケット２０３ｃと２０３ｄとにおける返
信データ１と返信データ２に対して１５点以下の第二の
アナログセンサ群１０３ｂのデジタル変換値が格納され
ることを意味している。また、上記ステータスメモリ１
２９ａの内容は定期返信パケットにおける返信データ３
としてそのまま返信されるものである。

【００８０】ステータスメモリ１２９ａの上位４ビット
の内、ビットｂ７は図７で後述する受信間隔異常検出手
段７１５によって受信間隔異常が検出されているかどう
かを表現するフラグビット、ビットｂ６は選択データメ
モリ１２９ｂに異常コードが書込まれているかどうかを
表現するフラグビットとなっており、マイクロプロセッ
サ１１０ｂに対する読出依頼を行う時にはビットｂ６を
論理１に活性化するようになっている。

【００８１】図６ｂにおいて、選択データメモリ１２９
ｂの下位２ビットは入出力の断線や短絡異常に対するコ
ード番号であり、例えば、断線異常ならばビットｂ０が
論理１となり、短絡異常ならばビットｂ１が論理１とな
るものである。選択データメモリ１２９ｂの上位６ビッ
トは第二の車載センサ群１０２ｂや第二のアナログセン
サ群１０３ｂや第二の電気負荷群１０４ｂの入出力番号
（アドレス）を示している。なお、選択データメモリ１
２９ｂには正常から異常に変化した入出力の番号と異常
コードが格納されるようになっていると共に、選択デー
タメモリ１２９ｂのアドレスは例えばＦＦＨとなってい
る。また、同時に複数の入出力異常が発生した場合に
は、図示しない先入先出テーブルに一時格納しておい
て、順次全ての異常データの返信が行われるようになっ
ている。

【００８２】このように構成されたこの発明の実施の形
態２による車載電子制御装置の補助マイクロプロセッサ
１２０ｂの動作を図７のフローチャートにより説明する
と次の通りである。定期的に活性化される補助マイクロ
プロセッサ１２０ｂがステップ７００にて動作を開始
し、ステップ７０１にて入出力異常コードメモリ１２２
ｃと１２３ｃと１２４ｃとに対して異常コードが新たに
書込まれたかどうかを判定する。ステップ７０１にて判
定がＹｅｓであればステップ７０２に進み、この異常コ
ードを記憶保持する。続くステップ７０３では選択デー
タメモリ１２９ｂに図６（ｂ）で示した通り異常発生し
た入出力番号と異常コードを格納すると共に、ステータ
スメモリ１２９ａのビットｂ６による読出依頼を設定す
る。ステップ７０１での判定がＮＯであったとき、また
は、ステップ７０３に続いてステップ７０４に進み、図
示しない制御信号線により送信要求が出されているかど
うかを判定する。

【００８３】ステップ７０４にて送信要求があったとき
にはステップ７０５に進み、親局に対して図示しない制
御信号線によって送信許諾（ＲＥＡＤＹ）を行い、続い
てステップ７０６にて親局から受信した一連の受信デー
タを格納する。このステップ７０６は図３における第一
の格納手段３００に対する格納動作に相当する。続くス
テップ７０７ではステップ７０６にて受信した一連の受
信データのサムチェックを行うが、このステップは図３
における異常判定手段３０７に相当するものである。次
に、ステップ７１０に進んで受信データに異常があった
かどうかを判定し、正常であればステップ７１１にて後
述するステップ７２０で計数駆動されていた異常計数カ
ウンタをリセットする。続くステップ７１２ではステッ
プ７０６での受信データが読出要求パケットであったか
出力／設定パケットであったかを判定し、読出要求の判
定であったときにはステップ７１３において読出要求コ
マンド３０Ｈとアドレスとを一時記憶する。

【００８４】ステップ７１２にて出力／設定の判定であ
ったときにはステップ７１４に進んでＡＣＫ・６１Ｈと
アドレスを一時記憶し、次にステップ７１５に進んで図
示しない受信間隔タイマが所定時間を超過したかどうか
を判定する。ここで時間超過の判定であったときにはス
テップ７１６にて、第二の異常検出出力ＥＲ２をセット
すると共に、ステータスメモリ１２９ａのビットｂ７を
論理１にセットする。ステップ７１５にて時間超過でな
いと判定されたとき、または、ステップ７１６でのセッ
ト後にはステップ７１７に進み、図示しない受信間隔タ
イマをリセットして再起動し、続くステップ７１８では
ステップ７０６で得られた書込みデータを指定されたア
ドレスのデバイスメモリに格納する。このステップは図
３における分配格納手段に相当している。

【００８５】ステップ７１０にて異常判定がなされたと
きにはステップ７２０に進み、図示しない異常計数カウ
ンタを駆動し、続くステップ７２１において異常計数カ
ウンタの現在値が所定値を超過していないかどうかを判
定する。この判定が過大判定であったときにはステップ
７２２に進み、第二の異常検出出力ＥＲ２を出力し、ス
テップ７２１にてカウンタが所定値未満であったとき、
または、ステップ７２２でのＥＲ２出力後はステップ７
２３に進み、ＮＡＣＫ・８２Ｈとアドレスを一時記憶す
る。ステップ７２４はステップ７１３と７１４と７２３
とにより構成されたブロックであり、このブロックは図
３における第二の格納手段３２０に相当するものであ
る。

【００８６】また、ステップ７２５はステップ７１０と
７１２とにより構成されたブロックであり、このブロッ
クは図３における返信パケット生成手段３１７に相当す
るものである。なお、この実施の形態では読出要求、ま
たは、出力／設定パケットに対応したＮＡＣＫ返信コー
ドを分離していないが、図３に示す通り６２Ｈまたは７
２Ｈで分離することも可能である。ステップ７２６は動
作終了のステップで、このステップにおいて上記動作開
始のステップ７００が再度活性化されることにより、再
び制御動作が繰返されるようになっている。

【００８７】ステップ７３０はステップ７０４の判定が
ＮＯのときに進み、図２の定期読出パケット２０１ｃを
受信して定期返信が許可されているかどうかを判定す
る。ここでの判定がＹｅｓであったときにはステップ７
１３に進み、定期返信の時期になっているかどうかを判
定し、定期返信の時期になっておればステップ７３２に
進み、図６ａの返信データ１から返信データ３によって
第二の車載センサ群１０２ｂや第二のアナログセンサ群
１０３ｂによる間接入力情報やステータス情報やアドレ
ス情報を返信する。ステップ７３３では返信データのア
ドレスを歩進し、動作終了のステップ７２６へ移行する
が、このステップ７３３では返信アドレスが一巡すると
自動的に最初のアドレスに復帰するようになっている。

【００８８】ステップ７３０およびステップ７３１での
判定がＮＯであって定期返信が不許可であったり定期返
信時期ではない場合にはステップ７４０に進み、上記し
た第二の格納手段７２４に格納された各種返信データと
アドレスデータを先入先出の原則で読み出し、続くステ
ップ７４１では第二の格納手段７２４内に何らかの返信
データが格納されているかどうかを判定する。返信デー
タがあった場合にはステップ７４２に進み、ステップ７
４０で読み出された返信データがステップ７１３で格納
された読出要求であったかどうかを判定する。ここでＹ
ｅｓの判定であった場合にはステップ７４３に進み、指
定されたアドレスのデバイスに関する読出データを該当
アドレスと共に返信する。

【００８９】続くステップ７４４ではステップ７４３で
返信されたデータが入出力異常発生に伴う読出依頼に対
応した選択データメモリ１２９ｂの返信であったかどう
かを判定し、この判定がＹｅｓであったときにはステッ
プ７４５に進み、選択データの内容が同一入出力番号の
ものであったかどうか、その回数が所定回数以下である
かどうかを判定する。ここでの判定がＹｅｓであればス
テップ７４６に進み、返信の対象となっている入出力異
常コードメモリ１２２ｃと１２３ｃと１２４ｃの内容や
ステータスメモリ１２９ａのビットｂ６や選択データメ
モリ１２９ｂの内容をリセットし、判定がＮＯであれば
ステップ７４７に進んで返信の対象となっている入出力
異常コードメモリ１２２ｃや１２３ｃや１２４ｃの内容
はリセットしないが、ステータスメモリ１２９ａのビッ
トｂ６や選択データメモリ１２９ｂの内容をリセットす
る。また、ステップ７４４の判定がＮＯであったりステ
ップ７４６と７４７の動作完了後は動作終了ステップ７
２６から動作開始ステップ７００に復帰する。

【００９０】ステップ７４２が読出要求でなかったとき
にはステップ７０５に進み、上記のステップ７４０で読
み出された返信データがステップ７１４で格納されたＡ
ＣＫかステップ７２４で格納されたＮＡＣＫかを判定す
る。この判定がＡＣＫであったときにはステップ７５１
に進んで、定期返信が許可されているかどうかを判定
し、許可されていなければステップ７５２にて認知デー
タＡＣＫと該当アドレスとを返信する。ステップ７０５
での判定がＮＡＣＫであったときにはステップ７５３に
進み、非認知データＮＡＣＫと該当アドレスとを返信す
る。ステップ７４１がＮＯ判定のときやステップ７５１
がＹｅｓ判定のとき、および、ステップ７５２や７５３
の終了時には動作を終了し、開始ステップ７００に戻
る。なお、ステップ７５４はステップ７４３と７５２と
７５３とで構成されたブロックで、このブロックは図３
における返信パケット編成手段３３８に相当する。ま
た、ステップ７５５はステップ７５０と７５１とで構成
されるブロックであり、このブロックは受信正常パケッ
トの返信省略手段となっている。

【００９１】以上の動作を概括的に説明すると、ステッ
プ７０１、７０２、７０３とステップ７４４、７４５、
７４６は図８で後述する入出力異常処理に関するステッ
プである。ステップ７０４〜７２４は第一の格納手段で
あるステップ７０６と返信パケット生成手段であるステ
ップ７２５と第二の格納手段であるステップ７２４によ
る仮返信データとアドレスの一時格納と、指定アドレス
のデバイスに対する書込データの分配格納を行うもので
ある。ステップ７３０〜７３３は間接入力データを定期
返信するものであり、間接入力データが多い用途ではス
テップ７３３により順次アドレスが更新されて定期返信
される。ステップ７４０〜７５３は第二の格納手段であ
るステップ７２４に一時格納された仮返信データとアド
レスを先入先出の原則で読み出し、返信パケット編成手
段であるステップ７５４により実際に返信するステップ
であるが、定期返信中の出力／設定コマンドに対するＡ
ＣＫ返信は省略され、そのかわりに正常受信間隔が所定
時間を超過するとステップ７１６によりステータス異常
が設定され、該ステータス情報はステップ７３２により
定期返信される。

【００９２】図８のタイムチャートに基づき以上の動作
を補足説明すると、図の（ａ）は図５における第二の車
載センサ群１０２ｂ、第二のアナログセンサ群１０３
ｂ、第二の電気負荷群１０４ｂの内のいずれかの入出力
に断線または短絡などの異常が発生した場合の波形の一
例を示したもので、図の８００にて示した部分は短時間
異常を示し、８０１にて示した部分は長時間異常が発生
した場合を示している。図の（ｂ）は図５における入出
力異常コードメモリ１２２ｃ、１２３ｃ、１２４ｃの記
憶状態を示す波形であり、８１０の部分は上記異常波形
８００の立上がりでセットされ、後述の読出返信波形８
６０によりリセットされる。

【００９３】同様に、８１１の部分は異常波形８０１の
立上がりによりセットされ、後述の読出返信波形８６１
によりリセットされるが、波形８０１が論理「Ｈ」レベ
ルを維持しているために直ちに再セットされて波形８１
２が発生する。ただし、２度目の読出返信波形８６２に
対しては波形８１２はリセットされずに論理「Ｈ」を維
持しており、リセット波形８１３は発生しないようにさ
れている。なお、波形８１０、８１１、８１２のセット
動作は図７のフローチャートにおけるステップ７０２に
おいて行われ、波形８１０、８１１のリセット動作は図
７のステップ７４６にて行われるものであり、リセット
波形８１３が発生しないのは図７のステップ７４５の所
定回数が２以下の場合に相当している。

【００９４】図８の（ｃ）はステータスメモリ１２９ａ
のビットｂ６（図６ａ参照）の論理レベルを示したもの
であり、波形８２０、８２１は上記（ｂ）の波形８１
０、８１１と連動して論理レベルが「Ｈ」となるが、波
形８２２は波形８１２の立上がりと連動して論理レベル
「Ｈ」にセットされ、読出返信波形８６２によりリセッ
トされる。同様に図８（ｄ）は選択データメモリ１２９
ｂ（図６ｂ参照）に異常コードと入出力番号の書込みが
なされているかどうかを示す波形であり、波形８３０、
８３１、８３２の部分は上記（ｃ）の波形８２０、８２
１、８２２と同一波形になる。なお、波形８２０、８２
１、８２２や波形８３０、８３１、８３２の立上がりは
図７のステップ７０３でセットされ、ステップ７４６、
または、７４７でリセットされるが、波形８１２がリセ
ットされないので、入出力異常コードメモリ１２２ｃ、
１２３ｃ、１２４ｃは正常状態から異常状態に変化せ
ず、波形８２２と波形８２３はリセットされたままとな
る。

【００９５】図８の（ｅ）は定期返信の波形を示すもの
であり、図７のステップ７３２を実行する期間を論理
「Ｈ」として示したものである。図８の（ｆ）の読出要
求波形８５０、８５１、８５２は、（ｅ）の定期返信の
８４０、８４１、８４２、８４３を受信した親局が定期
返信データ内のステータスメモリ１２９ａのビットｂ６
を監視し、ｂ６が論理１（波形８２０、８２１、８２
２）の時に子局に送信する読出要求コマンドであり、図
８（ｇ）の読出返信波形８６０、８６１、８６２は該読
出要求コマンドに対応して図７のステップ７４３で返信
データを返信している期間を示したものである。

【００９６】以上の動作を概括的に説明すると、波形８
００のような短時間の異常検出であっても、親局に対し
て確実に異常発生が返信できるように入出力異常コード
メモリ１２２ｃ、１２３ｃ、１２４ｃが自己保持・リセ
ットされ、返信回数が所定値を超過すると図７のステッ
プ７４５によってリセットが行われないようになってい
る。また、波形８０１のような継続的な異常発生に対し
ては、波形８１２によって一度リセットした上で引続き
波形８１２を発生させることにより確認検出することが
できるようになっている。

【００９７】確認検出された後は入出力異常コードメモ
リ１２２ｃ、１２３ｃ、１２４ｃは電源遮断されるまで
セットされたままとなり、波形８１３によりリセットさ
れたり、波形８０１の立下がりによってリセットされる
ことはない。図７のステップ７０１は入出力異常コード
メモリ１２２ｃ、１２３ｃ、１２４ｃが異常なしから異
常ありに変化したかどうかを判定するようになってお
り、波形８１２のように異常発生が確定すると、同一入
出力番号のものに関しては再度ステップ７０１がＹｅｓ
になることはない。しかし、他の入出力番号のものに新
たに異常が発生するとステップ７０１がＹｅｓの判定と
なり、上述の動作によって異常状態を返信することにな
る。

【００９８】以上のフローチャートとタイムチャートの
説明を踏まえ、図５について図１との相違点を中心に概
括的に作用動作を説明すると、図５において、マイクロ
プロセッサ１１０ｂは第一と第二の車載センサ群１０２
ａと１０２ｂおよび第一と第二のアナログセンサ群１０
３ａと１０３ｂを入力信号とし、不揮発プログラムメモ
リ１１５ｂに格納された制御プログラムや制御定数に基
づいて第一と第二の車載電気負荷群１０４ａと１０４ｂ
とを制御するが、第二の車載センサ群１０２ｂと第二の
アナログセンサ群１０３ｂと第二の車載電気負荷群１０
４ｂは第一と第二の直並列変換器１１７と１２７とを介
して間接的にマイクロプロセッサ１１０ｂとシリアル交
信するようになっている。

【００９９】第二の車載センサ群１０２ｂと第二のアナ
ログセンサ群１０３ｂとには、運転開始時にプログラム
メモリ１１５ｂからシリアル送信されるフィルタ定数メ
モリ１２２ａと１２３ａとが設けられていると共に、入
出力異常コードメモリ１２２ｃと１２３ｃと１２４ｃと
の内容は選択データメモリ１２９ｂを介してマイクロプ
ロセッサ１１０ｂに返信されるようになっているが、マ
イクロプロセッサ１１０ｂの基本的な動作は図４のフロ
ーチャートで示したとおりである。なお、読出依頼に基
づく選択データメモリ１２９ｂ内のデータは、図４（実
施の形態１）のステップ４４６で読出格納されるもので
あるが、ステップ４４７は入出力異常判定を行うための
確認処理手段となっていて、このステップでは図８
（ａ）の波形８００のような短時間異常や、波形８０１
のような継続的異常に対して返信回数が所定値を超過し
たときに当該入出力番号の異常を確定するものであり、
図７のステップ７４５によって返信停止されても当該番
号の入出力異常として確定しておくためのものである。

【０１００】実施の形態３．図９は、この発明の実施形
態３による車載電子制御装置を説明するもので、定期返
信データの割付を示したものである。図９の（ａ）はス
テータスメモリ１２９ｃを示すもので、ステータスメモ
リ１２９ｃはビットｂ０からビットｂ７により構成され
ており、その内の下位６ビットは定期返信データの循環
アドレスを表している。また、ステータスメモリ１２９
ｃのビットｂ７は、図７のステップ７１５にて説明した
受信間隔異常検出手段により受信間隔異常が検出されて
いるかどうかを表現するフラグビットとなっている。な
お、上記ステータスメモリ１２９ｃの内容は定期返信パ
ケット２０３ｃ、２０３ｄ（図２参照）における返信デ
ータ３としてそのまま返信されるものである。

【０１０１】図９（ｂ）は選択データメモリ１２９ｄを
示すもので、選択データメモリ１２９ｄの下位２ビット
は入出力の断線や短絡異常に対するコード番号であり、
例えば、断線異常ならばビットｂ０が論理１となり、短
絡異常ならばビットｂ１が論理１となるものである。ま
た、上位６ビットは第二の車載センサ群１０２ｂや第二
のアナログセンサ群１０３ｂや第二の電気負荷群１０４
ｂの入出力番号（アドレス）を示すものである。

【０１０２】なお、選択データメモリ１２９ｄには正常
から異常に変化した入出力の番号と異常コードが格納さ
れるようになっており、同時に複数の異常が発生した場
合には第二の選択データメモリ１２９ｅに対して入出力
番号と異常コードが格納できるようになっている。さら
に多くの入出力異常が同時発生した時には、図示しない
先入先出テーブルを用いて順次全ての返信が行われる。
親局が読出要求コマンドによって選択データメモリの内
容を読み出すときには、例えば、選択データメモリ１２
９ｄや１２９ｅのアドレスとしてＦＥＨやＦＦＨを指定
して読み出しすることができる。

【０１０３】図９（ｃ）は定期返信データマップを示す
もので、返信データ１と返信データ２とは図２の定期返
信パケット２０３ｃや２０３ｄに示したものである。返
信データ３の下位６ビットの内容が０Ｈ（Ｈは１６進数
の意味）の時には、１６点以下の第二の車載センサ群１
０２ｂのＯＮ／ＯＦＦ状態が返信されることを意味して
いる。返信データ３の下位６ビットの内容が１Ｈ（Ｈは
１６進数の意味）の時には、１５点以下の第二のアナロ
グセンサ群１０３ｂの内、１番目のデジタル変換値（分
解能は１６ビット以下）が返信されることを意味してい
る。返信データ３の下位６ビットの内容が２Ｈの時に
は、第一の選択データメモリ１２９ｄと第二の選択デー
タメモリ１２９ｅの内容が返信されることを意味してい
る。以下同様に１５番目のデジタル変換値が返信され、
返信用循環アドレスは２ＣＨから０Ｈに復帰して循環す
るようになっている。

【０１０４】なお、ステータスメモリ１２９ｃのビット
ｂ６を入出力異常発生フラグとし、入出力異常が発生し
ていない（異常無しから有りに変化したものがない）と
きにはｂ６の値を論理０にして置くことにより、返信用
循環アドレス２Ｈ、５Ｈ、８Ｈ、・・・・、２ＣＨの全
てをスキップするような返信省略手段を用いることもで
きる。

【０１０５】実施の形態４．図１０は、この発明の実施
形態４による車載電子制御装置を説明するもので、定期
返信データの割付図を示したものであり、この実施の形
態においては、入出力異常コードメモリ１２２ｃと１２
３ｃと１２４ｃとに代わって選択データメモリ１２９ｇ
と１２９ｈと１２９ｉそのものが入出力異常コードメモ
リを兼ねるようにしたものである。図１０の（ａ）はス
テータスメモリ１２９ｆを示し、ステータスメモリ１２
９ｆはビットｂ０からビットｂ７で構成されており、そ
の内の下位４ビットは定期返信データのアドレスを表し
ている。

【０１０６】下位４ビットの内容が０Ｈ（Ｈは１６進数
の意味）の時には、図２の定期返信パケット２０３ｃや
２０３ｄにおける返信データ１と返信データ２とに対し
て、１６点以下の第二の車載センサ群１０２ｂのＯＮ／
ＯＦＦ状態が格納されることを意味している。下位４ビ
ットの内容が１〜ＦＨ（Ｈは１６進数の意味）のときに
は、図２の定期返信パケット２０３ｃや２０３ｄにおけ
る返信データ１と返信データ２に対して、１５点以下の
第二のアナログセンサ群１０３ｄのデジタル変換値が格
納されることを意味している。また、上記ステータスメ
モリ１２９ｆの内容は定期返信パケットにおける返信デ
ータ３としてそのまま返信されるものである。

【０１０７】ステータスメモリ１２９ｆの上位４ビット
の内、ビットｂ７は図７のステップ７１５で説明した受
信間隔異常検出手段により受信間隔異常が検出されてい
るかどうかを表現するフラグビット、ビットｂ６は選択
データメモリ１２９ｇに異常コードが書込まれたかどう
かを表現するフラグビット、ビットｂ５は選択データメ
モリ１２９ｈに異常コードが書込まれたかどうかを表現
するフラグビット、ビットｂ４は選択データメモリ１２
９ｉに異常コードが書込まれたかどうかを表現するフラ
グビットとなっており、マイクロプロセッサ１１０ｂに
対する読出依頼を行う時にはビットｂ６〜ビットｂ４の
いずれか一つまたは複数を論理１に活性化するようにな
っている。

【０１０８】なお、複数のフラグビットが論理「１」と
なった場合には順次読み取りが行われ、読み出し要求に
伴う返信によりフラグビットはリセットされるようにな
っている。また、フラグビットｂ６〜ｂ４が論理「１」
になるのは、選択データメモリ１２９ｇ、１２９ｈ、１
２９ｉの中のどれかのビットが０から１に変化した場合
である。

【０１０９】図１０の（ｂ）において、特定アドレス＃
ＦＤＨが与えられた選択データメモリ１２９ｇの下位２
ビットは異常番号１の断線や短絡異常に対するコード番
号であり、例えば、断線異常ならばビットｂ０が論理１
となり、短絡異常ならばビットｂ１が論理１となるもの
である。選択データメモリ１２９ｇの続く２ビットは異
常番号２の断線や短絡異常に対するコード番号であり、
例えば、断線異常ならばビットｂ２が論理１となり、短
絡異常ならばビットｂ３が論理１となるものである。

【０１１０】以下同様に、選択データメモリ１２９ｇの
上位２ビットは異常番号４の断線や短絡異常に対するコ
ード番号であり、例えば、断線異常ならばビットｂ６が
論理１となり、短絡異常ならばビットｂ７が論理１とな
るものである。特定アドレス＃ＦＥＨが与えられた選択
データメモリ１２９ｈや、特定アドレス＃ＦＦＨが与え
られた選択データメモリ１２９ｉについても同様であ
り、この実施の形態では３個の選択データメモリ１２９
ｇと１２９ｈと１２９ｉとにより１２点の異常情報が格
納されるようになっている。なお、これらの異常番号１
〜１２は第二の車載センサ群１０２ｂや第二のアナログ
センサ群１０３ｂや第二の電気負荷群１０４ｂの中から
安全上必要とされた１２点以下の入出力を抽出し、抽出
された入出力に対して１〜１２の番号を割り付けるもの
である。

【０１１１】以上、実施の形態１〜実施の形態４にて各
実施の形態を説明したが、これらの実施の形態において
次のようにすることができる。すなわち、実施の形態１
および実施の形態２においては、併用制御回路１２０ａ
が第二の車載センサ群１０２ｂや第二のアナログセンサ
群１０３ｂからの入力情報を親局側のマイクロプロセッ
サ１１０ａに送信したり、該マイクロプロセッサ１１０
ａによる制御出力を第二の電気負荷群１０４ｂに送信す
る場合について説明したが、併用制御回路１２０ａの機
能分担を強化して、一部の電気負荷の制御を併用制御回
路１２０ａ側で実行することもできる。

【０１１２】また、各通信パケットに設けられた開始・
終了判定手段としてのデータフレームを省略して、親局
・子局間に接続された制御線を用いて開始・終了の判定
を行うようにすることもできる。例えば、親局から子局
に対して書込制御信号線と読出制御信号線とを設け、出
力／設定コマンドに替わって書込制御信号線の論理レベ
ルを「Ｈ」にすることにより書込データ・格納先アドレ
スデータ・チェックサムデータの送信開始と終了を指示
することができる。また、読出要求コマンドに替わって
読出制御信号線の論理レベルを「Ｈ」にすることにより
読出先アドレスデータ・チェックサムデータの送信開始
と終了とを指示することができる。

【０１１３】さらに、電気負荷の断線や短絡検出に関し
ては次のような公知技術を用いることができる。すなわ
ち、電気負荷に直列接続された開閉素子を導通駆動した
ときの負荷電流が過大であれば負荷短絡と判定し、開閉
素子を遮断したときの開閉素子間電圧が過少であれば負
荷断線と判定する。また、誘導性電気負荷の場合には直
列開閉素子による電流遮断時の誘導サージ電圧が所定値
以上あるかどうかにより、負荷の短絡または断線を検出
することができ、この場合には短絡と断線の区分が付け
られないため、例えば異常コードのｂ０とｂ１とを共に
論理１にしておくことになる。可変抵抗によるアナログ
信号に関しては、入力端子間にプルアップまたはプルダ
ウン抵抗を設けたり、可変抵抗の両端に直列抵抗を接続
しておくことにより、信号配線の混触や断線を検出した
り、アナログ信号の急変を検出して異常判定を行った
り、二重系設置された一対の可変抵抗出力の相対比較に
よって異常検出を行うことができる。

【０１１４】また、セレクタースイッチのように複数の
スイッチのどれか一つが選択的に動作する場合、全ての
スイッチがＯＦＦしたことによって断線異常とし、複数
の入力が同時動作したことによって短絡異常と判定する
ことができるが、このような簡易判定手段による判定結
果は複数のスイッチを一つのグループとして判定するも
のであって、個別に判定することはできない。入出力の
異常検出としては、安全上重要なものや、容易に異常判
定できるものなどに限定され、全ての入出力に適用する
必要はない。

【０１１５】

【発明の効果】以上に説明したように、この発明の車載
電子制御装置において、請求項１に記載の発明によれ
ば、親局用直並列変換器が接続されたマイクロプロセッ
サと、親局用直並列変換器とシリアル接続された子局用
直並列変換器が接続された併用制御回路とを有してお
り、親局から子局に対する下り送信を格納する第一の格
納手段と、この格納されたデータを監視する異常判定手
段と、第一の格納手段に格納されたコマンドデータが書
込／設定コマンドであるときにデバイスメモリに転送す
る分配格納手段と、マイクロプロセッサに対する上り返
信情報を生成する返信パケット生成手段と、返信情報を
順次格納して渋滞を待避しながら先入れ先出しにて読み
出す第二の格納手段と、読み出した複数の返信情報を編
成しながら最新情報を付加して返信する返信パケット編
成手段とを備えるようにしたので、上り通信が一時的に
渋滞しても先入れ先出し動作を行う第二の格納手段によ
り下り通信が遅滞なく継続できると共に、渋滞していた
返信データには最新の読み出し情報が付加されて返信す
ることができ、送受信のタイミングに対する自由度が向
上して効率的なシリアル通信ができるものである。

【０１１６】また、請求項２に記載の発明によれば、請
求項１において併用制御回路は補助マイクロプロセッサ
と補助プログラムメモリと補助ＲＡＭとから構成される
ようにしたので、制御の一部を補助マイクロプロセッサ
により分担させてメインマイクロプロセッサの負担を軽
減させることができ、シリアル通信を効率化することが
できるものである。

【０１１７】さらに、請求項３に記載の発明によれば、
親局から子局に送信される下りシリアルデータには出力
／設定パケットと読出要求パケットとを有しており、子
局用直並列変換器から親局用直並列変換器に返信される
上りシリアルデータには受信正常パケットと読出返信パ
ケットと受信異常パケットとを備えるようにし、下りシ
リアルデータによる指令とこの指令に対する上りシリア
ルデータによる返信との関連性が各パケットに包含され
たアドレスデータにより対応付けられるようにしたの
で、授受確認を行いながら双方向の送受信が行えると共
に、初期設定を行うために下り通信の多い運転開始時に
は出力／設定パケットを多用し、不定期的に読出要求パ
ケットと読出返信パケットとにより上り返信データを得
るようにして上り返信の頻度を抑制し、運転開始時など
における通信を効率的に行うことができるものである。

【０１１８】さらにまた、請求項４に記載の発明によれ
ば、親局から子局に送信される下りシリアルデータには
定期読出パケットを有し、子局から親局に返信される上
りシリアルデータには定期返信パケットを有しており、
定期返信パケットは指令データにより指令された時間間
隔で定期的に返信するようにしたので、上り返信データ
の多い通常運転時にはマイクロプロセッサが定期読出パ
ケットをその都度送信することなく定期返信パケットに
よる返信が可能となり、下り送信データの削減とこれに
伴う上り応答返信の削減ができ、通信を効率的に行うこ
とができるものである。

【０１１９】また、請求項５に記載の発明によれば、親
局用直並列変換器がバス接続されたマイクロプロセッサ
と、親局用直並列変換器にシリアル接続された子局用直
並列変換器がバス接続され、選択データメモリを有する
併用制御回路とを備え、親局用直並列変換器から子局用
直並列変換器に送信される下りシリアルデータには出力
／設定パケットと読出要求パケットとを有し、子局から
親局に返信される上りシリアルデータには読出返信パケ
ットと定期返信パケットとを有し、選択データメモリ
は、併用制御回路により特定アドレスのメモリに格納さ
れると共に、子局が親局に返信する不定期データの情報
を含み、読出返信パケットまたは定期返信パケットによ
り親局に返信されるようにしたので、マイクロプロセッ
サは出力／設定パケットによる定期的な下り通信と、読
出要求パケットによる不定期な通信とで情報の相互交換
ができ、併用制御回路は定期返信パケットによる定期的
な情報返信を行うと共に、併用制御回路側の判断で多数
の不定期データを選択データメモリに格納して逐次更新
しながら返信することができ、無駄な情報を常時返信す
ることなく効率的な通信を行うことができるものであ
る。

【０１２０】さらに、請求項６に記載の発明によれば、
定期返信パケットは返信用循環アドレス情報を包含して
おり、選択データメモリの内容を返信用循環アドレス情
報により区分しながら順次返信するようにしたので、併
用制御回路は選択データメモリの内容を更新することに
より様々な返信データをマイクロプロセッサ側に返信す
ることができ、また、返信用循環アドレス情報のアドレ
ス量を多くして低頻度返信データと複数回の高頻度返信
データとを混合配置したテーブルアドレスとすることに
より、急ぐ返信データはより早く返信できるようにする
ことが可能になるものである。

【０１２１】さらにまた、請求項７に記載の発明によれ
ば、定期返信パケットは読出依頼情報を包含しており、
選択データメモリの内容は読出依頼情報に基づく親局用
直並列変換器からの読み出し要求に対応した読出返信パ
ケットにより親局用直並列変換器に返信されるようにし
たので、定期返信データが多いときには読出依頼を行う
ことにより速やかに選択データメモリの内容を返信する
ことができるものである。

【０１２２】また、請求項８に記載の発明によれば、併
用制御回路にはバス接続された入力異常コードメモリ、
または／および、出力異常コードメモリを有しており、
入力異常コードメモリと出力異常コードメモリの内容は
選択的に選択データメモリに格納されるか、あるいは、
入力異常コードメモリと出力異常コードメモリが選択デ
ータメモリとして使用されるようにしたので、限られた
選択データメモリを用いて多数の入出力異常情報を適時
に返信することができるものである。

【０１２３】さらに、請求項９に記載の発明によれば、
併用制御回路は、入出力異常コードメモリに格納される
異常情報に対する自己保持リセット手段と返信停止手段
とを有すると共に、マイクロプロセッサは、受信した異
常情報の確認処理手段を有しており、自己保持リセット
手段は検出された入出力異常を記憶保持すると共にマイ
クロプロセッサに対して異常情報を返信することにより
リセットし、返信停止手段は同一入出力番号に関する選
択データメモリの返信回数が所定値を越えたときに該当
する入出力番号に関して自己保持リセット手段によるリ
セット操作を停止して該当する入出力番号の異常を選択
データメモリから消去し、確認処理手段は複数回の異常
情報の読み出しにより異常を確定することにより、入出
力異常の継続確認と確認後の返信停止とを行うようにし
たので、入出力の一時的な異常や継続的な異常に対して
確実に異常検出ができると共に、異常確定後の入出力異
常情報は選択データメモリから返信されないようにし、
上り返信データを確実に削減することができるものであ
る。

【０１２４】さらにまた、請求項１０に記載の発明によ
れば、第二の車載センサ群にはアナログセンサ群が含ま
れており、アナログセンサ群からの入力が多チャンネル
ＡＤ変換器によりデジタル変換され、このデジタル変換
されたデータが読出返信パケット、または、定期返信パ
ケットによりマイクロプロセッサに供給されるようにし
たので、併用制御回路側で扱う入力情報を多くしてマイ
クロプロセッサの入出力ピン数が過大になるのを抑制
し、高性能で安価なシステムを構築することができるも
のである。

【０１２５】また、請求項１１に記載の発明によれば、
子局用直並列変換器にバス接続された設定デバイスを、
第二の車載センサ群からのＯＮ／ＯＦＦ情報に対するデ
ジタルフィルタ、または、併用制御回路に多チャンネル
ＡＤ変換器を介してバス接続されたアナログセンサ群か
らの入力信号に対するデジタルフィルタのフィルタ定数
設定メモリとしたので、フィルタ用コンデンサを小型化
することができ、フィルタ定数をソフトウエア上で変更
可能となるのでハードウエアの標準化が可能となるもの
である。また、フィルタ定数は入出力情報の少ない運転
開始時に集中的に送信して設定することができるもので
ある。

【０１２６】さらに、請求項１２に記載の発明によれ
ば、マイクロプロセッサのウォッチドッグ信号を監視す
るウォッチドッグタイマと、親局子局間のシリアルデー
タを監視する第一と第二の相互監視手段と、ウォッチド
ッグタイマのリセットパルスと第一と第二の相互監視手
段が出力する異常検出出力を記憶し、電源投入時にはこ
れらの記憶をリセットする異常記憶回路とを備えてお
り、異常記憶回路が異常を記憶しているときには特定の
電気負荷の駆動を停止すると共に、異常警報表示を動作
させるようにしたので、一時的なノイズ誤動作などによ
るマイクロプロセッサの暴走に対してはマイクロプロセ
ッサを直ちに再起動させると共に、その他の異常に対し
てはマイクロプロセッサの運転を継続して燃料噴射や点
火の出力を継続し、内燃機関を停止させないようにする
ことができる一方、異常発生時には一時的な異常であっ
ても補助的な電気負荷の駆動を停止し、警報表示すると
共に、一時的な異常に対しては内燃機関の再起動により
回復させることができ、安全性と利便性とを満たすこと
ができるものである。

【０１２７】さらにまた、請求項１３に記載の発明によ
れば、第一の相互監視手段は返信間隔異常検出手段を包
含しており、この返信間隔異常検出手段は定期返信パケ
ットの受信間隔が所定値を越えたときに異常検出出力を
出力するようにしたので、マイクロプロセッサによる併
用制御回路の暴走監視など監視機能を強化することがで
きるものである。

【０１２８】また、請求項１４に記載の発明によれば、
第二の相互監視手段は受信間隔異常検出手段を包含して
おり、受信間隔異常検出手段は、出力／設定パケットの
受信間隔が所定値を越えたときに異常検出出力を出力す
ると共に、受信間隔の異常を検出していないときには出
力／設定パケットに対応した受信正常パケットの返信を
省略する返信省略手段を備えるようにしたので、併用制
御回路によるマイクロプロセッサの監視機能を強化する
ことができると共に、正常通信時においては上り返信情
報を削減でき、効率的な通信を行うことができるもので
ある。

【０１２９】さらに、請求項１５に記載の発明によれ
ば、定期返信パケットはステータス情報を含んでおり、
このステータス情報は併用制御回路の状態をマイクロプ
ロセッサに定期的に通報すると共に、少なくとも受信間
隔異常検出手段による検出結果が正常か否かの情報を含
むようにしたので、正常通信時の上り返信情報を削減省
略してもマイクロプロセッサはステータス情報により間
接的に併用制御回路における正常受信を認知することが
できるものである。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による車載電子制御
装置の全体ブロック図である。

【図２】 この発明の実施の形態１による車載電子制御
装置の通信用パケット構成図である。

【図３】 この発明の実施の形態１による車載電子制御
装置の子局側の機能ブロック図である。

【図４】 この発明の実施の形態１による車載電子制御
装置の動作を説明するフローチャートである。

【図５】 この発明の実施の形態２による車載電子制御
装置の全体ブロック図である。

【図６】 この発明の実施の形態２による車載電子制御
装置の定期返信データの割付図である。

【図７】 この発明の実施の形態２による車載電子制御
装置の動作を説明するフローチャートである。

【図８】 この発明の実施の形態２による車載電子制御
装置の動作を説明するタイムチャートである。

【図９】 この発明の実施の形態３による車載電子制御
装置の定期返信データの割付図である。

【図１０】 この発明の実施の形態４による車載電子制
御装置の定期返信データの割付図である。

【符号の説明】

１００ａ、１００ｂ 車載電子制御装置、１０２ａ 第
一の車載センサ群、１０２ｂ 第二の車載センサ群、１
０３ａ 第一のアナログセンサ群、１０３ｂ 第二のア
ナログセンサ群、１０４ａ 第一の電気負荷群、１０４
ｂ 第二の電気負荷群、１０６ａ 電源リレー、１０７
ａ 負荷電源リレー、１０８ 異常警報表示器、１１０
ａ、１１０ｂ マイクロプロセッサ、１１１ シリアル
インタフェース、１１２ａ、１２２ｂ 入力信号用イン
タフェース回路、１１３ａ、１２３ｂ ＡＤ変換器、１
１４ａ、１２４ｂ 出力信号用インタフェース回路、１
１５ａ、１１５ｂ 不揮発プログラムメモリ、１１６
ＲＡＭ、１１７ 第一の直並列変換器（親局）、１１
８、１２８ データバス、１２０ａ 併用制御回路、１
２０ｂ 補助マイクロプロセッサ、１２２ａ、１２３ａ
フィルタ定数メモリ、１２２ｃ、１２３ｃ、１２４ｃ
入力異常コードメモリ、１２５ 補助プログラムメモ
リ、１２６ｂ 補助ＲＡＭ、１２６ａ バッファメモ
リ、１２７ 第二の直並列変換器（子局）、１２９ａ
ステータスメモリ、１２９ｂ 選択データメモリ、１３
０ ウォッチドッグタイマ、１３１ａ 異常記憶回路、
１３２ａ 駆動停止手段、１３４ 電源ユニット、１３
５ 電源検出回路、１３６ 駆動素子、１３７ 反転駆
動素子、２０１ａ 出力／設定パケット、２０１ｂ 読
出要求パケット、２０１ｃ 定期読出パケット、２０２
ａ 受信間隔異常検出手段、２０２ｂ、２０２ｃ 第二
の相互監視手段、２０３ａ 受信正常パケット、２０３
ｂ 読出返信パケット、２０４ａ、２０４ｂ、２０４ｃ
受信異常パケット２０５ａ 分配格納手段、２０５
ｂ、２０６ａ 異常検出手段、２０７ａ、２０６ｂ、２
０６ｃ、２０６ｄ 第一の相互監視手段、２０３ｃ 定
期返信パケット、３００ 第一の格納手段、３０１ カ
ウンタ、３０２、３２２ デコーダ、３０３ コマンド
デコーダ、３０４、３２８ 論理和素子、３０５ 加算
器、３０６ 加算結果レジスタ、３０７ 異常判定手
段、３０８ 比較定数レジスタ、３０９ 遅延タイマ、
３１０ ゲート素子、３１１ アドレスデコーダ、３１
２ａ、３１２ｂ デバイスメモリ、３１３ 分配格納手
段、３１４ エラーカウンタ、３１５ 異常検出出力、
３１６ 受信間隔異常検出手段、３１７ 返信パケット
生成手段、３２０ 第二の格納手段、３２１ リングカ
ウンタ、３２３ 定期返信パケット生成手段、３１２４
定期返信間隔タイマ、３２５ 返信データ、３２６
アドレスデータ、３２７ スキップ信号発生回路、３３
０ フレーム選択手段、３３８ 返信パケット編成手
段。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 後閑 博 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 田中 淳也 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (15)

【特許請求の範囲】
1. 【請求項１】 プログラムメモリと演算用ＲＡＭと第一
   の車載センサ群を接続するインタフェース回路と第一の
   電気負荷群を接続するインタフェース回路と親局用直並
   列変換器とがバス接続されたマイクロプロセッサ、前記
   親局用直並列変換器とシリアル接続された子局用直並列
   変換器と第二の車載センサ群を接続するインタフェース
   回路と第二の電気負荷群を接続するインタフェース回路
   とがバス接続され、第一の格納手段と第二の格納手段と
   異常判定手段と分配格納手段と返信パケット生成手段と
   返信パケット編成手段とを有する併用制御回路を備え、
   前記第一の格納手段は前記子局用直並列変換器が前記親
   局用直並列変換器を介して受信したコマンドデータとア
   ドレスデータと書込データとサムチェック照合データと
   を順次格納し、前記異常判定手段は前記第一の格納手段
   に格納されたデータに対するビット情報の欠落や混入を
   監視し、前記分配格納手段は前記第一の格納手段に格納
   された前記コマンドデータが書込データを伴った書込／
   設定コマンドであるときに格納された前記アドレスデー
   タと前記書込データとに基づき指定アドレスのデバイス
   メモリに前記書込データを転送し、前記返信パケット生
   成手段は前記異常判定手段の判定結果と前記コマンドデ
   ータとに基づき返信データを選択すると共にこれを前記
   アドレスデータと組み合わせて返信情報を合成し、前記
   第二の格納手段には前記返信パケット生成手段により生
   成された前記返信情報が順次格納されて返信の渋滞を待
   避しながら先入れ先出しにて読み出され、前記返信パケ
   ット編成手段は前記第二の格納手段から読み出された前
   記返信情報に基づき前記子局用直並列変換器に供給され
   る複数の前記返信情報を所定の順序で編成すると共に、
   渋滞待避していた前記返信情報に最新情報による加算デ
   ータを生成付加して返信するようにしたことを特徴とす
   る車載電子制御装置。
2. 【請求項２】 前記併用制御回路は補助マイクロプロセ
   ッサと補助プログラムメモリと補助ＲＡＭとから構成さ
   れており、前記補助マイクロプロセッサは前記第一と第
   二の格納手段と前記異常判定手段と前記分配格納手段と
   前記返信パケット生成手段と前記返信パケット編成手段
   とを備えており、前記補助プログラムメモリには前記補
   助マイクロプロセッサの各手段に対するプログラムを格
   納し、前記補助ＲＡＭを前記第一と第二の格納手段にお
   けるバッファメモリ、および、前記補助マイクロプロセ
   ッサの演算処理用メモリとしたことを特徴とする請求項
   １に記載の車載電子制御装置。
3. 【請求項３】 前記親局用直並列変換器から前記子局用
   直並列変換器に送信される下りシリアルデータにはデー
   タの開始／終了判定手段とビット情報欠落・混入監視手
   段とコマンド識別手段とを有する出力／設定パケットと
   読出要求パケットとを有しており、前記子局用直並列変
   換器から前記親局用直並列変換器に返信される上りシリ
   アルデータにはデータの開始／終了判定手段とビット情
   報欠落・混入監視手段と返信種別識別手段とを有する受
   信正常パケットと読出返信パケットと受信異常パケット
   とを有しており、前記出力／設定パケットには少なくと
   も前記第二の電気負荷群に対する駆動出力、または、前
   記子局用直並列変換器にバス接続された設定デバイスに
   対して定数設定データを送信する書込先アドレスデータ
   と書込データとを有し、前記読出要求パケットには少な
   くとも前記第二の車載センサ群によるＯＮ／ＯＦＦ情報
   を送信要求する読出先アドレスデータを有し、前記受信
   正常パケットには前記出力／設定パケットに対する返信
   データとして受信正常コードデータと予め指定されたア
   ドレスデータとを有し、前記読出返信パケットには前記
   読出要求パケットに対する返信データとして予め指定さ
   れたアドレスデータとそのアドレスの読出データとを有
   し、前記受信異常パケットには前記出力／設定パケッ
   ト、または、前記読出要求パケットに対する返信データ
   としてサムチェック異常に伴う受信異常コードデータと
   予め指定されたアドレスデータとを有し、前記下りシリ
   アルデータによる指令とこの指令に対する前記上りシリ
   アルデータによる返信との関連性が各パケットに包含さ
   れたアドレスデータにより対応付けられていることを特
   徴とする請求項１または請求項２に記載の車載電子制御
   装置。
4. 【請求項４】 前記下りシリアルデータにはデータの開
   始／終了判定手段とビット情報欠落・混入監視手段とコ
   マンド識別手段とを有する定期読出パケットを有し、前
   記上りシリアルデータにはデータの開始／終了判定手段
   とビット情報欠落・混入監視手段とを有する定期返信パ
   ケットを有しており、前記定期読出パケットは特定アド
   レスデータと定期読出間隔を指定する指令データを有
   し、前記定期返信パケットは前記第二の車載センサ群か
   らの入力信号を順次、または、一括して返信する返信デ
   ータが付加されており、前記定期返信パケットは前記指
   令データにより指令された時間間隔で定期的に返信する
   と共に、前記指令データが所定の数値以外のとき、また
   は、特定数値であるときには定期返信を停止することを
   特徴とする請求項３に記載の車載電子制御装置。
5. 【請求項５】 プログラムメモリと演算用ＲＡＭと第一
   の車載センサ群を接続するインタフェース回路と第一の
   電気負荷群を接続するインタフェース回路と親局用直並
   列変換器とがバス接続されたマイクロプロセッサ、前記
   親局用直並列変換器にシリアル接続された子局用直並列
   変換器と第二の車載センサ群を接続するインタフェース
   回路と第二の電気負荷群を接続するインタフェース回路
   とがバス接続され、選択データメモリを有する併用制御
   回路を備え、前記親局用直並列変換器から前記子局用直
   並列変換器に送信される下りシリアルデータには出力／
   設定パケットと読出要求パケットとを有し、前記子局用
   直並列変換器から前記親局用直並列変換器に返信される
   上りシリアルデータには読出返信パケットと定期返信パ
   ケットとを有しており、前記出力／設定パケットは少な
   くとも前記第二の電気負荷群に対する駆動出力、また
   は、前記子局用直並列変換器にバス接続された設定デバ
   イスに対する定数設定データを送信する書込先アドレス
   データと書込データとを有し、前記読出要求パケットに
   は少なくとも前記第二の車載センサ群によるＯＮ／ＯＦ
   Ｆ情報を送信要求する読出先アドレスデータを有し、前
   記読出返信パケットには前記読出要求パケットに対する
   返信データとして少なくとも予め指定されたアドレスの
   読出データを有し、前記定期返信パケットには少なくと
   も前記第二の車載センサ群からの入力信号を順次、また
   は、一括して返信する返信データを有し、前記選択デー
   タメモリは、前記併用制御回路により一個または複数個
   の特定アドレスのメモリに格納されると共に、前記子局
   用直並列変換器が前記親局用直並列変換器に返信する不
   定期データの情報を含むメモリであって、前記読出返信
   パケットまたは前記定期返信パケットにより前記親局用
   直並列変換器に返信されるようにしたことを特徴とする
   車載電子制御装置。
6. 【請求項６】 前記定期返信パケットは返信用循環アド
   レス情報を包含しており、前記第二の車載センサ群から
   の入力信号に加えて前記選択データメモリの内容を前記
   返信用循環アドレス情報により区分しながら順次返信す
   るように構成したことを特徴とする請求項５に記載の車
   載電子制御装置。
7. 【請求項７】 前記定期返信パケットは読出依頼情報を
   包含しており、この読出依頼情報は前記併用制御回路が
   定期返信データの対象外となっている各データを選択し
   て前記マイクロプロセッサに対して読み出し依頼するス
   テータス情報であり、前記選択データメモリの内容は前
   記読出依頼情報に基づく前記親局用直並列変換器からの
   読み出し要求に対応した読出返信パケットにより前記親
   局用直並列変換器に返信されることを特徴とする請求項
   ５に記載の車載電子制御装置。
8. 【請求項８】 前記併用制御回路にバス接続された入力
   異常コードメモリ、または／および、出力異常コードメ
   モリを有しており、前記入力異常コードメモリは前記第
   二の車載センサ群、または／および、入力信号配線の断
   線や短絡異常の有無と詳細異常情報コード番号とを記憶
   しており、前記出力異常コードメモリは前記第二の電気
   負荷群、または／および、出力配線の断線や短絡異常の
   有無と詳細異常情報コード番号とを記憶しており、前記
   入力異常コードメモリと前記出力異常コードメモリの内
   容は選択的に前記選択データメモリに格納されるか、あ
   るいは、前記入力異常コードメモリと前記出力異常コー
   ドメモリが前記選択データメモリとして使用されるよう
   にしたことを特徴とする請求項５に記載の車載電子制御
   装置。
9. 【請求項９】 前記併用制御回路は、前記入力異常コー
   ドメモリと前記出力異常コードメモリに格納される異常
   情報に対する自己保持リセット手段と返信停止手段とを
   有すると共に、前記マイクロプロセッサは、受信した異
   常情報の確認処理手段を有しており、前記自己保持リセ
   ット手段は検出された入出力異常を記憶保持すると共に
   前記マイクロプロセッサに対して異常情報を返信するこ
   とによりリセットし、前記返信停止手段は同一入出力番
   号に関する前記選択データメモリの返信回数が所定値を
   越えたときに該当する入出力番号に関して前記自己保持
   リセット手段によるリセット操作を停止して該当する入
   出力番号の異常を前記選択データメモリから消去し、前
   記確認処理手段は複数回の異常情報の読み出しにより異
   常を確定することにより、入出力異常の継続確認と確認
   後の返信停止とを行うことを特徴とする請求項８に記載
   の車載電子制御装置。
10. 【請求項１０】 前記第二の車載センサ群にはアナログ
    センサ群が含まれており、前記アナログセンサ群からの
    入力が多チャンネルＡＤ変換器によりデジタル変換さ
    れ、このデジタル変換されたデータが前記読出返信パケ
    ット、または、定期返信パケットにより前記マイクロプ
    ロセッサに供給され、前記第一の電気負荷群と前記第二
    の電気負荷群との制御情報となることを特徴とする請求
    項１〜請求項９のいずれか一項に記載の車載電子制御装
    置。
11. 【請求項１１】 前記子局用直並列変換器にバス接続さ
    れた前記設定デバイスは、前記第二の車載センサ群から
    のＯＮ／ＯＦＦ情報に対するデジタルフィルタ、また
    は、前記併用制御回路に多チャンネルＡＤ変換器を介し
    てバス接続されたアナログセンサ群からの入力信号に対
    するデジタルフィルタのフィルタ定数設定メモリである
    ことを特徴とする請求項３または請求項５に記載の車載
    電子制御装置。
12. 【請求項１２】 前記マイクロプロセッサのウォッチド
    ッグ信号を監視するウォッチドッグタイマと、シリアル
    データを監視する第一と第二の相互監視手段と、異常検
    出出力を記憶する異常記憶回路とを備えており、前記ウ
    ォッチドッグタイマは前記マイクロプロセッサが発生す
    るウォッチドッグクリヤ信号を監視してクリヤ信号のパ
    ルス幅が所定値を越えたときにリセットパルスを出力し
    て前記マイクロプロセッサを再起動し、前記第一の相互
    監視手段は前記マイクロプロセッサで実行され、前記併
    用制御回路から返信されるシリアルデータのサムチェッ
    クの異常や遅延タイムアウト異常が所定回数継続したと
    きに異常検出出力を出力し、前記第二の相互監視手段は
    前記併用制御回路に包含され、前記マイクロプロセッサ
    から送信されるシリアルデータのサムチェック異常が所
    定回数継続したときに異常検出出力を出力し、前記異常
    記憶回路は前記リセットパルスと前記第一と第二の相互
    監視手段が出力する前記異常検出出力を記憶すると共
    に、電源投入時にはこれらの記憶をリセットし、前記異
    常記憶回路が異常を記憶しているときには特定の電気負
    荷の駆動を停止すると共に、異常警報表示を動作させる
    ことを特徴とする請求項１または請求項５に記載の車載
    電子制御装置。
13. 【請求項１３】 前記第一の相互監視手段は返信間隔異
    常検出手段を包含しており、この返信間隔異常検出手段
    は前記定期返信パケットの受信間隔が所定値を越えたと
    きに異常検出出力を出力することを特徴とする請求項１
    ２に記載の車載電子制御装置。
14. 【請求項１４】 前記第二の相互監視手段は受信間隔異
    常検出手段を包含しており、この受信間隔異常検出手段
    は、前記出力／設定パケットの受信間隔が所定値を越え
    たときに異常検出出力を出力すると共に、受信間隔の異
    常を検出していないときには前記出力／設定パケットに
    対応した受信正常パケットの返信を省略する返信省略手
    段を備えていることを特徴とする請求項１２に記載の車
    載電子制御装置。
15. 【請求項１５】 前記定期返信パケットはステータス情
    報を含んでおり、このステータス情報は前記併用制御回
    路の状態を前記マイクロプロセッサに定期的に通報する
    と共に、少なくとも前記受信間隔異常検出手段による検
    出結果が正常か否かの情報を含むものであることを特徴
    とする請求項１３または請求項１４に記載の車載電子制
    御装置。