JP3156493B2 - 車載用電子制御装置 - Google Patents
車載用電子制御装置Info
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- JP3156493B2 JP3156493B2 JP05867094A JP5867094A JP3156493B2 JP 3156493 B2 JP3156493 B2 JP 3156493B2 JP 05867094 A JP05867094 A JP 05867094A JP 5867094 A JP5867094 A JP 5867094A JP 3156493 B2 JP3156493 B2 JP 3156493B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、２個のＣＰＵを使用し
て相互に定期的に複数データのシリアル通信を行い、車
載用電子機器を制御する車載用電子制御装置に関するも
のである。
て相互に定期的に複数データのシリアル通信を行い、車
載用電子機器を制御する車載用電子制御装置に関するも
のである。
【０００２】
【従来の技術】２個のＣＰＵを使用して相互に定期的に
複数データのシリアル通信を行って車載用電子機器を制
御する車載用電子制御装置においては、一般的に一方の
メインＣＰＵは主にエンジン制御を他方のサブＣＰＵは
主にトランスミッション制御を行うように構成されてい
る。２個のＣＰＵを使用した回路構成とすることによ
り、一つの入力に対応した回路を、メイン／サブのどち
らか一方に設けるだけでよく、ＣＰＵの占有ポートもＣ
ＰＵが１個の場合に比べて半分となり、入力情報から制
御用データを算出するプログラムもどちらか一方のＣＰ
Ｕに設ければよい。
複数データのシリアル通信を行って車載用電子機器を制
御する車載用電子制御装置においては、一般的に一方の
メインＣＰＵは主にエンジン制御を他方のサブＣＰＵは
主にトランスミッション制御を行うように構成されてい
る。２個のＣＰＵを使用した回路構成とすることによ
り、一つの入力に対応した回路を、メイン／サブのどち
らか一方に設けるだけでよく、ＣＰＵの占有ポートもＣ
ＰＵが１個の場合に比べて半分となり、入力情報から制
御用データを算出するプログラムもどちらか一方のＣＰ
Ｕに設ければよい。
【０００３】２個のＣＰＵにはそれぞれ車両各部のセン
サ、ＳＷ等から情報が入力され、これらの情報に基きＣ
ＰＵが演算を行うことになる。この際に一つの情報をメ
イン／サブ両方のＣＰＵで使用する場合には、いづれか
のＣＰＵに入力された情報は他方のＣＰＵにシリアル通
信によりデータとして入力される。しかしながら、シリ
アル通信による複数データの送受信において、受信デー
タをリングバッファにストアする場合、受信処理が正常
に行われたか否かをチエックすると同時に、リングバッ
ファ中の適正なアドレスのＲＡＭにストアされているか
否かをチエックする必要がある。
サ、ＳＷ等から情報が入力され、これらの情報に基きＣ
ＰＵが演算を行うことになる。この際に一つの情報をメ
イン／サブ両方のＣＰＵで使用する場合には、いづれか
のＣＰＵに入力された情報は他方のＣＰＵにシリアル通
信によりデータとして入力される。しかしながら、シリ
アル通信による複数データの送受信において、受信デー
タをリングバッファにストアする場合、受信処理が正常
に行われたか否かをチエックすると同時に、リングバッ
ファ中の適正なアドレスのＲＡＭにストアされているか
否かをチエックする必要がある。
【０００４】従来の車載用電子制御装置においては、送
信側のＣＰＵにて、全送信データのＳＵＭ値が０になる
ようなデータを付加し、受信側のＣＰＵにて、全受信デ
ータのＳＵＭ値が０であるか否かをチエックすることに
より、シリアル通信による複数データの送受信のチエッ
クを行っていた。
信側のＣＰＵにて、全送信データのＳＵＭ値が０になる
ようなデータを付加し、受信側のＣＰＵにて、全受信デ
ータのＳＵＭ値が０であるか否かをチエックすることに
より、シリアル通信による複数データの送受信のチエッ
クを行っていた。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来例におけるシリアル通信における受信データのチエッ
ク方法では、受信データがリングバッファ中の適正なア
ドレスのＲＡＭにストアされているか否かを検出するこ
とができない。このため、受信データのストア先がずれ
た場合には、リングバッファ中のＲＡＭの値に基づく、
エンジン、トランスミッション等の制御に支障を来たす
という問題があった。
来例におけるシリアル通信における受信データのチエッ
ク方法では、受信データがリングバッファ中の適正なア
ドレスのＲＡＭにストアされているか否かを検出するこ
とができない。このため、受信データのストア先がずれ
た場合には、リングバッファ中のＲＡＭの値に基づく、
エンジン、トランスミッション等の制御に支障を来たす
という問題があった。
【０００６】本発明は、上記従来の問題点を解消するも
のであり、２個のＣＰＵ間のシリアル通信において、送
受信処理のチエックと同時に受信データのストア先のチ
エックを行うことのできる優れた車載用電子制御装置を
提供することを目的とするものである。
のであり、２個のＣＰＵ間のシリアル通信において、送
受信処理のチエックと同時に受信データのストア先のチ
エックを行うことのできる優れた車載用電子制御装置を
提供することを目的とするものである。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するために、送信側のＣＰＵにて、全送信データのＳ
ＵＭ値を計算しこのＳＵＭ値と同一の値を送信データ列
の最後尾に付加して送信処理を行い、受信側のＣＰＵに
て、受信データの先頭から最後尾の一つ前までのＳＵＭ
値を計算しこのＳＵＭ値と受信データの最後尾データと
を比較し、比較結果が等しい場合は受信データを制御用
データとして採用し、比較結果が異なる場合は受信デー
タを制御用データとして採用しないことを特徴とするも
のである。
成するために、送信側のＣＰＵにて、全送信データのＳ
ＵＭ値を計算しこのＳＵＭ値と同一の値を送信データ列
の最後尾に付加して送信処理を行い、受信側のＣＰＵに
て、受信データの先頭から最後尾の一つ前までのＳＵＭ
値を計算しこのＳＵＭ値と受信データの最後尾データと
を比較し、比較結果が等しい場合は受信データを制御用
データとして採用し、比較結果が異なる場合は受信デー
タを制御用データとして採用しないことを特徴とするも
のである。
【０００８】
【作用】本発明は上記のような構成であり、受信データ
の受信処理が正常に行われたか否かを確実にチエックす
ることができるとともに、受信データが異常な場合は前
回受信した正常データにより確実に制御を実行すること
ができる。
の受信処理が正常に行われたか否かを確実にチエックす
ることができるとともに、受信データが異常な場合は前
回受信した正常データにより確実に制御を実行すること
ができる。
【０００９】
【実施例】以下に本発明の一実施例について図１〜図５
とともに説明する。図１において、１は燃料噴射弁等を
制御するＣＰＵであり、ＲＯＭ２及びＲＡＭ３等を内蔵
している。ＲＯＭ２にはＣＰＵ１の動作プログラムが搭
載されている。４は入力インターフェースであり、入力
信号５を信号処理してＣＰＵ１に入力する。６は出力イ
ンターフェースであり、ＣＰＵ１により制御された各種
信号を出力信号７に出力する。８はトランスミッション
のシフトソレノイド等を制御するＣＰＵであり、ＲＯＭ
９及びＲＡＭ１０等を内蔵している。ＲＯＭ９にはＣＰ
Ｕ８の動作プログラムが搭載されている。１１は入力イ
ンターフェースであり、入力信号１２を信号処理してＣ
ＰＵ８に入力する。１３は出力インターフェースであ
り、ＣＰＵ８により制御された各種信号を出力信号１４
に出力する。ＣＰＵ１のシリアル用端子Ｔｘ，Ｒｘは、
それぞれデータライン１５、１６を介してＣＰＵ８のシ
リアル用端子Ｒｘ，Ｔｘに接続されている。
とともに説明する。図１において、１は燃料噴射弁等を
制御するＣＰＵであり、ＲＯＭ２及びＲＡＭ３等を内蔵
している。ＲＯＭ２にはＣＰＵ１の動作プログラムが搭
載されている。４は入力インターフェースであり、入力
信号５を信号処理してＣＰＵ１に入力する。６は出力イ
ンターフェースであり、ＣＰＵ１により制御された各種
信号を出力信号７に出力する。８はトランスミッション
のシフトソレノイド等を制御するＣＰＵであり、ＲＯＭ
９及びＲＡＭ１０等を内蔵している。ＲＯＭ９にはＣＰ
Ｕ８の動作プログラムが搭載されている。１１は入力イ
ンターフェースであり、入力信号１２を信号処理してＣ
ＰＵ８に入力する。１３は出力インターフェースであ
り、ＣＰＵ８により制御された各種信号を出力信号１４
に出力する。ＣＰＵ１のシリアル用端子Ｔｘ，Ｒｘは、
それぞれデータライン１５、１６を介してＣＰＵ８のシ
リアル用端子Ｒｘ，Ｔｘに接続されている。
【００１０】図２は、ＲＡＭ３及びＲＡＭ１０内の送受
信用のリングバッファの構成を示している。ＣＰＵ１か
らＣＰＵ８へデータ通信する場合は、ＲＡＭ３内のリン
グバッファの内容がデータライン１５を介してＲＡＭ１
０内のリングバッファに転送される。また、ＣＰＵ８か
らＣＰＵ１へデータ通信する場合は、ＲＡＭ１０内のリ
ングバッファの内容がデータライン１６を介してＲＡＭ
３内のリングバッファに転送される。
信用のリングバッファの構成を示している。ＣＰＵ１か
らＣＰＵ８へデータ通信する場合は、ＲＡＭ３内のリン
グバッファの内容がデータライン１５を介してＲＡＭ１
０内のリングバッファに転送される。また、ＣＰＵ８か
らＣＰＵ１へデータ通信する場合は、ＲＡＭ１０内のリ
ングバッファの内容がデータライン１６を介してＲＡＭ
３内のリングバッファに転送される。
【００１１】上記実施例における、ＣＰＵ１及びＣＰＵ
８間のシリアル通信における、送受信処理のチエックと
受信データのストア先のチエックの動作について図３〜
図５に示す流れ図に基づいて説明する。図３は、ＣＰＵ
１からＣＰＵ８にデータを送信する際のＲＡＭ３の送信
用リングバッファからデータを送信するチエック用のプ
ログラムである。ステップ２１〜２２において初期化し
た後、ステップ２３〜２５において、送信するｎ個（０
〜ｎ−１）の制御用データのＳＵＭ値を計算する。次に
ステップ２６にて、ＳＵＭ値と同一の値（Ａ）をリング
バッファの最後尾（ａn）に付加し、ステップ２７に
て、ａ0〜ａnの合計ｎ＋１個のデータをデータライン１
５を介してＣＰＵ８に送信する。
８間のシリアル通信における、送受信処理のチエックと
受信データのストア先のチエックの動作について図３〜
図５に示す流れ図に基づいて説明する。図３は、ＣＰＵ
１からＣＰＵ８にデータを送信する際のＲＡＭ３の送信
用リングバッファからデータを送信するチエック用のプ
ログラムである。ステップ２１〜２２において初期化し
た後、ステップ２３〜２５において、送信するｎ個（０
〜ｎ−１）の制御用データのＳＵＭ値を計算する。次に
ステップ２６にて、ＳＵＭ値と同一の値（Ａ）をリング
バッファの最後尾（ａn）に付加し、ステップ２７に
て、ａ0〜ａnの合計ｎ＋１個のデータをデータライン１
５を介してＣＰＵ８に送信する。
【００１２】図４は、ＣＰＵ８のＲＡＭ１０内の受信用
リングバッファにデータを受信した際のデータチエック
用のプログラムである。ステップ３１〜３２において初
期化した後、ステップ３３〜３５において、Ｃ0〜Ｃn-1
のＳＵＭ値（Ｃ）を計算し、ステップ３６にて、このＳ
ＵＭ値（Ｃ）とｎ番目の値Ｃnとを比較し、等しい場合
には、ステップ３７にて正常に受信したことを示す正常
受信フラグをセットし、ＳＵＭ値（Ｃ）とｎ番目の値Ｃ
nとが等しくない場合には、ステップ３８にて正常受信
フラグをクリアする。
リングバッファにデータを受信した際のデータチエック
用のプログラムである。ステップ３１〜３２において初
期化した後、ステップ３３〜３５において、Ｃ0〜Ｃn-1
のＳＵＭ値（Ｃ）を計算し、ステップ３６にて、このＳ
ＵＭ値（Ｃ）とｎ番目の値Ｃnとを比較し、等しい場合
には、ステップ３７にて正常に受信したことを示す正常
受信フラグをセットし、ＳＵＭ値（Ｃ）とｎ番目の値Ｃ
nとが等しくない場合には、ステップ３８にて正常受信
フラグをクリアする。
【００１３】次に、図５に示す制御プログラムにより、
ＲＡＭ１０内の受信用リングバッファにストアされたデ
ータが、ＣＰＵ８内の制御用ＲＡＭにストアされる。即
ち、正常受信フラグが１であるならば、この受信データ
を採用して制御用ＲＡＭに制御用データとしてストア
し、正常受信フラグが０であるならば、受信データに異
常があると判断して、この受信データは制御用データと
して採用しないものである。
ＲＡＭ１０内の受信用リングバッファにストアされたデ
ータが、ＣＰＵ８内の制御用ＲＡＭにストアされる。即
ち、正常受信フラグが１であるならば、この受信データ
を採用して制御用ＲＡＭに制御用データとしてストア
し、正常受信フラグが０であるならば、受信データに異
常があると判断して、この受信データは制御用データと
して採用しないものである。
【００１４】ＣＰＵ８からＣＰＵ１にデータをシリアル
通信する場合は、図２に示すＲＡＭ１０内の送信用リン
グバッファからＲＡＭ３の受信用リングバッファに、上
記動作と同様にしてデータを送信するものである。
通信する場合は、図２に示すＲＡＭ１０内の送信用リン
グバッファからＲＡＭ３の受信用リングバッファに、上
記動作と同様にしてデータを送信するものである。
【００１５】このように、上記実施例によれば、正常受
信フラグにより受信データに異常があるか否かを判断
し、異常なデータの場合にデータを採用することなく、
正常受信されたデータのみにより制御ができるものであ
る。
信フラグにより受信データに異常があるか否かを判断
し、異常なデータの場合にデータを採用することなく、
正常受信されたデータのみにより制御ができるものであ
る。
【００１６】
【発明の効果】本発明は、上記実施例から明らかなよう
に、送信側のＣＰＵにて、全送信データのＳＵＭ値を計
算しこのＳＵＭ値と同一の値を送信データ列の最後尾に
付加して送信処理を行い、受信側のＣＰＵにて、受信デ
ータの先頭から最後尾の一つ前までのＳＵＭ値を計算し
このＳＵＭ値と受信データの最後尾データとを比較し、
比較結果が等しい場合は受信データを制御用データとし
て採用し、比較結果が異なる場合は受信データを制御用
データとして採用しないようにしたものであり、受信デ
ータの受信処理が正常に行われたか否かを確実にチエッ
クすることができるとともに、受信データが異常な場合
は前回受信した正常データにより制御ができるという効
果を有するものである。
に、送信側のＣＰＵにて、全送信データのＳＵＭ値を計
算しこのＳＵＭ値と同一の値を送信データ列の最後尾に
付加して送信処理を行い、受信側のＣＰＵにて、受信デ
ータの先頭から最後尾の一つ前までのＳＵＭ値を計算し
このＳＵＭ値と受信データの最後尾データとを比較し、
比較結果が等しい場合は受信データを制御用データとし
て採用し、比較結果が異なる場合は受信データを制御用
データとして採用しないようにしたものであり、受信デ
ータの受信処理が正常に行われたか否かを確実にチエッ
クすることができるとともに、受信データが異常な場合
は前回受信した正常データにより制御ができるという効
果を有するものである。
【図１】本発明の一実施例における車載用電子制御装置
のブロック図
のブロック図
【図２】同実施例におけるＲＡＭ内のリングバッファ配
置図
置図
【図３】同実施例における送信データチェック処理の流
れ図
れ図
【図４】同実施例における受信データチェック処理の流
れ図
れ図
【図５】同実施例における受信データチェック処理の流
れ図
れ図
１ＣＰＵ ２ＲＯＭ ３ＲＡＭ ８ＣＰＵ ９ＲＯＭ １０ＲＡＭ １５データライン １６データライン
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) F02D 45/00 372 F02D 45/00 374 B60R 16/02 660
Claims (3)
- 【請求項１】 複数の数値データを記憶し、かつ前記複
数の数値データの列の最後尾に前記複数の数値データの
合計値を記憶した送信側記憶手段と、前記複数の数値デ
ータに続いて前記複数の数値データの合計値を送信する
シリアル通信方式の送信手段と、この送信手段から受信
した前記複数の数値データを記憶し、かつ受信した前記
複数の数値データの列の最後尾に前記複数の数値データ
の合計値を再計算して記憶した受信側記憶手段と、この
受信側記憶手段に記憶した前記合計値と前記送信手段か
ら受信した前記合計値とを比較することにより、前記送
信手段の正常処理を確認する確認手段とを備えることを
特徴とする車載用電子制御装置。 - 【請求項２】 ２個のＣＰＵ間にて相互に定期的に複数
データの通信を行うシリアル通信を行う際に、送信側の
ＣＰＵにて、全送信データのＳＵＭ値を計算しこのＳＵ
Ｍ値と同一の値を送信データ列の最後尾に付加して送信
処理を行い、受信側のＣＰＵにて、受信データの先頭か
ら最後尾の一つ前までのＳＵＭ値を計算しこのＳＵＭ値
と受信データの最後尾データとを比較し、比較結果が等
しい場合は受信データを制御用データとして採用し、比
較結果が異なる場合は受信データを制御用データとして
採用しないことを特徴とする車載用電子制御装置。 - 【請求項３】 複数の数値データの列に続いて前記数値
データの合計値を受信し、受信した前記数値データの列
の合計値を再計算し、この再計算した前記合計値と受信
した前記合計値とを比較することにより正常な送信処理
を確認し、正常に受信した前記数値データにより車載機
器の制御を行う車載用電子制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05867094A JP3156493B2 (ja) | 1994-03-29 | 1994-03-29 | 車載用電子制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05867094A JP3156493B2 (ja) | 1994-03-29 | 1994-03-29 | 車載用電子制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07269409A JPH07269409A (ja) | 1995-10-17 |
| JP3156493B2 true JP3156493B2 (ja) | 2001-04-16 |
Family
ID=13091026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05867094A Expired - Fee Related JP3156493B2 (ja) | 1994-03-29 | 1994-03-29 | 車載用電子制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3156493B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3637029B2 (ja) | 2002-03-28 | 2005-04-06 | 三菱電機株式会社 | 車載電子制御装置 |
| JP4223909B2 (ja) | 2003-09-24 | 2009-02-12 | 三菱電機株式会社 | 車載電子制御装置 |
| JP4508732B2 (ja) | 2004-06-11 | 2010-07-21 | 三菱電機株式会社 | 電子制御装置 |
| JP6253707B2 (ja) * | 2016-05-19 | 2017-12-27 | 日立オートモティブシステムズ株式会社 | 制御装置 |
-
1994
- 1994-03-29 JP JP05867094A patent/JP3156493B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07269409A (ja) | 1995-10-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: PAYMENT UNTIL: 20080209 Year of fee payment: 7 |
|
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|
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|
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